KR20030004031A - 퓨즈 소자를 구비한 반도체 칩 - Google Patents

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Abstract

반도체 칩은 칩면 상에 배치된 논리 회로부와, 칩면 상에 배치되고 결함 셀 구제를 위한 용장 메모리 셀을 구비한 적어도 하나의 메모리 매크로부와, 칩면 상의 상기 논리 회로부 및 상기 메모리 매크로부의 외주위에 배치된 전극 패드 열을 갖는다. 또한, 칩면 상의 상기 논리 회로부, 상기 메모리 매크로부 및 상기 전극 패드 열의 외측에서, 상기 칩 중 어느 하나의 변을 따른 영역에 배치된, 결함 셀의 어드레스를 기억하는 적어도 하나의 퓨즈 소자군을 갖는다.

Description

퓨즈 소자를 구비한 반도체 칩{SEMICONDUCTOR CHIP HAVING FUSE ELEMENT}
본 발명은 메모리와 논리 회로부를 동일 기판 상에 탑재한 반도체 장치에 관한 것으로, 특히 메모리의 불량 셀 구제를 위해 사용되는 퓨즈 소자를 구비한 반도체 칩과 반도체 모듈에 관한 것이다.
종래, 메모리 전용 반도체 칩에서는 불량 셀 구제 회로를 내장한 용장 메모리 구성이 널리 채용되고 있다. 이 용장 메모리 구성은 메모리 소자 중에 불량 셀이 존재하는 경우에, 불량 셀 대신에 스페어 셀을 이용하는 것이다.
이러한 용장 메모리 구성을 갖는 반도체 칩에서는, 불량 메모리 구제 회로의 일부에 복수의 퓨즈 소자(이하, 「퓨즈 소자군」이라고 함)를 구비한 영역을 갖고 있다.
일반적으로, 반도체 칩의 검사 공정에서, 불량 셀의 유무가 테스터에 의해 확인되어, 불량 셀의 번지가 특정되면, 대응하는 퓨즈 소자의 퓨즈부를 레이저로 용단함으로써 불량 셀의 어드레스가 퓨즈 소자에 기억된다.
메모리 셀의 판독 시에는 기억된 불량 셀의 어드레스와 입력 어드레스가 비교되어, 일치한 경우에는 용장 셀이 선택되고, 불일치한 경우에는 입력된 어드레스 셀이 선택된다.
도 1은 종래의 메모리 전용 칩(100)의 구성을 도시한 평면도이다. 도 1에 도시한 바와 같이 메모리 전용 칩(100)에서는 칩 중의 어느 하나의 변을 따라 본딩용 전극 패드 열(200)이 배치되어 있으며, 그 내측에 복수의 메모리 어레이(300)와 각 메모리 어레이(300)의 가로 방향으로, 대응하는 디코더 회로(500)와 퓨즈 소자군(400)이 배치되어 있다.
한편, 최근, 실장 면적의 삭감이나, 데이터 전송 속도 향상을 위해, 메모리와 논리 회로를 동일 기판 상에 배치한 메모리 혼재 칩이 널리 사용되고 있다.
도 2는 종래의 메모리 혼재 칩(110)의 구성예를 도시한 평면도이다. 도 2에 도시한 바와 같이 칩의 4변을 따라 본딩용 전극 패드 열(210)이 배치되어 있으며, 그 내측에, 논리 회로부(700)와 메모리 매크로부(610)가 형성되어 있다.
메모리 매크로부(610)는 메모리 어레이와 디코더 회로 등을 포함하는 메모리(600)와 퓨즈 소자군(410)을 포함하고 있으며, 메모리 전용 칩(100)의 경우 와 마찬가지로, 결함 셀 구제를 위한 용장 셀 구성을 갖고 있다. 이와 같이 메모리 매크로부(610)만으로, 종래의 전용 메모리 칩(100)과 마찬가지인 메모리 기능을 갖고 있으며, 통상 메모리 매크로부(610)와, 논리 회로부(700)는 각각 독립적으로 설계가 행해진다.
최근, 논리 회로부에 요구되는 연산 처리는 복잡하게 되어 있어, 그 결과 소비 전력이 증대하고 있다. 이러한 상황에 수반하여 칩에 필요한 전원 단자의 개수는 증가하고 있으며, 전원 단자로서 기능하는 전극 패드와 칩 내의 논리 회로부를 연결하는 신호선이나 전원선 등의 배선도 복잡하게 되어 있다.
또한, 메모리 혼재 칩 상에 논리 회로부와 함께 탑재되는 메모리의 용량은 증대하고 있으며, 칩 면적에 대한 메모리 매크로부의 점유 면적이 증가하고 있다. 이 때문에, 논리 회로부와 전극 패드를 접속하는 신호선이나, 전원선 등의 최상층에 형성되는 배선은 메모리 매크로부 위를 통과시킬 필요가 생기고 있다.
그러나, 퓨즈의 용단(溶斷) 작업은 최상층의 배선 형성 후에 행해지기 때문에 퓨즈 소자군 상에 이들 배선을 형성할 수는 없다. 따라서, 도 2에 도시한 바와 같이 논리 회로부(700)와 전극 패드(210a) 등을 접속하는 전원선이나 신호선 등의 배선(800)은 퓨즈 소자군(410)을 반드시 우회시켜야 한다. 이 때문에, 각 전극 패드(210a)와 논리 회로부(700)를 접속하는 배선 설계는 퓨즈 소자군(410)의 존재에 의해 크게 제약받는다.
한편, 최근의 논리 회로부 LSI에서는 고집적화가 진전되어, 칩의 입출력 신호 단자의 개수는 더욱 증가하고 있다. 또한, 이에 따른 소비 전력의 증가를 위해 전원 단자의 개수도 더욱 증가하고 있다. 이 때문에, 전극 패드로부터 와이어 본딩을 통해 외부 기판과 접속하는 종래의 실장 방법에서는 전극 패드의 수에 제한이 있어, 단자 수가 부족한 경우가 발생되고 있다. 그래서, 최근의 반도체 칩에서는 범프를 이용한 실장 방법이 사용되게 되었다.
도 3은 범프를 이용한 메모리 혼재 칩의 구성예를 나타내는 평면도이다. 칩의 4변을 따라 전극 패드 열(210)이 배치되어 있으며, 그 내측에, 논리 회로부(700)와 메모리 매크로부(610)가 배치되어 있다. 메모리 매크로부(610) 내에는 메모리(600)와 퓨즈 소자군(410)이 형성되어 있다.
칩 표면에는 돌기 형상의 납 등으로 형성된 복수의 범프(900)가 2차원 형상으로 배치되어 있으며, 각 전극 패드(210b)는 대응하는 각 범프(900)에, 최상층의 배선으로 접속되고, 범프(900)를 통해 외부 기판에 접속된다. 즉, 일단 입출력 단자는 칩 주변의 전극 패드(210b)에 연결되고, 또한 이 전극 패드(210b)는 칩 표면에 배치한 범프(900)에 접속되고, 이 범프(900)를 통해 외부의 패키지 기판 등에 접속된다.
이와 같이 범프(900)를 이용하는 경우에는, 입출력 단자를 칩 표면에 2차원적으로 형성할 수 있기 때문에 입출력 단자 수를 늘릴 수 있다. 또한, 2차원 형상으로 배치된 각 범프 단자간의 거리를 넓게 잡을 수 있기 때문에, 외부 기판과의 접속도 용이하게 된다.
그러나, 이 경우도, 도 3에 도시한 바와 같이 각 전극 패드(210b)와 범프(900)를 접속하는 배선은 퓨즈 소자군(410)을 우회시켜야 한다. 따라서, 도 3에 도시한 바와 같이 범프(900)에 접속할 수 없는 전극 패드도 생긴다.
또한, 퓨즈 소자군(410) 상에는 범프(900)를 형성할 수 없다. 이 때문에, 칩 표면 전체에 균등하게 범프를 배치할 수 없다. 반도체 칩을 패키지 기판 등에 실장한 경우, 범프에는 칩과 패키지 기판의 열팽창 차에 기인하는 스트레스가 걸리기 쉽다. 따라서, 범프가 칩 표면에 균등하게 배치되어 있지 않으면, 응력의 불균형이 발생하여, 패키지의 박리 등이 발생하기 쉽다.
또한, ASIC(Application Specification Integrated Circuit)에서는 칩 상의 메모리 매크로부는 각 사용자가 임의로 배치하기 때문에, 퓨즈 소자군의 장소도 메모리 매크로부의 배치에 따라 사용자마다 다른 배치를 갖는다. 또한, 범프의 배치도 퓨즈 소자군의 위치에 영향을 받기 때문에, 사용자에 의해 다양하게 변화한다. 따라서, 이들 모든 조합을 상정하여, 패키지의 박리 등이 발생하지 않는 ASIC의 설계를 행하는 것은 매우 곤란하게 되어 있다.
도 1은 종래의 메모리 전용 칩의 평면도.
도 2는 종래의 논리 회로부 및 메모리 매크로부와의 혼재 칩의 평면도.
도 3은 종래의 다른 논리 회로부 및 메모리 매크로부와의 혼재 칩의 평면도.
도 4는 본 발명의 제1 실시예에 따른 반도체 칩의 구성예를 나타내는 평면도.
도 5의 (a)는 도 4의 A-A'에 있어서의 개략 단면도, 도 5의 (b)는 도 4의 B-B'에 있어서의 개략 단면도, 도 5의 (c)는 도 4의 전극 패드(41)와 퓨즈 데이터 전송선(60)의 위치 관계를 나타내는 사시도.
도 6은 본 발명의 제1 실시예에 따른 각 퓨즈 소자의 회로 구성도.
도 7은 본 발명의 제1 실시예에 따른 퓨즈 소자군의 회로 구성도.
도 8은 본 발명의 제1 실시예에 따른 퓨즈 소자군의 회로에서 발생하는 각 신호의 시퀀스를 나타내는 도면.
도 9는 본 발명의 제1 실시예에 따른 퓨즈 소자군과 메모리 매크로부와의 사이의 신호선의 배선 구성도.
도 10은 본 발명의 제2 실시예에 따른 반도체 칩의 평면도.
도 11은 본 발명의 제3 실시예에 따른 반도체 칩의 평면도.
도 12의 (a)는 도 11의 A-A'에 있어서의 개략 단면도, 도 12의 (b)는 도 11의 B-B'에 있어서의 개략 단면도.
도 13은 본 발명의 제4 실시예에 따른 반도체 칩의 평면도.
도 14는 본 발명의 제4 실시예에 따른 반도체 칩의 사시도.
도 15는 본 발명의 제4 실시예에 따른 반도체 모듈의 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 반도체 칩
20 : 메모리 매크로부
30 : 논리 회로부
40 : 패드 열
50 : 퓨즈 소자군
60 : 퓨즈 데이터 전송선
본 발명의 제1 특징에 따른 반도체 칩은,
칩면 상에 배치된 논리 회로부와,
상기 칩면 상에 배치되고, 결함 셀 구제를 위한 용장 메모리 셀을 구비한 적어도 하나의 메모리 매크로부와,
상기 칩면 상의 상기 논리 회로부 및 상기 메모리 매크로부의 외(外)주위에 배치된 전극 패드 열과,
상기 칩면 상의 상기 논리 회로부, 상기 메모리 매크로부 및 상기 전극 패드 열의 외측에서, 상기 칩 중의 어느 하나의 변을 따른 영역에 배치되어, 상기 결함 셀의 어드레스를 기억하는 적어도 하나의 퓨즈 소자군을 갖는다.
본 발명의 제2 특징에 따른 반도체 칩은,
칩면 상에 배치된 논리 회로부와,
상기 칩면 상에 배치되고, 결함 셀 구제를 위한 용장 메모리 셀을 구비한 적어도 하나의 메모리 매크로부와,
상기 논리 회로부 및 상기 메모리 매크로부의 상방에, 2차원 형상으로 균등하게 배치된 복수의 범프와,
상기 칩면 상의 상기 복수의 범프가 배치된 영역의 외측에서, 상기 칩 중의 어느 하나의 변을 따른 영역에 배치되어, 상기 결함 셀의 어드레스를 기억하는 적어도 하나의 퓨즈 소자군을 갖는다.
본 발명의 제3 특징에 따른 반도체 모듈은 상기 제1 특징에 따른 반도체 칩과, 상기 반도체 칩을 실장한 패키지 기판을 갖는다.
본 발명의 제4 특징에 따른 반도체 모듈은 상기 제2 특징에 따른 반도체 칩과, 상기 반도체 칩을 실장한 패키지 기판을 갖는다.
본 발명의 제5 특징에 따른 반도체 모듈은 상기 제2 특징에 따른 반도체 칩과,
상기 반도체 칩을 상기 펌프 형성면이 대향면이 되도록 탑재한 패키지 기판과,
상기 반도체 칩과 상기 패키지 기판 사이에 충전된 접착 수지층과,
상기 기판의 이면에 형성된 땜납 볼을 갖는다.
〈제1 실시예〉
제1 실시예의 반도체 칩은 본딩 패드가 되는 전극 패드를 구비한 메모리 혼재 칩으로, 퓨즈 소자군이 본딩 패드의 외측에 배치되어 있는 것이다. 이하, 도면을 참조하여 구체적으로 설명한다.
도 4는 제1 실시예에 따른 반도체 칩(10)의 구성을 도시하는 평면도이다. 반도체 칩(10) 상에는 메모리 매크로부(20)와 논리 회로부(30)가 각각 독립된 영역에 형성되어 있으며, 그 주위에, 반도체 칩의 각 변에 거의 따라 본딩 패드인 전극 패드 열(40)이 배치되어 있다.
메모리 매크로부(20) 내에는 메모리 셀 어레이와 메모리 회로 등이 형성되어 있으며, 또한 결함 셀 구제를 위한 용장 셀과 용장 회로가 포함되어 있다. 한편, 결함 셀의 어드레스를 기억하는 퓨즈 소자군(50)은 메모리 매크로부(20)와는 떨어진 전극 패드 열(40)의 외측의 반도체 칩의 변을 따른 영역에 배치되어 있다. 즉, 퓨즈 소자군(50)은 전극 패드 열(40)과 칩의 변 사이에 놓여 있다.
이와 같이 퓨즈 소자군(50)이 전극 패드 열(40)의 외측에 배치되어 있기 때문에, 전극 패드 열(40)보다 내측에 형성되는 신호선이나 전원선 등의 최상층의 배선은 퓨즈 소자군(50)을 우회할 필요가 없어진다. 따라서, 배선 설계의 자유도가확대되고, 배선 설계가 매우 용이하게 된다. 또한, 배선 구조가 간이화되어, 각 배선의 단거리화를 도모할 수 있어, 배선의 길이에 따른 배선 지연을 저감시킬 수도 있다.
또, 퓨즈 소자군(50)에 기억된 결함 셀의 어드레스 정보는 메모리 매크로부(20)로 전송할 필요가 있지만, 이 때 메모리 매크로부(20)와 퓨즈 소자군(50) 사이를 연결하는 전송선의 수는 가능한 적게 하고, 바람직하게는 도 4에 도시한 바와 같이 한 개의 퓨즈 데이터 전송선(60)을 이용한다.
도 5의 (a)는 도 4에서의 A-A'에 있어서의 개략 단면도에 대응하고, 도 5의 (b)는 도 4에서의 B-B'에 있어서의 개략 단면도에 대응한다.
반도체 칩(10)은 기판층(10A)과 그 위의 배선층(10B)을 갖고, 기판층(10A)의 상층부에 메모리 매크로부(20)나 논리 회로부(30)의 각 메모리 셀이나 각 회로에 필요한 소자 등이 형성되어 있다. 배선층(10B)에는 메모리 매크로부(20)나 논리 회로부(30)에 필요한 배선, 및 전극 패드(41)와 이들 회로를 접속하는 배선이 형성되어 있다. 이들 배선은 다층 구조로 형성되고, 각 배선층 사이는 유전체막으로 절연되어 있다.
퓨즈(51)는 전극 패드(41)와 칩의 변과의 사이의 배선층(10B) 내에 형성된다. 퓨즈(51) 상에는 레이저 조사에 의한 용단 작업(블로(blow))을 하기 쉽도록, 창(52)이 설치되어 있다. 또한, 각 퓨즈의 용단 유무의 데이터(이하, 「퓨즈 데이터」라고 함)는 도 5의 (a)의 파선으로 나타내는 퓨즈 데이터 전송선(60)을 통해 메모리 매크로부(21) 내의 용장 회로로 전송된다.
도 5의 (c)는 전극 패드(41)와 퓨즈 데이터 전송선(60)의 위치 관계를 도시하는 사시도이다. 전극 패드(41)는 본딩 패드로서 사용되기 때문에, 본딩 작업 시에, 큰 스트레스가 걸린다. 이 때문에, 전극 패드(41)의 바로 아래에 배선이 지나가도록 하는 것은 바람직하지 않다. 따라서, 퓨즈 데이터 전송선(60)은 도 5의 (b), 도 5의 (c)에 도시한 바와 같이 각 전극 패드와 전극 패드(41) 사이를 통과하도록 배치하는 것이 바람직하다. 또는 퓨즈 데이터 전송선(60)을 어느 하나의 전극(41)의 바로 아래로 통과시키는 경우에는 그 전극 패드(41)에 관해서는 더미 패드로 하여 본딩을 하지 않도록 하는 것이 바람직하다.
이와 같이 전극 패드(41)가 본딩 패드인 경우에는 전극 패드 열을 통과시키는 배선 여유가 적기 때문에 메모리 매크로부(20)와 퓨즈 소자군(50) 사이의 배선 수는 가능한 적게 하는 것이 바람직하다.
도 6은 제1 실시예의 반도체 칩에서의 각 퓨즈 소자의 회로 구성예를 도시한다. 또한, 도 7은 퓨즈 소자군 전체의 회로 구성예를 도시한다. 또한, 도 8은 퓨즈 소자 회로에서의 각 신호의 시퀀스를 도시한다.
도 6에 도시한 바와 같이 각 퓨즈 소자는 퓨즈(51)와, 래치 회로(100)와, 전송 회로(200)를 포함하고 있으며, 도 7에 도시한 바와 같이 퓨즈 소자군(50) 내에는 이들 회로가 반복되어, 병렬로 배치되어 있다. 각 퓨즈 소자에는, 각 회로의 초기화 신호인 bBP, AN, 및 bTR 신호가 입력된다.
도 8에 도시한 바와 같이, 전원이 투입되면(VCC가 온), 우선 bBP 신호가 「HIGH」 레벨이 되어 래치 회로(100)가 초기화된다. 이어서, AN 신호가 「HIGH」의 펄스 신호를 발생하고, 퓨즈(51) 데이터, 즉 퓨즈(51)가「용단되어 있는지」, 「용단되어 있지 않는지」 중 어느 하나의 상태에 적합한 신호가 래치 회로(100)로 전송된다. 이어서, bTR 신호가 「LOW」의 펄스 신호를 발생하고, 래치 회로(100)로부터 퓨즈 데이터가 전송 회로(200)로 보내지고, 여기에 일시적으로 기억된다.
이 후, 전송 회로(200)에 전송 클럭(Shift CLK) 신호인 「HIGH」 레벨의 펄스 신호가 전송되면, 이 펄스 신호의 신호 수에 따른 수의 퓨즈 데이터가 전송 회로로부터 순차적으로 한 개의 퓨즈 데이터 전송선을 통해 메모리 매크로부로 전송된다.
도 9는 퓨즈 소자군(50)과 메모리 매크로부(20) 사이의 신호선의 구성을 도시하는 도면이다.
bBP 신호, AN 신호, bTR 신호 및 Shift CLK 신호는 반도체 칩의 전원을 투입할 때에 발생하는 반도체 칩의 초기화 제어 신호에 동기하여 발생하는 것이 바람직하다. 예를 들면, 메모리 매크로부(20) 내의 메모리 주변 회로의 전원이 반도체 칩 내부에서 외부 전압으로부터 강압하여 작성되어 있는 경우에는 이 전압이 규정된 전압에 도달하였을 때에 bBP 신호를 메모리 매크로부(20) 내에서 발생시키고, 이것을 퓨즈 소자군(55)으로 송신하는 것이 바람직하다.
한편, AN 신호, bTR 신호 및 Shift CLK 신호는 퓨즈 소자군 내에 설치한 제어 회로에서 발생시키도록 한다. 예를 들면, 메모리 매크로부(25)로부터 송신하는 bBP 신호를 이 제어 회로에도 송신하고, 제어 회로에서 이 bBP 신호를 바탕으로 AN 신호, bTR 신호 및 Shift CLK 신호를 생성하여, 이들 신호를 퓨즈 소자에 보내도록한다. 이와 같이 함으로써, 메모리 매크로부(20)와 퓨즈 소자군(50) 사이의 신호선의 수를 적게 할 수 있다.
또, Shiht CLK 신호는 데이터 전송을 위한 신호이기 때문에, 메모리 매크로부에 대해서도 공급할 필요가 있다.
따라서, 바람직하게는 도 9에 도시한 바와 같이 메모리 매크로부(20)와 퓨즈 소자군(50) 사이에는 메모리 매크로부(20)로부터 퓨즈 소자군(50)에 bBP 신호선, 퓨즈 소자군(50)으로부터 메모리 매크로부(20)에 퓨즈 데이터 전송선과 Shift CLK 신호선만을 설치하도록 한다.
이와 같이 제1 실시예의 반도체 칩에서는 퓨즈 소자군(50)을 메모리 매크로부(20) 내에 배치하지 않고, 메모리 매크로부(20)로부터 떨어진, 전극 패드의 외측에 배치하고 있기 때문에, 각 퓨즈 소자마다 메모리 매크로부(20)에 다이렉트로 배선하면, 전극 패드 열(40)을 통과시키는 신호선의 배선이 복잡화한다. 그러나, 상술한 바와 같이, 시프트 레지스터를 이용하여 한 개의 신호선으로, 순차적으로 복수의 퓨즈 데이터를 전송하도록 하면, 신호선의 수를 대폭 줄일 수 있다. 또한, 퓨즈 소자군(50)의 회로 동작을 제어하는 신호에 대해서도 가능한, 퓨즈 소자군(50)에 배치한 제어 회로에서 발생시키는 것으로 하면, 퓨즈 소자군(50)과 메모리 매크로부(20)를 접속하는 신호선 수는 적게 되고, 전극 패드 사이를 무리없이 통과시킬 수 있다.
〈제2 실시예〉
제2 실시예의 반도체 칩은 제1 실시예의 반도체 칩과 마찬가지로, 본딩 패드가 되는 전극 패드를 구비한 메모리 혼재 칩으로, 퓨즈 소자군이 전극 패드의 외측에 배치되어 있는 것이다.
도 10은 제2 실시예의 반도체 칩(11)의 구성을 도시하는 평면도이다. 제1 실시예의 반도체 칩(10)과 마찬가지로, 칩 평면에는 메모리 매크로부(20), 논리 회로부(30)가 형성되고, 그 주위에 본딩 패드인 전극 패드 열(42)이 배치되고, 또한 그 외측에 퓨즈 소자군(50)이 배치되어 있다. 제1 실시예의 경우와 다른 점은 퓨즈 소자군(50)에 인접하는 전극 패드 열(42)이 퓨즈 소자군(50)의 형상을 따르도록 배치되어 있는 것이다. 즉, 전극 패드 열(42)과 칩의 변 사이에 퓨즈 소자군(50)이 존재하지 않는 영역에서는 칩의 변을 따라 전극 패드 열(42)이 배치되어 있다. 이 때문에, 제1 실시예와 같이 전극 패드 열(42)을 직선 형상으로 형성하는 경우와 달리, 전극 패드 열과 칩의 변 사이에 존재하는, 이용되지 않는 불필요한 스페이스를 없앨 수 있다. 따라서, 동일한 칩 사이즈로, 논리 회로부 등을 형성할 수 있는 칩 상의 유효 면적을 넓힐 수 있다.
또, 제2 실시예의 반도체 칩에서도, 퓨즈 소자군(50)의 회로 구성은 제1 실시예와 마찬가지의 회로 구성을 이용하여, 퓨즈 소자군(50)과 메모리 매크로부(20)를 접속하는 신호선 수를 적게 하는 것이 바람직하다.
〈제3 실시예〉
제3 실시예의 반도체 칩은 전극 패드와 범프를 갖고, 퓨즈 소자군이 전극 패드의 외측에 배치되어 있는 것이다.
도 11은 제3 실시예의 반도체 칩(12)의 구성을 도시하는 평면도이다. 반도체 칩(12) 상에는 메모리 매크로부(20)와 논리 회로부(30)가 각각 독립된 영역에 형성되어 있으며, 그 주위에 반도체 칩(12)의 각 변을 거의 따라 전극 패드 열(42)이 배치되어 있다. 퓨즈 소자군(50)은 메모리 매크로부(20)와는 떨어진 전극 패드 열(42)의 외측의, 칩의 변을 따른 영역에 형성되어 있다.
전극 패드 열(42)은 제2 실시예와 마찬가지로, 칩 상에 불필요한 스페이스를 만들지 않고, 퓨즈 소자군(50)의 형상을 따르도록 도중에 절곡되어 있지만, 스페이스의 여유가 있으면, 전극 패드 열을 제1 실시예의 경우와 마찬가지로 직선 형상으로 배치하여도 된다.
또한, 메모리 매크로부(20) 및 논리 회로부(30)의 상방에는 돌기 형상의 도전 재료로 형성된 범프(70)가 2차원 형상으로 배치되어 있다. 각 전극 패드(42a)는 각 범프(70)와 범프 패드 간 접속선(80)으로 접속되어 있으며, 각 전극 패드(42a)는 본딩이 아니라, 이 범프(70)를 통해, 외부 기판과 접속된다.
도 12의 (a)는 도 11에서의 A-A'에 있어서의 개략 단면도이고, 도 12의 (b)는 도 11에서의 B-B'에 있어서의 개략 단면도이다.
반도체 칩(12)은 제1 실시예의 경우와 마찬가지로, 기판층(12A)과 그 위의 배선층(12B)을 갖고, 기판층(12A)의 상층부에, 메모리 매크로부(20)나 논리 회로부(30)를 구성하는 소자 등이 형성되고, 배선층(12B)에는 메모리 매크로부(20)나 논리 회로부(30)에 필요한 배선, 및 전극 패드(43)와 이들의 회로를 접속하는 배선이 형성되어 있다.
퓨즈(53)는 전극 패드(43)보다 외측의 배선층(12B) 내에 형성되어 있으며,각 퓨즈(53)의 퓨즈 데이터는 퓨즈 데이터 전송선(60)을 통해 메모리 매크로부(23)로 전송된다.
제3 실시예의 반도체 칩(12)에서는 전극 패드(43)는 최상층의 배선에 의해 범프(70)에 접속되어 있으며, 범프(70)를 통해 외부 기판과 접속되기 때문에, 전극 패드(43)가 와이어 본딩에 의한 스트레스를 받는 일은 없다. 따라서, 퓨즈 데이터 전송선(60)은 도 12의 (b)에 도시한 바와 같이 전극 패드(43)의 바로 아래를 통하도록 배치할 수도 있어, 본딩 패드를 사용하는 제1, 제2 실시예의 칩의 경우에 비하면 퓨즈 소자군(50)과 메모리 매크로부(20)를 연결하는 배선의 제약은 적다. 따라서, 퓨즈 소자군(50)의 배선 구성은 한정되지 않지만, 바람직하게는 제1 실시예와 마찬가지의 회로 구성을 채용하는 것이 배선 구성의 간이화 측면에서 바람직하다.
제3 실시예의 반도체 칩(12)에서는 퓨즈 소자군(50)이 메모리 매크로부(20)와 떨어져, 전극 패드 열(42)보다 외측에 배치되어 있기 때문에, 논리 회로부(30)와 각 전극 패드(42a) 사이에 접속되는 신호선이나 전원선 등의 배선뿐만 아니라, 전극 패드(42a)와 범프(70)를 접속하는 배선이 퓨즈 소자군(50)의 존재에 의해 제한을 받지 않기 때문에, 보다 자유로운 배선 설계가 가능하게 된다.
또한, 종래와 같이 전극 패드 열(42)보다 내측의 영역에서 범프(70)를 배치할 수 없는 영역이 없어진다. 따라서, 범프(70)도 보다 자유로운 배치가 가능하게 되어, 칩 표면 상에 거의 균등하게 범프(70)를 배치할 수 있다.
또한, 반도체 모듈에서는 범프(70)를 통해 반도체 칩(12)과 외부 기판을 접속하게 되기 때문에, 양자의 열팽창 계수의 차이에 의해 범프(70)에 열 스트레스가 생기기 쉽지만, 범프(70)가 균등하게 배치되어 있기 때문에 칩면 전체에 균등하게 응력을 분산시킬 수 있다. 이 때문에, 기판의 박리 등의 문제가 생기기 어렵다.
〈제4 실시예〉
제4 실시예의 반도체 칩은 칩 표면에 범프가 배치되고, 전극 패드를 갖지 않은 반도체 칩으로, 퓨즈 소자군이 범프 형성 영역의 외측에 배치되어 있는 것이다.
도 13은 제4 실시예의 반도체 칩(13)의 구성을 도시하는 평면도이다. 반도체 칩(13)에는 메모리 매크로부(20)와 논리 회로부(30)가 각각 독립된 영역에 형성되어 있다. 전극 패드를 갖지 않기 때문에, 논리 회로부(30)는 칩의 변 가까이까지 넓게 형성되어 있다. 퓨즈 소자군(50)은 메모리 매크로부(20)와 떨어져, 범프 형성 영역의 외측의 칩의 변을 따라 형성되어 있다.
제4 실시예의 반도체 칩(13)에서는 논리 회로부(30)나 메모리 매크로부(20)의 전원선이나 신호선은 전극 패드를 통하지 않고 직접 범프(74)에 접속되고, 범프(74)를 통해 외부 기판에 접속된다. 퓨즈 소자군(50)은 논리 회로부(30)나 메모리 매크로부(20) 상에는 존재하지 않기 때문에, 각 범프(74)로의 배선이 퓨즈 소자군(50)의 존재로 제약받지 않는다.
이와 같이 제4 실시예의 반도체 칩(13)에 의하면, 퓨즈 소자군(50)이 메모리 매크로부(20) 내에 형성되어 있지 않기 때문에, 범프(74)의 배치가 퓨즈 소자군(50)의 존재로 제약받지 않는다. 따라서, 칩 표면 상에 2차원 형상으로 균등하게 범프(74)를 배치할 수 있다.
도 14는 제4 실시예의 반도체 칩(13)의 사시도이다. 칩 표면 상에 균등하게 돌기 형상의 범프(74)가 배치되어 있는 모습이 도시되어 있다.
도 15는 제4 실시예의 반도체 칩을 패키지 기판에 실장한 반도체 모듈의 일례를 나타내는 장치 단면도이다. 도 15에 도시한 반도체 모듈에서는 패키지 기판(16) 상에 반도체 칩(13)을 페이스 다운으로 실장하고 있다. 즉, 반도체 칩(13)을 뒤집어, 범프(74)가 형성되어 있는 칩 표면을 패키지 기판(16) 표면과 대향하도록, 패키지 기판(16) 상에 반도체 칩(13)을 탑재하고 있다.
범프(74)는 예를 들면, Pb와 Sn의 합금, Sn과 Ag의 합금 등의 땜납재로 형성되고, 가열로 반 용융 상태로 함으로써, 패키지 기판(16) 상에 접착 고정된다. 반도체 칩(13)과 패키지 기판(16) 사이에는 접착 수지재(17)가 충전되고, 반도체 칩(13)과 패키지 기판(16)을 보다 견고하게 고정한다. 패키지 기판(16)의 이면에는 땜납볼(18)이 형성되어 있으며, 반도체 모듈의 외부 장치와의 접속은 이 땜납볼(18)을 통해 행해진다.
유리나, 세라믹스, 또는 수지 등으로 형성되는 패키지 기판(16)과 반도체 칩(13)은 열팽창 계수의 차가 크기 때문에 양자를 접속하는 범프(74)에는 열 스트레스가 걸리기 쉽다. 그러나, 범프(74)가 반도체 칩(13)의 거의 전면에 균등하게 배치되어 있기 때문에, 범프(74)에 걸리는 응력은 균등하게 분산되어, 박리 등의 발생을 억제할 수 있다. 이 결과, 제품 불량율도 저감시킬 수 있다.
또한, ASIC의 설계를 행하는 경우에는 범프를 거의 반도체 칩면에 균등하게 배치하는 것을 전제로 설계할 수 있기 때문에, 종래와 같이 여러가지의 범프의 배치 양태를 고려하여 설계를 행할 필요가 없게 된다. 따라서, 설계 부담을 대폭 줄일 수 있다.
또, 제4 실시예의 반도체 칩에서도, 퓨즈 소자군의 회로 구성은 제1 실시예와 마찬가지의 회로를 이용하는 것이 바람직하다.
〈그 밖의 실시예〉
이상 설명한 제1 내지 제4 실시예에 따른 반도체 칩에서는 퓨즈 소자군을 일 개소에 통합하여 배치하는 예를 설명하였지만, 퓨즈 소자군을 복수 개소에 분산하여 배치하여도 된다. 이들 퓨즈 소자군은 칩의 변을 따라 형성되게 되지만, 이 때, 가능한 균등하게 배치되도록 하는 것이 바람직하다. 예를 들면, 복수의 퓨즈 소자군을 반도체 칩면 중앙을 중심으로 하여, 가능한 점대칭이 되도록 배치하는 것이 바람직하다.
또한, 제1 내지 제4 실시예에서는 칩 상에 메모리 매크로부가 하나인 경우를 나타내고 있지만, 메모리 매크로부의 수는 하나에 한하지 않고 복수의 메모리 매크로부를 이용하여도 된다. 예를 들면, 제1 내지 제4 반도체 칩을 통신용 버퍼 메모리로서 사용하는 경우에는 128Mbit∼256Mbit, 또는 그 이상의 메모리 기억 용량에 대응하는 복수의 메모리 매크로부를 탑재한다. 이 경우, 복수의 메모리 매크로부에 대응하는 복수의 퓨즈 소자군은 1개소에 통합하여도 되고, 복수의 장소에 분산하여 배치하여도 상관없다. 분산하여 퓨즈 소자군을 배치하는 경우에는, 상술한 바와 같이 칩 상에서의 퓨즈 소자군의 배치가 균등하게 되도록 반도체 칩면 중앙을 중심으로 하여, 각 퓨즈 소자군을 점대칭으로 배치하는 것이 바람직하다.
이와 같이, 칩면 상에 복수의 퓨즈 소자군을 균등하게 배치함으로써, 퓨즈 블로우 작업 시에 발생하는 스트레스나 그 이외의 여러가지의 스트레스를 면 내에 균등하게 분산하여, 국부적인 스트레스의 발생을 억제할 수 있다.
또, 퓨즈 소자군은 여러가지의 스트레스가 집중하기 쉬운 반도체 칩의 각 코너로부터 조금 떨어진 위치에 배치시키는 것이 바람직하다.
또한, 전극 패드를 갖는 제1∼제3 실시예의 반도체 칩에서는 어느 것이나 메모리 매크로부와 논리 회로부의 주위를 전극 패드 열이 완전하게 둘러싸고 있는 예를 설명하였지만, 반드시 완전하게 둘러싸고 있을 필요는 없고, 메모리 매크로부와 논리 회로부의 외주위의 일부에 배치되는 것이어도 된다. 전극 패드의 수는 필요한 입출력 단자 수를 충족하는 것이면 된다. 또한, 제3 실시예의 전극 패드 열에서는 그 일부에 본딩 패드를 갖도록 하여도 된다.
또, 제1 또는 제2 실시예에 따른 반도체 칩을 이용하여 반도체 모듈을 형성하는 경우에는, 제4 실시예의 경우와 마찬가지로, 반도체 칩과 패키지 기판 상의 단자 사이는 본딩 와이어로 접속되고, 반도체 칩과 패키지 기판 사이는 접착 수지로 고정된다.
메모리 매크로부 내에 형성되는 메모리의 종류는 특별히 한정되는 것이 아니라, 예를 들면 DRAM(다이내믹형 랜덤 액세스 메모리), SRAM(스태틱형 랜덤 액세스 메모리), 불휘발성 메모리, 강유전체 메모리, 자기 메모리 등, 용장 셀 구성을 갖는 메모리이면 어떠한 메모리도 이용할 수 있다.
본 실시예의 반도체 칩은 전극 패드나 범프에 접속되는 배선을 보다 간이하게 할 수 있음과 함께, 범프를 사용하는 경우에는 칩면을 보다 유효하게 이용하여 보다 많은 범프를 배치할 수 있다. 따라서, 다수의 입출력 단자 수를 필요로 하는 반도체 칩에 적용할 수 있다. 또한, 메모리 매크로부와 논리 회로부가 형성된 메모리 혼재형 반도체 칩이기 때문에, 데이터의 전송 속도가 매우 빠르다. 따라서, 고속 데이터 전송이 필요하고, 또한 많은 입출력 단자를 필요로 하는 반도체 칩에 이용할 수 있다. 구체적으로는, 예를 들면 복수의 방향으로부터 받은 통신 데이터를 배분하는 통신용 버퍼 메모리 칩으로서 최적으로 사용할 수 있다.
이상, 실시예에 따라 본 발명에 대하여 설명하였지만, 본 발명은 이들 실시예의 설명에 한정되는 것이 아니고, 여러가지의 변형이나 개량이 가능한 것은 당업자에게는 자명하다.
이상, 설명한 바와 같이 본 발명의 제1 특징을 갖는 반도체 칩에 따르면, 논리 회로부와 메모리 회로를 갖는 혼재 칩에서, 퓨즈 소자군을 전극 패드 열의 외측에 배치하고 있기 때문에, 신호선이나 전원선 등의 배선 설계의 자유도를 높여, 배선 설계의 부담을 경감할 수 있다.
본 발명의 반도체 모듈에 따르면, 상기 제1 또는 제2 특징을 갖는 반도체 칩을 탑재한 반도체 모듈을 제공할 수 있다.

Claims (21)

  1. 반도체 칩에 있어서,
    칩면 상에 배치된 논리 회로부와,
    상기 칩면 상에 배치되고, 결함 셀 구제를 위한 용장 메모리 셀을 포함하는 적어도 하나의 메모리 매크로부와,
    상기 칩면 상의, 상기 논리 회로부 및 상기 메모리 매크로부의 외주위(外周圍)에 배치된 전극 패드 열과,
    상기 칩면 상의, 상기 논리 회로부, 상기 메모리 매크로부 및 상기 전극 패드 열의 외측에서, 상기 칩 중의 어느 하나의 변을 따르는 영역에 배치되어, 상기 결함 셀의 어드레스를 기억하는 적어도 하나의 퓨즈 소자군
    을 포함하는 반도체 칩.
  2. 제1항에 있어서,
    상기 칩면 상의, 상기 전극 패드 열의 내측에, 2차원 형상으로 균등하게 배치된 복수의 범프를 더 포함하는 반도체 칩.
  3. 반도체 칩에 있어서,
    칩면 상에 배치된 논리 회로부와,
    상기 칩면 상에 배치되고, 결함 셀 구제를 위한 용장 메모리 셀을 포함하는적어도 하나의 메모리 매크로부와,
    상기 논리 회로부 및 상기 메모리 매크로부의 상방에, 2차원 형상으로 균등하게 배치된 복수의 범프와,
    상기 칩면 상의, 상기 복수의 범프가 배치된 영역의 외측에서, 상기 칩 중의 어느 하나의 변을 따르는 영역에 배치되어, 상기 결함 셀의 어드레스를 기억하는 적어도 하나의 퓨즈 소자군
    을 포함하는 반도체 칩.
  4. 제1항에 있어서,
    상기 전극 패드 열은, 상기 전극 패드 열과 상기 칩의 변 사이에 상기 퓨즈 소자군이 존재하지 않는 영역에서는 상기 칩의 변을 따라 배치되어 있는 반도체 칩.
  5. 제1항에 있어서,
    상기 전극 패드 열은, 상기 논리 회로부 및 상기 메모리 매크로부의 외주위를 완전하게 둘러싸도록 형성되어 있는 반도체 칩.
  6. 제1항에 있어서,
    상기 전극 패드 열은, 상기 논리 회로부 및 상기 메모리 매크로부의 외주위의 일부에 형성되어 있는 반도체 칩.
  7. 제1항에 있어서,
    상기 퓨즈 소자군은 복수로 존재하며, 이들 퓨즈 소자군이 상기 칩면 상에 분산되어 배치되어 있는 반도체 칩.
  8. 제1항에 있어서,
    상기 퓨즈 소자군은 복수로 존재하며, 이들 퓨즈 소자군이 상기 칩면 중앙을 중심으로 하여 거의 점대칭으로 배치되어 있는 반도체 칩.
  9. 제1항에 있어서,
    상기 퓨즈 소자군은 상기 칩의 각 코너로부터 떨어져 배치되어 있는 반도체 칩.
  10. 제1항에 있어서,
    상기 메모리 매크로부는 상기 칩면 상에 복수로 존재하는 반도체 칩.
  11. 제1항에 있어서,
    상기 메모리 매크로부는 상기 칩면 상에 복수로 존재하고,
    각 메모리 매크로부마다 독립적으로 퓨즈 소자군이 있고, 이들 퓨즈 소자군이 서로 상기 칩면 중앙을 중심으로 하여 거의 점대칭으로 배치되어 있는 반도체칩.
  12. 제1항에 있어서,
    상기 메모리 매크로부는 상기 칩면 상에 복수로 존재하고,
    상기 복수의 메모리 매크로부에 대응하는 퓨즈 소자군이, 통합하여 하나의 영역에 형성되어 있는 반도체 칩.
  13. 제1항에 있어서,
    상기 퓨즈 소자군은,
    복수의 퓨즈와,
    상기 각 퓨즈의 용단(溶斷) 유무의 데이터인 퓨즈 데이터를 래치하는 래치 회로와,
    상기 각 퓨즈의 퓨즈 데이터를 일시적으로 기억함과 함께, 기억한 복수의 퓨즈 데이터를 순차적으로 상기 메모리 매크로부로 전송하는 전송 회로를 포함하는 반도체 칩.
  14. 제13항에 있어서,
    상기 퓨즈 소자군과 상기 메모리 매크로부를 접속하고, 상기 복수의 퓨즈 데이터를 순차적으로 송신할 수 있는 신호선을 더 포함하는 반도체 칩.
  15. 제14항에 있어서,
    상기 신호선은 상기 퓨즈 소자군의 모든 퓨즈 데이터를 순차적으로 송신할 수 있는 하나의 선인 반도체 칩.
  16. 제14항에 있어서,
    상기 신호선은 상기 전극 패드 열을 통해 상기 퓨즈 소자군과 상기 메모리 매크로부에 접속되고, 상기 전극 패드의 바로 아래를 통과하지 않고, 상기 전극 패드와 전극 패드의 간극부를 통과하는 반도체 칩.
  17. 제14항에 있어서,
    상기 신호선은 상기 전극 패드 열을 통해 상기 퓨즈 소자군과 상기 메모리 매크로부에 접속되고, 상기 전극 패드의 바로 아래를 통과하고, 이 전극 패드는 본딩 패드로서 이용되지 않는 반도체 칩.
  18. 제13항에 있어서,
    상기 메모리 매크로부는 상기 메모리 매크로부로의 전원 투입에 거의 동기하여, 상기 퓨즈 소자의 초기화 신호를 발생하는 회로를 포함하고,
    상기 퓨즈 소자군은 상기 초기화 신호를 수신하여, 상기 래치 회로 및 상기 전송 회로의 동작을 위해 필요한 신호를 발생시키는 회로를 포함하는 반도체 칩.
  19. 반도체 모듈에 있어서,
    제1항에 기재된 반도체 칩과,
    상기 반도체 칩을 실장한 패키지 기판
    을 포함하는 반도체 모듈.
  20. 반도체 모듈에 있어서,
    제3항에 기재된 반도체 칩과,
    상기 반도체 칩을 실장한 패키지 기판
    을 포함하는 반도체 모듈.
  21. 반도체 모듈에 있어서,
    제3항에 기재된 반도체 칩과,
    상기 반도체 칩을, 상기 범프 형성면이 대향면이 되도록 탑재한 패키지 기판과,
    상기 반도체 칩과 상기 패키지 기판 사이에 충전된 접착 수지층과,
    상기 기판의 이면에 형성된 땜납볼
    을 포함하는 반도체 모듈.
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