TW560048B - A semiconductor chip with fuse element - Google Patents

A semiconductor chip with fuse element Download PDF

Info

Publication number
TW560048B
TW560048B TW091113345A TW91113345A TW560048B TW 560048 B TW560048 B TW 560048B TW 091113345 A TW091113345 A TW 091113345A TW 91113345 A TW91113345 A TW 91113345A TW 560048 B TW560048 B TW 560048B
Authority
TW
Taiwan
Prior art keywords
memory
patent application
semiconductor wafer
wafer
scope
Prior art date
Application number
TW091113345A
Other languages
English (en)
Inventor
Takeyutaka Hasegawa
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Application granted granted Critical
Publication of TW560048B publication Critical patent/TW560048B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/802—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout by encoding redundancy signals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1433—Application-specific integrated circuit [ASIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)

Description

560048
發明領域 本申請案係基於和主張優先權自先前曰本專利申請 2001-193014申請日期2001年6月26日，其全部内容可
本申請案中作為參考。 、、K 發明之技術領域 本發明係關於使記憶體（memory)與邏輯電路部裝載於 同一基板上的半導體裝置，特別關於救濟記憶體之缺陷儲 存胞（cel 1)所使用之具備熔絲元件之半導體晶片（chi 盥 半導體模組（module)。 〃 技術背景 ，廣加採用内装缺陷 。此冗長記憶體構成 之場合，準備預備記 從來，在記憶體專用半導體晶片 儲存胞之救濟電路的冗長記憶體構成 係在記憶體元件中有缺陷儲存胞存在 憶胞以替代缺陷記憶胞。 ,在缺陷記憶胞 以下稱為「熔絲 在有此冗長記憶體構成之半導體晶片 救濟電路之一部分具有複數的熔絲元件（ 元件群」）之領域。 ♦千導體晶片 (tester)確認有益缺陷記情/狂/，係由檢驗器 乂雷射炼斷其所對應的熔絲元 藉由 之位址記憶於熔絲元件。件之熔絲部，使缺陷記憶胎 讀出記憶胞時，比較被記憶的缺 入位址，一致之場合選擇冗長記、°…一 址與輸 擇輸入位址。 ^胞’不一致之場合，還
560048 η 五、發明說明（2) 圖1係表示從來之記憶體專用晶片1 〇 〇的構成之平面 圖。如圖1所不’ 3己憶體專用晶片1 〇 〇係沿晶片之任何一邊 配置接合（bondi ng )用之電極塾座（pad)列20〇，其内侧配 置複數的記憶體陣列（m e m 〇 r y a r r a y ) 3 0 0，與在各記憶體 陣列30 0之橫向位置的各所對應之解碼器（dec〇der)電路 5 0 0和溶絲元件群4 0 0。 一方面，近年來，削減實裝面積或為提昇轉送速度， ^加使用將記憶體與邏輯電路配置在同一基板上的合載晶 Η圖/ΪΛΓ#來之記憶體合載晶片110之構成例的平面 2:在=，Λ晶片之四邊配置接合用之電極塾座列 maCr。）部61 /形成邏輯電路部7GG與記憶體集合（memory 記憶己體:二1〇4括記憶體陣列、含解碼器電路等之 場合同樣，具有救濟二'410;與:己憶體專用晶片i。。之 單以記憶體集合部6〗〇、：子肊之几長儲存胞構成。如此 100同樣的記憶體機能。’ ^尤::有與從來之專用記憶體晶片 路部700係各以獨立 通*，記憶體集合部610與邏輯電 近年來，邏短㊉仃設計。 果消費電力增大。隨^'所要求的演#處理複雜m 之數增力，使具有=此種狀況’晶片所必要的電源端； 輯雷路部連接的訊穿機能之電極墊座與晶片内 並且，在記憶合裁線Λ源線等之線也複雜化 載晶片上與邏輯電路部一起 〇9577pifi.ptc
憶體的容量增大，對晶片面 積增加。因此，接連邏輯電 源線等形成在最上層之配線 上。 積’其記憶體集合部之占有面 路σ卩與電極墊座之訊號線或電 ’變成必要通過記憶體集合部 行之關传不Λ斷作業係在最上…^ 二在炼絲元件群之上形成此等配線。因此 線戍：二 電路部700與電極塾座2i〇a等之電界 ::ί、ίίΓ己線800係必定迁回熔絲元件群41。。由、 係大座210a與邏輯電路部7〇〇接連之配線設計 糸又溶、、糸疋件群41 0存在的限制。 片之;方入二最近之邏輯電路部LSI，#高集積化進步，晶 辦力ΐ號端子數更再增加。x，隨著消費電力也 ::::係，源端子數也更再增加。因此，以從來之 二，方法，從電極墊座經電線接合（wire b〇nding)與外部 ^板之接連電極塾座數有所限制而發生端子數不足之 月士由此’在最近之半導體晶片，使用採取突起（bump) 之實裝方法。 ^ 圖3係表示用突起之記憶體合載晶片的構成例之平面 圖。沿晶片之四邊配置電極墊座列2 1 〇 ,在其内側，配置 邏輯電路部7 00與記憶體集合部610。在記憶體集合部61〇 内，形成記憶體6 0 0與熔絲元件群4 1 〇。 、在晶片表面，以二維狀配置用突起狀之鉛等所形成的 複數個突起9 0 0，各電極墊座2 10b係由最上層之配線接連 於所對應的各突起900，再經突起9〇〇接連於外部基板。
〇9577pifi. 第8頁 560048
即’ 一旦輸入輸出端子係連接於晶片周邊的電極塾座 210b，更使此電極墊座21 〇b連接於配置在晶片表面之突起 90 0，經此突起9 00接連於外部之組裝（package)基板等。 如此’用突起9 0 0之場合係可使輸入輸出端子以二維的 形成在晶片表面之關係，能增加輸入輸出端子數。又，配 置成二維狀的各突起端子間之距離可變寬之關係，容易與 外部基板接連。 可是，此種場合，如圖3所示，使各電極墊座2丨〇b與突 起9 0 0接連之配線係一定要從熔絲元件群4丨〇迂回，由此， 如同圖所示，發生不能接連於突起9 〇〇之電極墊座。 並且，在熔絲元件群410上不可形成突起90〇。由此， 不能以均等的使突起配置在晶片表面全體。使半導體晶片 實裝於組裝基板等之場合，容易受起因於晶片與組裝基板 之熱膨脹差的應力，因此，突起未以均等配置在晶片表面 時，發生應力之不均衡，容易發生組裝之剝離。 更且’在特殊應用集體電路ASIC(Application Specif i cat ion Integrated Circuit)，晶片上之記憶體 集合部係由使用者（user )任意配置之關係，熔絲元件群之 場所也隨記憶體集合部之配置，成為由每一使用者而異之 配置。更且突起之配置也受熔絲元件群之位置的影嚮之關 係’由使用者產生種種變化。因此，設想各種組合進行不 發生組裝之剝離等的ASIC之設計變成極為困難。 發明概說 本發明之第一樣態的半導體晶片包括：
〇9577pifl.ptc 第9頁 560048 年(? 案號 91113345 五、發明說明（5) 在晶片面上配置的邏輯電路部· 在上晶片面上配置的至少一個夏、 冗長記憶儲存胞(memory cell)的記3 =儲存胞之 在上述晶片㊆上的上述邏輯電^體集合部； 部之外周圍所配置的電極墊座列；邛及上述記憶體集合 在上述晶片面上的上述邏輯雷 域，記憶上述缺陷儲存胞之位址的：：壬可-邊領 本發明之第二樣態的半導體晶片/包括熔絲兀件群。 在晶片面上配置的邏輯電路部； 之冗在長上ϋΛΎ/置的至少—個具有救濟缺陷儲存胞 之几長圯憶儲存胞的記憶體集合部； 在上述邏輯電路部及上述記憶體集合部之上 維狀均等配置的複數個突起。 一 侧在配上署述,晶片面上的配置上述複數個突起之領域的外 胞之位ΐϊί該晶片之任何一邊領域，記憶上述缺陷儲存 肊之位址的至少一個熔絲元件群。 本發明之第三樣態的半導體模組係包括上述之第一實 化例的半導體晶片與，實裝此半導體晶片之組裝基板。 發明之第四樣態的半導體模組係包括上述之二 施例的半導體晶片與，實裝此半導體晶片之組襞基板。 本發明之第五樣態的半導體模組係包括： 上述之第二實施例的半導體晶月； 使上述半導體晶片，以上述突起形成面成為對向面之
第10頁 560048 案號 91113345 五、發明說明（6) 狀態’加以搭裝之組裝基板； 曰 修正 層；在上述半導體曰曰片與上述組裝基板間充填的粘附樹脂 在上述基板之背面所設的 為讓本發明之上述原理《斗錫球（bal1)。 詳細說明如下： “也例，ϋ配合所附圖式 圖式之 標記說明： 10 、1卜 1 2、1 3半導體 10Α 、12Α 、1 3A基板層 10Β 、12Β 、1 3 B配線層 1 6組裝基 板 1 7粘附樹 脂材 1 8焊錫球 20 、2 3記 憶體集合部 30 、33邏 輯電路部 40 、42電 極墊座列 41 、42a、 • 4 3電極塾座 5 0熔絲元 件群 51 、53熔 絲 52窗 60 、63炼 絲資料轉送線 70 、73 > 74突起 83突起二 墊座間接連線
560048 ___案一號 91113345_/a年〆月曰 絛正__ 五、發明說明（7) 1 0 0記憶體專用晶片 11 〇記憶體合載晶片 2 0 0、21 0電極墊座列 210a、210b電極塾座 3 0 0記憶陣列 4 0 0、4 1 0熔絲元件群 5 0 0解碼器 600記憶體 6 1 0記憶體集合部 700邏輯電路部 8 0 0酉己# 900突起 較佳實施例之詳細說明 〈第一實施例〉 第一貫施例之半導體晶片係具備成為接合塾座 (bonding pad)之電極墊座的記憶體合載晶片，使炫絲元 件群配置在接合墊座之外側。以下，參照圖面具體的加以 說明。 ϋ 圖4係表示關於第一實施例之半導體晶片丨〇的構成平面 圖。在半導體晶片10上，記憶體集合部2〇與邏輯電路部3〇 各設在獨立的領域，在其周圍，大致沿半導體晶片之I邊 配置接合塾座之電極塾座列4 〇。 在S己憶體集合部20内，形成記憶存胞陣列 cell array)與記憶體電路等，更再具備救濟缺陷儲存胞
09577pifl.ptc 第12頁 560048 _ 案號 91113345 年 Z 月 五、發明說明（8) 之冗長儲存胞與冗長電路。一方面，記憶缺陷儲存胞之位 址的熔絲元件群5 0係配置在與記憶體集合部2 〇離開之電極 塾座列4 0外側沿半導體晶片邊的領域。即，溶絲元件群$ 〇 係配置在電極墊座列4 0與晶片邊之間。 如此，因溶絲元件群5 〇配置在電極墊圈列4 〇之外側的 關係’形成在比電極墊座列4 0較内側之訊號線或電源線等 的最上層配線，不必要迂迴熔絲元件群5 〇。因此，配線設 計之自由度增廣，配線設計變成極為容易。並且，由配線 構造之簡易化使各配線短距離化之關係，可能減低隨配線 長度發生的配線遲延。 尚且’在熔絲元件群5 0所記憶之缺陷儲存胞之位址資 訊，雖必要轉送至記憶體集合部20，此時盡量減少連結記 憶體集合部20與熔絲元件50之間的轉送線數，期望如圖4 所示用一條熔絲資料轉送線6 〇。 圖5A係相當於在圖4A-A，的概略斷面圖，圖5B係相當於 圖4B-B’的概略斷面圖。 、 半導體晶片10係具有基板層10A與其上的配線層10B， 在基板層1 0 A之上層部，形成記憶體集合部2 〇和邏輯電路 部3 0之各記憶儲存胞和各電路所必要之元件等。在配線層 1 〇 B係形成記憶體集合部2 〇和邏輯電路部3 0必要之配線， 及電極塾座4 1與此等電路接連的配線。此等配線係以多芦 構造形成各配線層間以電介質膜絕緣。 熔絲5 1係形成在電極墊圈41與晶片邊之間的配線層1 〇B 中。在熔絲5 1之上，為使容易進行由雷射（iaser)照射的
560048 修正 曰 MM 91 η 3345 f夕年 五、發明說明（9) Γ以斷下作稱業為(=)，設窗52。又，各炫絲之有無炫斷的資料 送線60 Μ、#絲資料」）係經圖中以虛線所示熔絲資料II 运線6〇轉送至記憶體集合部2〇中之冗長電路。于貝料轉 传的圖二係円表示電極墊座41與溶絲資料轉送線6°之位置關 圖：電極墊座41係使用為接合墊座之關係，在接 =大的應因此，在電極塾座41之正ΪΪ 5C所^ ，、為且。從而，熔絲資料轉送線60係如圖5B、圖 L ί酉己置在各電極墊座與電極墊純之間為宜。Ξ i熔絲貝料轉送線6〇通過任何之電極墊座41之正下方之 野3 ，關於其電極墊座41係以虛設墊座（d⑽—不加 以接合為宜。 女此電極墊座41為接合墊座之場合，通過電極塾座 歹j之配線二間較少之關係，以使記憶體集合2 〇與熔絲元件 群5 0間之配線數盡量減少為宜。 圖6係表示在第一實施例之半導體晶片的各熔絲元件之 電路構成例。又，圖7係表示熔絲元件群全體之電路構成 例。更且圖8係表示在熔絲元件電路之各訊號的順序。 如圖6所示，各熔絲元件係具有熔絲51、鎖存電路 (latch circuit)120、及傳送電路2 20，如圖7所示，在熔 絲元件群50中，此等電路重複以並聯配置。在各熔絲元件 係輸入各電路之初期化訊號的⑽？、An &bTR訊號。 如圖8所示，當投入電源時（vcc為ON)、首先bBP訊號成 為「HIGH」準位使鎖存電路丨2〇初期化。續此，an訊號發 生「HIGH」之脈衝（pilise)訊號，按照熔絲51之資料，即 〇9577pifl.ptc 第14頁 五、發明說明（10) =:5』2二溶斷」、「非熔斷」的任一狀態之訊號轉送至 ，存電路120。接著，bTR訊號發生「L〇w」之脈衝訊號， 存電路120 ,使熔絲資料送至轉送電路220，暫時記憶 其後，當為轉送時脈。]^{1；(：11〇訊號之「111(^ 準 =脈衝訊號送至轉送電路22 0時，按照此脈衝訊號之訊號 數的數之溶絲資料順次從轉送電路經一條炼 轉送至記憶體集合部。 、寸得I跟 線：ί示炼絲元件群5°與記憶體集合部2◦之間的訊號 丰==Ν訊號、bTR訊號及shift CLK訊號係以與 丰導體曰曰片之電源出現時所發生之半導體晶片的初期化控
制訊號同步發生為宜。例如，記憶體集合部2〇内之記憶‘ 周？：路之電源’作成在半導體晶片内部從外部電壓‘ 之％合，係在此電壓達到規定之電壓時 I 憶體集合部20内發生，以#砼路5 ρ 更P Λ就在把 七二以使此發送至熔絲元件群50為宜。 'bTR tfL^^Shift 絲兀件群内所权之控制電路發生。例如
部20發送⑽⑼號也發送至此集/ 以此bBP汛唬為起源生成AN訊號、bT 憶體集合部20與熔絲元件群5〇間之訊號線數。 ^屺 尚且，shift CLK訊號係為資料轉 對記憶體集合部也有必要供給。 用之汛唬的關係， 560048
P-V Λ i 號 修正 a 五、發明說明（11) 因此最好如圖q辦一 間，只設從記憶體_ I f憶體集合部20與熔絲元件群50 線、從炼絲元件件群50，p訊號 sh i f t CLK訊號線。 思一 ” & 〇之熔絲為料轉送線與 如此，在第一每 不配置於記憶體集貝合:二之半導體晶片，使熔絲元件群50 開的電極墊座之外^ " ，配置在從記憶體集合部20離 部20直接配線時，、g =，如從各熔絲元件向記憶體集合 化。但，如上所述I =较極墊列40的訊號線之配線變複雜 條訊號線順序連續的:矛^位暫存器（shift register)以一 數。又，對可大幅減少訊號線 使配置在熔絲元件群5〇 電路動作的訊號，也盡量 =與_集合部2°之‘號3 <第二實施例〉 第二實施例之半導齅曰 為接合墊座之電極墊座的記憶體^合貝知例同樣具有成 配置在電極墊座之外側。心^ θθ ，使熔絲元件群 圖1 〇係表示第二實施例之半導 成兄隐體集合部20、邏輯電路3〇，豆 形 的電極墊座列42，更且，六甘L 八乃圍配置接合墊座 笛一每 人 在其外側配置溶絲元件群50。盘 =施例之場s相異之點，係使鄰接 = 電極塾座列42配置成沿炫絲元件群5。之形狀，：：件;5電〇; 第16頁 〇9577pifl.ptc 560048
i號 91113345 五、發明說明（12) 塾座列4 2與晶片邊之間益炫一 邊配置電極塾座列42。因H =群5y子在的領域沿晶片 42以直線狀形成之場合相異，例使電極墊座列 晶片邊之間，未利用之浪費” 在於電極墊座列與 寸，可使形成邏輯電路部等晶片之有 二“尺 尚且，在第二實施例之半導 、 雷狄』丨m t μ 守篮日日片，熔絲元件群50之 連炼第一實施例同樣之電路構成，以減少接 d、憶體集合部2°之訊號線數為宜 〈第二貫施例> y且 碎元第件二群實:二之二\體晶片係具有電極墊座與突起，熔 4疋件群配置在電極墊座之外側。 〜給 圖。圖i ^表體示施例之半導體晶片12的構成平面 各*置；fr曰曰Θ 〇己憶體集合部23與邏輯電路部33 二在其周圍，大略沿半導體晶片12之 體集合23的電極塾座列43之外：件:開記憶 電極墊座列43係與第二實施例同樣，為使晶片上益良 ^二雖沿熔絲元件群53之形狀在中途加以f曲二:空 ϊίΐΪ:也可使電極墊座列與第一實施例之場合同樣配 並且，在記憶體集合部23及邏輯電路部33之上方 、 J起狀之導電材料所形成的突起73配置成。二維狀。各以 ^座43a係與各突起73以突起二墊座間接連線⑻接連各 電極墊座43a係不以接合而經此突起73與外部基板接連
〇9577pifl.ptc
第17頁 560048 修正 MM 91113345 f 上年 3 月 d 日 五、發明說明（13) 圖1 2A係在圖1 1 A-A’之概略斷面圖，圖〗2B係在圖 11B-B’的概略斷面圖。 β 半導體晶片1 2係與第一實施例之場合同樣，且 層12Α與其上面之配線層12Β，在基板層12Α之上^部^， 形成加以構成記憶體集合部2 3和邏輯電路部3 3之元件， 在配線層1 2 Β係形成圮憶體集合部2 3和邏輯電路部3 3所必 要的配線，及使電極墊座43與此等電路接連之配線。 熔絲53係形成在比電極墊座43較外側之配線層ΐ2β 之炫絲資料係經溶絲資料轉送線63轉送於記憶體 芦之在配第//二之半導體晶片12 ’電極墊座43係由最上 :之：線接連於大起73，經突起73與外部基板接連 j :，極墊座43不受由電線接合之 轉送線63係如圖12B所示，可配w捅、此熔、，，糸貝枓 方，與使用接合塾座之第一了配/通一過電極塾座43之正下 較時，連接熔絲元件群施例之晶片的場合比 較少。因Λ，雖熔絲元件: _ :合部23之配線的限制 採用與第-實施例同構f不受限制，最好 化觀點較為合適。 成寺，從配線構成之簡易 在第三實施例之半導轉曰 記憶體集合部23離開，配曰曰片2，因熔絲元件群53，與 係，不但接連邏輯電路 比電極墊座列43較外側之關 或電源線等，接連電極^ a 〃各電極墊座43a間之訊號線 元件群53存在之限制&關f43a與突起73之配線不受熔絲 ’可能進行更自由的配線設
09577pifl.ptc 第18頁 560048
計。 側之領 因此，突 以均等配 、並且如從來之情況，在比電極塾座列4 3較内 域，無領域可配置突起73之情形，可加以消除。 起73也可能更以自由配置，在晶片表面上大 置突起73。 冰加更，在半導體模組，因經突起73使半導體晶片12與 。土板接連之關係，雖由兩者之熱膨脹係數之相里，、 = 應力’因突起73以均等配置之關係可使肩 等問題。 片面全體。由此，不易發生基板之剝靡
〈第四貫施例〉 第四實施例之半導體晶片係在晶片表面配置突起，盔 電，墊座之半導體晶片，熔絲元件群配置在突起形成領域 圖1 3係表示第四實施例之半導體晶片13的構成平面 f。在半導體晶片13，記憶體集合部20與邏輯電路部3〇 | 设置於獨立之領域。因無電極墊圈之關係，邏輯電路部Μ
^ ί ^成至晶片邊附近。熔絲元件群5G係與記憶體集合部 20離開，形成於沿突出形成領域外側之晶片邊。 在^四實施例之半導體晶片丨3，邏輯電路部3〇和記憶 2…a部20之電源線和訊號線係不經電極墊座直接連接於 犬起7 4 、’&大起7 4接連於外部基板。溶絲元件群5 〇係不存 在於邏輯電路部30和記憶體集合部2〇上之關係，向各突起 74之配線不受熔絲元件群5〇存在之限制。
560048 修正 五、發明說明（15) 如此，依照第四實施例之 群50不形成在記憶體集合部 片’因熔絲元件 受熔絲元件群50存在之限制。因1關係:突起74之配置不 7 4以二維狀均等配置。 ’在晶片表面上使突起 圖1 4係第四實施例之半 晶片表面上以均等配置突起狀_B^的斜視圖。表示在 片12 5有/Λ層13 A與i上面之：線二之B情況。… 板的半導體模組使之第一:VV1 之斷半面導圖體晶片實裝於組裝基 體模組，在組裝基板= 同；所示之半導 突起74之晶片表面與組裝基+二體曰曰片3翻隹:，以使形成 體曰曰:片13搭載於組裝基板16上。表面對向之狀態’將半導 突起74係例如以Pb與以之合金、以與 合 =力二形成’以加熱成為半熔融狀態，粘附°定、 在Γ體晶片13與組裝基板16之間，充填枯^ 組F Α板lfi以Ϊ強固的固疋半導體晶片13與組裝基板16。 罢ΐί 背面形成焊錫球18，半導體模組之與外部裝 置的接連係經此焊錫球丨8進行。 、 其以Λ璃或陶瓷（CeramiC)，或者樹脂等所形成的組裝 二 ”半導體晶片1 3之熱膨脹係數的差大之關係，使兩 =接連的突起74容易受熱應力。但，突起74以均等配置在 體13之大略全面的關係，負荷於突起以之應力以均等 分散，可抑制剝離等之發生。此結果能減低製品之不良 麵 第20頁 〇9577pifl.ptc 560048
修正 五、發明說明（16) 率。 並且，進行ASIC之設計的場合，係可使突 專配置在半導體晶片面為前提加以設計之關係大= 從來之考慮種種突起之配置产 不必要像 減低設計負擔。 ㈤置障况加…。因此，能大幅 尚且，在第四之實施例的半導體晶片，炫絲元 電路構成’=以利用與第一實施的同樣電路為宜。 〈其他之實施例〉 以上所說明關於從第一至第四實施例的半
:使，件群奏集於-處之配置例加以說明，也可使溶 =件：分散於複數處之配置。此等之炼絲 U B曰片之邊加以形成，此時，盡量以均等配置為i。例二： 使複數的熔絲元件群，卩半導體晶片面中央為中心 能配置成點對稱為宜。 更且，在從第一至第四之實施例，雖表示在晶片上 一個記憶體集合部之場合，記憶體集合部之數不限於一 個、也了用複數的5己憶體集合部。例如，使從第一至第四 的半導體晶片使用為通信用之緩衝記憶體（buffer memory)的場合，係搭載相當於128MMt〜 256Mbit，或者以 上之記憶體記憶容量的複數個記憶體集合部。此種場合， 對，複數個記憶體集合部之複數個熔絲元件群係可奏集 p 可为散於複數的場所。使熔絲元件群分散配i之 S ;狀：如上：匕使在晶片上之熔絲元件群之配置成為 以半導體晶片面中央為中心，使各溶絲元件群
09577pifl.ptc 560048
配置成點對稱為宜。 如此，错由在晶片面上使複數的熔絲元件 H ’可使在熔斷作業時所發生之應力或以外之種H的 均等的分散於面内，能抑制局部應力之發生。應力 半導尚/曰’ η炫絲Λ件群係g配置在從種種應力容易集中的 千導體曰曰片之各角隅離開的位置為宜。 曰並且，在具有電極墊座之第一至第三實施例的半導 曰曰片，均以使記憶體集合部與邏輯電路部之周圍由電極 座歹】疋全圍繞之例加以說明，並不一定必要完全圍繞j也 了配置在$己憶體集合部與邏輯電路部之外周圍的一部分。 電極塾座之數只要充足必要的輸入輸出端子數就可。1， 在第二貫施例之電極墊座列，也可使其一部分為接合墊座 (bonding pad)。 " 、尚且，用關於第一或第二實施例之半導體晶片形成半 導體模組的場合，係與第四實施例之場合同樣，半導體晶 片與組裝基板上之端子間係以接合電線（bonding wire)接 連’半導體晶片與組裝基板間係以粘附樹脂固定。 在記憶體集合部内所形成的記憶體之種類並非特別加 以限定，如DRAM(動態隨機存取記憶）、SRAM(靜態隨機存 取記憶）、永久記憶體（nonvolatile memory)、鐵電記憶 體（ferroelectric memory)等，具有冗長儲存胞之記憶體 者’可用任何記憶體。 本實施例之半導體晶片，係可更簡易進行接連於電極 墊座或突起之配線同時，使用突起之場合，係可更有效的
09577pifl.ptc 第22頁 56〇〇48
利面晶片面配置更多數之突起。因此，可適用於必要多數 的輪入輸出端子數之半導體晶片。並且，因為係由記憶體 集合部與邏輯電路部所形成之合載型半導體晶片之關係， 其資料轉送速度極快。因此，可適利用於必要高速轉送， 且必要多數輸入輪出端子之半導體晶片。具體的係例如最 j於使用在將從複數方向接受的通信資料分開之通信用緩 衝 a己憶體晶片（buffermemorychip)。 、 ★ 以上’雖沿貫施例說明本發明，本發明並非限定在此 等實施例之說明，當事者自明可能尚有種種變形或改良。 以上，依照具有所說明之本發明的第一特徵之半導體 晶片，在具有邏輯電路與記憶電路之合載晶片，因使熔絲 凡件群配置在電極墊座列之外側的關係，可提昇訊號線和 電源線專之配線設計的自由度，能減輕配線設計之負擔。 依照本發明之半導體模組，可提供裝載具有上述第一 或第二特徵之半導體晶片的半導體模組。
560048 皇號9imw 圖式簡單說明 圖式之簡單說明 圖1係從來的記憶體專用晶片之平面圖。 圖2係從來的邏輯電路部及記憶體集合部之合載晶片
平面圖 片的圖=來之別的邏輯電路部及記憶體集合部之合 圖4係表示關於本發 成例的平面圖。 明之第一實施例的半導體晶片 的 載晶 之構 圖5A係表示在圖4之[A，的概 圖4之B-『的概略斷面圖。圖％係表示圖4中^=二在 及熔絲資料轉送線6〇的位置關係之斜視圖。 圈41 I圖。係關於本發明之第—實施例的各溶絲元件之電路構 成圖 成圖 圖7係關於本發明之第-實施例的熔絲元件群之電 路構 圖8係表示關於本發 故欲*々々▲ 明之第一實施例’在溶絲元件群電 路I生之各机號的順序圖。 圖9係關於本發日月夕曾 . I月之第一貫施例，熔絲元件群與記憶體 集曰°卩間之矾號線的配線構成圖。 圖 圖1 〇係關於本發明之第二實施例的半導體晶片之平面 圖 圖11係關於本發明之第三實施例的半導體晶片之平 面 圖1 2 A係在圖11之A — A ’的概略斷面圖。圖1 2 B係在圖11 1^· 第24頁 560048 _案號 91113345_年 6 月 Θ 曰__ 圖式簡單說明 之B-B’的概略斷面圖。 圖1 3係關於本發明之第四實施例的半導體晶片之平面 圖。 圖1 4係關於本發明之第四實施例的半導體晶片之斜視 圖。 圖1 5係關於本發明之第四實施例的半導體模組之斷面 圖0
09577pifl.ptc 第25頁

Claims (1)

  1. 560048 ^^------------- 年彡月8日 你·'_ 六、申請專利範圍 h —種半導體晶片，包括： 邏輯電路部，係配置在一晶片面； 至少一個記憶體集合部，係配置在該晶片面上，具備 救濟缺陷儲存胞之冗長記憶儲存胞； 一電極墊座列，係配置在該晶片面上的該邏輯電路部 及該記憶體集合部之外周圍；以及 至少一個熔絲元件群，係配置在該晶片面上的該邏輯 電路部、該記憶體集合部及該電極墊座列之外側，沿該晶 片之任一邊之領域，記憶該缺陷儲存胞之位址。 2·如申請專利範圍第1項所述的半導體晶片，更再包 括： 複數的突起，係以二維狀均等的配置在該晶片面上之 該電極塾座列的内側。 3· —種半導體晶片，包括： 一邏輯電路部，係配置在一晶片面上； 至少一個記憶體集合部，係配置在該晶片面上，具 救濟缺陷儲存胞之冗長記憶儲存胞； 複數的突起，係以二維狀均等配置在該邏輯電路部 該記憶體集合部之上方；以及 °及 至少一個熔絲元件群，係配置在該晶片面上的 複數突起之領域的外側，沿該晶片之任何一邊的 I咳 記 憶該缺陷儲存胞之位址。 4 4 ·如申請專利範圍第1項所述的半導體晶片，其 該電極塾座列，係在該電極墊座列與該晶片、A 逯之間無
    09577pifl.ptc 第26頁 560048
    六、申請專利範圍 炫絲元件存在的領说 e ^ *員域，沿該晶片邊配置。 ^ ^ 利範圍第1項所述的半導體晶片，其中 ;^ ^隹極人塾座列’係形成在完全圍繞該邏輯電路部及該 吕己憶體集合部之外周圍。 如申請專利範圍第1項所述的半導體晶片，其中 δ亥電極墊座列，係形成在該邏輯電路部及該記憶體隼 合部之外周圍的一部分。 I 其中 ’係以分 其中 ’係以該 其中 7 ·如申請專利範圍第1項所述的半導體晶片， 具有複數的該熔絲元件群，該些熔絲元件群 散配置在該晶片面上。 8 ·如申請專利範圍第1項所述的半導體晶片， 具有複數的該溶絲元件群，該些熔絲元件群 晶片面中央為中心，大略配置成為點對稱。 9 ·如申請專利範圍第1項所述的半導體晶片：/ 该溶絲元件群’係配置從該晶片之各角隅離開。 I 〇 ·如申請專利範圍第1項所述的半導體晶片，其中 該記憶體集合部，係在該晶片面上存在複數個。 II ·如申請專利範圍第1項所述的半導體晶片，其中 該記憶體集合部，在該晶片面上存在複數個； 各記憶體集合部，有每一獨立的熔絲元件群，該些炼 絲7L件群，係互以該晶片面中央為中心，配置成大略為' 對稱。 狗點 1 2·如申請專利範圍第1項所述的半導體晶片，其中 該記憶體集合部，在該晶片面上存在複數個； 560048
    六、申請專利範圍 對應該些複數的記憶體集合部之熔絲元件 形成在一領域。 尔果宁 1 3·如申請專利範圍第1項所述的半導體晶片，i 該熔絲元件群具有： ’ 複數的熔絲； 一鎖存電路，係鎖存該各熔絲之有無熔斷的 絲資料，以及 貝丁寸之熔 > 一轉送電路，係暫時記憶該各熔之熔絲資料同時，使 所記憶之複數之熔絲資料轉送給該記憶體集合部。 括14·如申請專利範圍第13項所述的半導體晶片，更再包 一訊號線，係接連該熔絲元件群與該記憶體 能使複數的熔絲資料以順序發送。 >、口。 15.广中請專利範圍第14項所述的半導體晶片，其中 該訊號線，係可使該熔絲元件群 、 順序發送的-單獨線。 @ 能以 :如申請專利範圍第14項所述的半導體晶片，其中 ，二體隼人，：經該電極墊座列接連於該雜 該彡己隐體集合部，不經過該電極 墊座與電極墊座之間隙部。 之正下方，經過電極 ^如Λ請專㈣㈣14項所述的半㈣晶#，其中 ^汛唬線，係經該電極墊座列接連於談炫絲元杜i/命 该記憶體集合部，通過該電極墊座之正、/ _ 八 不利用作為接合墊座。 下方，该電極墊座 第28頁 〇9577pifl.ptc 560048 案盤 9111334R 曰
    其 中 六、申請專利範圍 18. 如申請專利範圍第13項所述的投Λ記憶體集合部’係具有一電路，在該記憶1 電源大略同步，發出該熔絲元件之初期化訊璩 日士該熔絲元件群，係具有一電路’當接受該初类 守，發出該鎖存電路及該轉送電路要 19. -種半導體模組，包括：動作所义 一半導體晶片，係如申請專利範斤述的半 日日片；以及 組裝基板，係實裝該半導體晶片。 艨赛舍鄯 期牝 訊 據 的訊據 Φ 20 種半導體模組，包括 晶片半Λ體晶片，係如申請專利範圍第3項所述 η ，以及 的爭 ^組裝基板，係實裝該半導體晶片。 .、一種半導體模組，包括： 晶片；半以導及體曰曰片’係如申請專利範圍第3項所述的半導體 成為對向、面之狀離係·搭載该半導體晶片，使該突起形成面 —枯附樹脂層，係* ,古士》# 間；以及 ’、充真在該半導體晶片與該組裝基板 面 垾錫球，係設在該基板之背
TW091113345A 2001-06-26 2002-06-19 A semiconductor chip with fuse element TW560048B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001193014A JP4217388B2 (ja) 2001-06-26 2001-06-26 半導体チップ及び半導体モジュール

Publications (1)

Publication Number Publication Date
TW560048B true TW560048B (en) 2003-11-01

Family

ID=19031377

Family Applications (1)

Application Number Title Priority Date Filing Date
TW091113345A TW560048B (en) 2001-06-26 2002-06-19 A semiconductor chip with fuse element

Country Status (5)

Country Link
US (3) US6818957B2 (zh)
JP (1) JP4217388B2 (zh)
KR (1) KR100472273B1 (zh)
CN (1) CN1201398C (zh)
TW (1) TW560048B (zh)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3730644B2 (ja) * 2003-09-11 2006-01-05 ローム株式会社 半導体装置
KR100576824B1 (ko) 2003-11-27 2006-05-10 삼성전자주식회사 반도체 메모리 집적회로 및 이 회로의 배치방법
US7208776B2 (en) * 2004-01-30 2007-04-24 Broadcom Corporation Fuse corner pad for an integrated circuit
JP4901096B2 (ja) * 2004-12-08 2012-03-21 株式会社東芝 半導体記憶装置
US7276955B2 (en) * 2005-04-14 2007-10-02 Micron Technology, Inc. Circuit and method for stable fuse detection
JP2007266078A (ja) * 2006-03-27 2007-10-11 Fujitsu Ltd 半導体装置、チップ・オン・チップ構造の半導体装置及び半導体装置の製造方法
JP4929919B2 (ja) * 2006-08-22 2012-05-09 株式会社デンソー 半導体集積回路装置
DE102006042115B4 (de) * 2006-09-07 2018-02-08 Ams Ag Schaltungsanordnung und Verfahren zum Betrieb einer Schaltungsanordnung
DE102006053902A1 (de) * 2006-11-15 2008-05-21 Austriamicrosystems Ag Schaltungsanordnung, umfassend ein Speicherzellenfeld, und Verfahren zu deren Betrieb
US7663204B2 (en) * 2007-04-27 2010-02-16 Powertech Technology Inc. Substrate for multi-chip stacking, multi-chip stack package utilizing the substrate and its applications
JP5254569B2 (ja) 2007-05-22 2013-08-07 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置のヒューズ溶断方法
US7567115B2 (en) * 2007-11-01 2009-07-28 Elite Semiconductor Memory Technology Inc. Fuse-fetching circuit and method for using the same
JP5161560B2 (ja) * 2007-12-28 2013-03-13 株式会社東芝 半導体記憶装置
US8077531B2 (en) * 2008-01-16 2011-12-13 Hynix Semiconductor Inc. Semiconductor integrated circuit including column redundancy fuse block
US20100148218A1 (en) * 2008-12-10 2010-06-17 Panasonic Corporation Semiconductor integrated circuit device and method for designing the same
KR101048795B1 (ko) * 2009-07-10 2011-07-15 주식회사 하이닉스반도체 반도체 장치
TW201530726A (zh) * 2014-01-29 2015-08-01 Eorex Corp 記憶體與記憶體儲存裝置
GB2525648C (en) * 2014-05-01 2019-10-09 Imagination Tech Ltd Approximating functions
US10043769B2 (en) * 2015-06-03 2018-08-07 Micron Technology, Inc. Semiconductor devices including dummy chips
CN110648964A (zh) * 2019-10-30 2020-01-03 华虹半导体(无锡)有限公司 修复芯片的fuse电路的方法
CN113394193B (zh) * 2020-03-13 2022-03-22 长鑫存储技术有限公司 半导体结构及其形成方法、激光熔丝的熔断方法
US11355163B2 (en) 2020-09-29 2022-06-07 Alibaba Group Holding Limited Memory interconnection architecture systems and methods
EP4234174A3 (en) 2020-10-29 2024-01-17 Black & Decker Inc. Lanyard
CN116013376B (zh) * 2023-03-27 2023-08-04 长鑫存储技术有限公司 存储器版图及存储器

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5360988A (en) * 1991-06-27 1994-11-01 Hitachi, Ltd. Semiconductor integrated circuit device and methods for production thereof
US5313424A (en) * 1992-03-17 1994-05-17 International Business Machines Corporation Module level electronic redundancy
US5536637A (en) * 1993-04-07 1996-07-16 Genetics Institute, Inc. Method of screening for cDNA encoding novel secreted mammalian proteins in yeast
KR0140178B1 (ko) * 1994-12-29 1998-07-15 김광호 반도체 메모리장치의 결함 셀 구제회로 및 방법
US6018488A (en) * 1997-06-26 2000-01-25 Kabushiki Kaisha Toshiba Semiconductor memory device and method relieving defect of semiconductor memory device
US6188618B1 (en) * 1998-04-23 2001-02-13 Kabushiki Kaisha Toshiba Semiconductor device with flexible redundancy system
KR100567020B1 (ko) * 1999-07-02 2006-04-04 매그나칩 반도체 유한회사 복합 반도체 메모리장치의 패드 및 퓨즈 개방 방법
US6363020B1 (en) * 1999-12-06 2002-03-26 Virage Logic Corp. Architecture with multi-instance redundancy implementation
JP4600792B2 (ja) * 2000-07-13 2010-12-15 エルピーダメモリ株式会社 半導体装置
US6396760B1 (en) * 2001-03-16 2002-05-28 Virage Logic Corporation Memory having a redundancy scheme to allow one fuse to blow per faulty memory column

Also Published As

Publication number Publication date
JP2003007836A (ja) 2003-01-10
KR20030004031A (ko) 2003-01-14
US20020195625A1 (en) 2002-12-26
KR100472273B1 (ko) 2005-03-10
US20060237798A1 (en) 2006-10-26
CN1393932A (zh) 2003-01-29
JP4217388B2 (ja) 2009-01-28
US6818957B2 (en) 2004-11-16
US20050023563A1 (en) 2005-02-03
US7091564B2 (en) 2006-08-15
CN1201398C (zh) 2005-05-11

Similar Documents

Publication Publication Date Title
TW560048B (en) A semiconductor chip with fuse element
US10643977B2 (en) Microelectronic package having stub minimization using symmetrically-positioned duplicate sets of terminals for wirebond assemblies without windows
US10090280B2 (en) Microelectronic package including microelectronic elements having stub minimization for wirebond assemblies without windows
US6617694B2 (en) Semiconductor chip, semiconductor device, methods of fabricating thereof, circuit board and electronic device
KR100895073B1 (ko) 메모리 평면 및 메모리 장치
TW461065B (en) Design and assembly of high-performance sub-system
US8237254B2 (en) Distributed semiconductor device methods, apparatus, and systems
TW571420B (en) Stack semiconductor chip package and lead frame suitable for such a stack package
US9214455B2 (en) Stub minimization with terminal grids offset from center of package
JP2008227447A (ja) 半導体構造の製造方法
TW202209325A (zh) 動態隨機存取記憶體小晶片結構及其製造方法
JP2009508357A (ja) 半導体積層ダイ／ウェーハの構成およびパッケージング、ならびにその方法
TW200406906A (en) Electronic circuit apparatus and integrated circuit device
US20110029697A1 (en) Memory devices implementing clock mirroring scheme and related memory systems and clock mirroring methods
TW201322415A (zh) 用於無窗之導線結合總成之短線最小化
TW200539430A (en) Semiconductor device
JP4264750B2 (ja) 半導体装置の製造方法
JPH0426152A (ja) 実装構造体
TW202407945A (zh) 用於邏輯電路的佈線連接的系統以及積體電路及其製造方法
JP2000216364A (ja) 半導体基板
JPH1131779A (ja) メモリシステム
JP2009010397A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees