JPH0426152A - 実装構造体 - Google Patents
実装構造体Info
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- JPH0426152A JPH0426152A JP2131768A JP13176890A JPH0426152A JP H0426152 A JPH0426152 A JP H0426152A JP 2131768 A JP2131768 A JP 2131768A JP 13176890 A JP13176890 A JP 13176890A JP H0426152 A JPH0426152 A JP H0426152A
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- Japan
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- semiconductor
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- 239000004065 semiconductor Substances 0.000 claims abstract description 52
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 238000004806 packaging method and process Methods 0.000 abstract 2
- 238000010030 laminating Methods 0.000 abstract 1
- 230000002950 deficient Effects 0.000 description 26
- 238000004519 manufacturing process Methods 0.000 description 4
- 229910000679 solder Inorganic materials 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- UNPLRYRWJLTVAE-UHFFFAOYSA-N Cloperastine hydrochloride Chemical compound Cl.C1=CC(Cl)=CC=C1C(C=1C=CC=CC=1)OCCN1CCCCC1 UNPLRYRWJLTVAE-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、コンピュータなどの電子機器に使用するため
の半導体装置を積層した実装構造体に関する。
の半導体装置を積層した実装構造体に関する。
従来の技術
近年、半導体装置はエレクトロニクス分野に広く使用さ
れておシ、その新しい実装技術開発が盛んに行われてい
る。
れておシ、その新しい実装技術開発が盛んに行われてい
る。
以下に従来の実装構造体について説明する。
第５図（−）は従来の実装構造体の断面図、第５図（′
ｂ）は同実装構造体の側視図（但し、簡単のために基板
は省略した）である。これらの図において、５０は基板
、６１〜６４は半導体メモリチップ、６５〜６８は半導
体メモリチップ５１〜６４をフィルムキャリヤに搭載し
た半導体装置（以下ＴＡＢパッケージと称する）、５５
ａ〜５８ａと５Ｆ５ｂ−５８ｂはアウターリード、５９
ａ、ｔｓ９ｂは基板５ｏ上の接続電極、６ｏははんだで
ある。図に示すように、半導体メモリチップ５１はフィ
ルムキャリヤに搭載されてＴＡＢパッケージ５５となる
。同様に他の半導体メモリチップ５２〜５４もそれぞれ
フィルムキャリヤに搭載されてＴＡＢパッケージ５６〜
６８となる。これらの半導体チップ６１〜５４はその表
面が樹脂で保護されている。
ｂ）は同実装構造体の側視図（但し、簡単のために基板
は省略した）である。これらの図において、５０は基板
、６１〜６４は半導体メモリチップ、６５〜６８は半導
体メモリチップ５１〜６４をフィルムキャリヤに搭載し
た半導体装置（以下ＴＡＢパッケージと称する）、５５
ａ〜５８ａと５Ｆ５ｂ−５８ｂはアウターリード、５９
ａ、ｔｓ９ｂは基板５ｏ上の接続電極、６ｏははんだで
ある。図に示すように、半導体メモリチップ５１はフィ
ルムキャリヤに搭載されてＴＡＢパッケージ５５となる
。同様に他の半導体メモリチップ５２〜５４もそれぞれ
フィルムキャリヤに搭載されてＴＡＢパッケージ５６〜
６８となる。これらの半導体チップ６１〜５４はその表
面が樹脂で保護されている。
このＴＡＢパッケージ５５〜５８を４個使用し、そのア
ウターリード５５ａ〜５８ａ、ｓｓｂ〜ｓｓｂを同図０
））に示すように重ねてはんだ付けし、さらに一方のア
ウターリード群５５ａ〜５８ａは基板５ｏ上の接続電極
５９ａに、もう一方のアウターリード群ｓｓｂ〜ｓｓｂ
は基板５０上の接続電極ｅｓ９ｂにそれぞれはんだ付け
して実装構造体を構成している。
ウターリード５５ａ〜５８ａ、ｓｓｂ〜ｓｓｂを同図０
））に示すように重ねてはんだ付けし、さらに一方のア
ウターリード群５５ａ〜５８ａは基板５ｏ上の接続電極
５９ａに、もう一方のアウターリード群ｓｓｂ〜ｓｓｂ
は基板５０上の接続電極ｅｓ９ｂにそれぞれはんだ付け
して実装構造体を構成している。
発明が解決しようとする課題
しかしながら上記の従来の構成では、まず積層する４個
のＴＡＢパッケージのアウターリードを位置合わせして
はんだ付けし、さらにこれらのアウターリード群を基板
上の接続電極にはんだ付けして実装構造体としているた
め、１個の半導体メモリチップが不良であった場合でも
半導体チップを１個だけ交換することは不可能であると
いう課題を有していた。すなわち１個の不良半導体メモ
リチップのために実装構造体を廃棄しなければならず、
良品の半導体メモリチップ３個を無駄に廃棄することに
なり、製造コストを大幅に上昇させることになる。
のＴＡＢパッケージのアウターリードを位置合わせして
はんだ付けし、さらにこれらのアウターリード群を基板
上の接続電極にはんだ付けして実装構造体としているた
め、１個の半導体メモリチップが不良であった場合でも
半導体チップを１個だけ交換することは不可能であると
いう課題を有していた。すなわち１個の不良半導体メモ
リチップのために実装構造体を廃棄しなければならず、
良品の半導体メモリチップ３個を無駄に廃棄することに
なり、製造コストを大幅に上昇させることになる。
また１００％良品のＴＡＢパッケージを組み合わせるこ
とにすれば上記課題は解決できるが、個々のＴＡＢパッ
ケージを完全に１００％良品にするには膨大な製造装置
と製造工数を必要とし、かえって製造コストを高くする
ことになるという課題を有していた。
とにすれば上記課題は解決できるが、個々のＴＡＢパッ
ケージを完全に１００％良品にするには膨大な製造装置
と製造工数を必要とし、かえって製造コストを高くする
ことになるという課題を有していた。
本発明は上記従来の課題を解決するもので、ＴＡＢパッ
ケージを多段に積層した実装構造体において、１個のＴ
ＡＢパッケージが不良となっても不良ＴＡＢパッケージ
のみを交換修理できる実装構造体を提供することを目的
とする。
ケージを多段に積層した実装構造体において、１個のＴ
ＡＢパッケージが不良となっても不良ＴＡＢパッケージ
のみを交換修理できる実装構造体を提供することを目的
とする。
課題を解決するだめの手段
この目的を達成するために本発明の実装構造体は、半導
体素子を収納したシングルインライン型収納容器の一辺
の一部にのみアラタルリードを有する複数個の半導体装
置を使用し、互いにアウターリードが重ならないように
積層し、基板に実装した構成を有している。
体素子を収納したシングルインライン型収納容器の一辺
の一部にのみアラタルリードを有する複数個の半導体装
置を使用し、互いにアウターリードが重ならないように
積層し、基板に実装した構成を有している。
作 用
この構成によって、個々の半導体装置のアウターリード
が完全に独立して実装されるために不良の半導体装置の
アウターリードのみを加熱してはんだを溶かし、他の良
品半導体装置はそのままで不良半導体装置のみを除去す
ることができる。
が完全に独立して実装されるために不良の半導体装置の
アウターリードのみを加熱してはんだを溶かし、他の良
品半導体装置はそのままで不良半導体装置のみを除去す
ることができる。
また不良半導体装置を除去した部分には容易に良品半導
体装置を挿入することができ、アウターリードをはんだ
付けして交換修理は完了する。
体装置を挿入することができ、アウターリードをはんだ
付けして交換修理は完了する。
実施例
以下本発明の一実施例について、半導体メモリチップを
フィルムキャリヤに搭載した半導体装置（以下ＴＡＢパ
ッケージと称する）を例として図面を参照しながら説明
する。
フィルムキャリヤに搭載した半導体装置（以下ＴＡＢパ
ッケージと称する）を例として図面を参照しながら説明
する。
第１図（、）は本発明の一実施例における実装構造体の
斜視図、第１図（ｂ）は同実装構造体の断面図、第１図
（Ｃ）は同実装構造体の平面図、第２図（ａ）、 （ｂ
）は本発明の一実施例における実装構造体に使用するＴ
ＡＢパッケージの平面図である。これらの図において、
１〜４は半導体メモリチップ、６〜８は半導体メモリチ
ップ１〜４をフィルムキャリヤに搭載した半導体装置（
以下Ｔ Ａ Ｂ−＜ッケージと称する）、５ａ〜８ａは
アウターリード、９は基板、１０は実装構造体である。
斜視図、第１図（ｂ）は同実装構造体の断面図、第１図
（Ｃ）は同実装構造体の平面図、第２図（ａ）、 （ｂ
）は本発明の一実施例における実装構造体に使用するＴ
ＡＢパッケージの平面図である。これらの図において、
１〜４は半導体メモリチップ、６〜８は半導体メモリチ
ップ１〜４をフィルムキャリヤに搭載した半導体装置（
以下Ｔ Ａ Ｂ−＜ッケージと称する）、５ａ〜８ａは
アウターリード、９は基板、１０は実装構造体である。
本発明の一実施例における実装構造体１０は、第１図（
ａ）に示すように半導体メモリチップ１をフィルムキャ
リヤに搭載したＴＡＢパッケージ６が基本となっており
、他の半導体メモリチップ２〜４も同様にフィルムキャ
リヤに搭載されてＴＡＢパッケージ６〜８を構成してい
る。これらのＴＡＢパッケージ５〜８のアウターリード
６ａ〜８ａはそれぞれ引出し位置が異なっている上、互
いに重なり合うことがないように構成されている。これ
らのＴＡＢパッケージ６〜８を積層して基板９に実装し
、実装構造体１０としているが、そのアウターリード５
ａ〜８ａはデュアルインライン型、すなわちリードが実
装構造体１０の両側に引き出された形状となっている。
ａ）に示すように半導体メモリチップ１をフィルムキャ
リヤに搭載したＴＡＢパッケージ６が基本となっており
、他の半導体メモリチップ２〜４も同様にフィルムキャ
リヤに搭載されてＴＡＢパッケージ６〜８を構成してい
る。これらのＴＡＢパッケージ５〜８のアウターリード
６ａ〜８ａはそれぞれ引出し位置が異なっている上、互
いに重なり合うことがないように構成されている。これ
らのＴＡＢパッケージ６〜８を積層して基板９に実装し
、実装構造体１０としているが、そのアウターリード５
ａ〜８ａはデュアルインライン型、すなわちリードが実
装構造体１０の両側に引き出された形状となっている。
また実装構造体の断面図を第１図（ｂ）に示したが、４
個のＴＡＢパッケージが積層されておシ、そのアウター
リード５ ａ −ｐｖ ８ ａの内の５ａと６ａが一方
の列を形成し、７ａと８ａが他方の列を形成している。
個のＴＡＢパッケージが積層されておシ、そのアウター
リード５ ａ −ｐｖ ８ ａの内の５ａと６ａが一方
の列を形成し、７ａと８ａが他方の列を形成している。
また実装構造体１０の平面図を第１図（Ｃ）に示したが
、ＴＡＢパッケージ５〜８のアウターリード６ａ〜８ａ
は完全に独立した位置に引き出されている。
、ＴＡＢパッケージ５〜８のアウターリード６ａ〜８ａ
は完全に独立した位置に引き出されている。
ＴＡＢパッケージ７．８の平面図を第２図（ａ）。
（ｂ）に示したが、第２図（ａ）のＴＡＢノ（ツケージ
７ではそのアウターリード７ａが右側の上半分の位置に
配置されている。−力筒２図（ｂ）に示すＴ Ａ Ｂ
、＜ッケージ８ではそのアウターリード８ａが右側の下
半分に配置されており、この状態で積層してもＴＡＢパ
ッケージ７のアウターリード７ａトｉｔ、重ならない領
域に引き出されている。これらのＴＡＢパッケージ７．
８を１８０度回転したものが第１図に示すＴＡＢパッケ
ージ５，６に和尚する。このようにして得たＴＡＢパッ
ケージ６〜８を積層したのが第１図に示す実装構造体１
ｏである。
７ではそのアウターリード７ａが右側の上半分の位置に
配置されている。−力筒２図（ｂ）に示すＴ Ａ Ｂ
、＜ッケージ８ではそのアウターリード８ａが右側の下
半分に配置されており、この状態で積層してもＴＡＢパ
ッケージ７のアウターリード７ａトｉｔ、重ならない領
域に引き出されている。これらのＴＡＢパッケージ７．
８を１８０度回転したものが第１図に示すＴＡＢパッケ
ージ５，６に和尚する。このようにして得たＴＡＢパッ
ケージ６〜８を積層したのが第１図に示す実装構造体１
ｏである。
また第２図（−）に示すＴＡＢパッケージ７を裏返すと
そのアウターリード７ａは、同図［有］）に示すＴＡＢ
パッケージ８のアウターリード８ａの位置に一致する。
そのアウターリード７ａは、同図［有］）に示すＴＡＢ
パッケージ８のアウターリード８ａの位置に一致する。
したがって同一の半導体メモリチップを積層する場合に
は、一種類のＴＡＢパ・ノケージで第１図に示す実装構
造体１０を実現できる。
は、一種類のＴＡＢパ・ノケージで第１図に示す実装構
造体１０を実現できる。
また第２図（ａ）、 （ｂ）に示すＴＡＢパッケージ７
゜８では、そのアウターリード’ｙａ、ｓａが一辺の約
半分の領域を占めているが、−辺を三等分またはそれ以
上に分割した領域に納まるようにそのアウターリードを
引き出せばさらに複雑な組合せの実装構造体が実現でき
る。
゜８では、そのアウターリード’ｙａ、ｓａが一辺の約
半分の領域を占めているが、−辺を三等分またはそれ以
上に分割した領域に納まるようにそのアウターリードを
引き出せばさらに複雑な組合せの実装構造体が実現でき
る。
以下に複数個の実装構造体からなるメモリモジュールの
例を説明する。
例を説明する。
第３図（、）は半導体メモリチップを用いたシングルイ
ンラインメモリモジュール（以下ＳＩＭＭと称する）の
平面図、第３図（ｂ）は同ＳＩＭＭの要部側面図、第４
図はＳＩＭＭにおける交換修理の概念を説明するための
要部斜視図である。これらの図において、１０〜１２は
実装構造体、１３．１４はＳＩＭＭの外部端子、１５ａ
、１５ｂは基板９上の接続電極、１６はＴＡＢパッケー
ジ６が不良の場合に取り出した状態を示す不良ＴＡＢパ
ッケージ、１６ａは不良ＴＡＢパッケージ１６のアウタ
ーリード、１７はＴＡＢパッケージ７が不良の場合に取
り出した状態を示す不良ＴＡＢパッケージ、１７ａは不
良ＴＡＢパッケージ１７のアウターリードである。
ンラインメモリモジュール（以下ＳＩＭＭと称する）の
平面図、第３図（ｂ）は同ＳＩＭＭの要部側面図、第４
図はＳＩＭＭにおける交換修理の概念を説明するための
要部斜視図である。これらの図において、１０〜１２は
実装構造体、１３．１４はＳＩＭＭの外部端子、１５ａ
、１５ｂは基板９上の接続電極、１６はＴＡＢパッケー
ジ６が不良の場合に取り出した状態を示す不良ＴＡＢパ
ッケージ、１６ａは不良ＴＡＢパッケージ１６のアウタ
ーリード、１７はＴＡＢパッケージ７が不良の場合に取
り出した状態を示す不良ＴＡＢパッケージ、１７ａは不
良ＴＡＢパッケージ１７のアウターリードである。
第３図（ａ）のＳＩＭＭは基板９上に１０〜１２に代表
される実装構造体が搭載されており、基板９の一辺には
接続端子１３．１４が形成されている。
される実装構造体が搭載されており、基板９の一辺には
接続端子１３．１４が形成されている。
実装構造体１０の側面図を同図中）に示したが、実装構
造体１０からのアウターリード５ａ〜８ａの内５ａ、６
ａは接続電極１５ａに、７ａ、８ａは接続室４ｉ１５ｂ
にそれぞれ接続される。基板９上の接続室１１５ａ、１
５ｂは側面図のために１個のように表示されているが、
実際には第３図（ａ）に示す多数個の接続電極を代表し
ている。
造体１０からのアウターリード５ａ〜８ａの内５ａ、６
ａは接続電極１５ａに、７ａ、８ａは接続室４ｉ１５ｂ
にそれぞれ接続される。基板９上の接続室１１５ａ、１
５ｂは側面図のために１個のように表示されているが、
実際には第３図（ａ）に示す多数個の接続電極を代表し
ている。
次に、ＳＩＭＭを構成する実装構造体１０〜１２の内の
１個が故障した沙、不良となっただめに交換する場合に
ついて第４図を参照しながら説明する。まず隣接する３
個の実装構造体１０〜１２の内、中央の実装構造体１１
を構成する２段目のＴＡＢパッケージｅが不良でそれを
交換する場合、そのアウターリード６ａを基板９上の接
続電極（簡単のため省略）に接続しているはんだを外し
、箪笥の引出しのようにＴＡＢパッケージ６を引き出す
。この状態が第４図において点線で示す不良ＴＡＢパッ
ケージ１６である。また実装構造体１１０３段目のＴＡ
Ｂパッケージ７が不良でそれを交換する場合、そのアウ
ターリード７ａを接続しているはんだを外し、ＴＡＢパ
ッケージ７を引き出す。この状態が第４図において点線
で示すもう−方の不良ＴＡＢパッケージ１７である。
１個が故障した沙、不良となっただめに交換する場合に
ついて第４図を参照しながら説明する。まず隣接する３
個の実装構造体１０〜１２の内、中央の実装構造体１１
を構成する２段目のＴＡＢパッケージｅが不良でそれを
交換する場合、そのアウターリード６ａを基板９上の接
続電極（簡単のため省略）に接続しているはんだを外し
、箪笥の引出しのようにＴＡＢパッケージ６を引き出す
。この状態が第４図において点線で示す不良ＴＡＢパッ
ケージ１６である。また実装構造体１１０３段目のＴＡ
Ｂパッケージ７が不良でそれを交換する場合、そのアウ
ターリード７ａを接続しているはんだを外し、ＴＡＢパ
ッケージ７を引き出す。この状態が第４図において点線
で示すもう−方の不良ＴＡＢパッケージ１７である。
このようにして不良ＴＡＢパッケージ１６や１７を引き
出した後へ良品ＴＡＢパッケージを取り付けるには、」
１記の取り外しと反対の手順で行う。
出した後へ良品ＴＡＢパッケージを取り付けるには、」
１記の取り外しと反対の手順で行う。
例えば、ＴＡＢパッケージ６のみが不良となったために
取り外しだ場合、残りのＴＡＢパッケージ６．７および
８はそれぞれのアウターリード６ａ（第４図では陰にな
っており見えない）、γ８゜８ａで支えられているため
実装構造体１１としての形状をそのまま保持している。
取り外しだ場合、残りのＴＡＢパッケージ６．７および
８はそれぞれのアウターリード６ａ（第４図では陰にな
っており見えない）、γ８゜８ａで支えられているため
実装構造体１１としての形状をそのまま保持している。
したがって残された空間へ良品ＴＡＢパッケージを挿入
し、そのアウターリードを基板９の接続電極（簡単のた
め省略）にはんだ付けすればよい。
し、そのアウターリードを基板９の接続電極（簡単のた
め省略）にはんだ付けすればよい。
以上のように４個のＴＡＢパッケージ６〜８を積層した
本実施例の実装構造体１１では、その実装構造体１１中
１個のＴＡＢパッケージ（例えばＴＡＢパッケージ７）
が不良となった場合でも不良ＴＡＢパッケージ７のみを
取り呂すことができ、その取り出した後へ良品のＴＡＢ
パッケージを挿入して修理することができる。
本実施例の実装構造体１１では、その実装構造体１１中
１個のＴＡＢパッケージ（例えばＴＡＢパッケージ７）
が不良となった場合でも不良ＴＡＢパッケージ７のみを
取り呂すことができ、その取り出した後へ良品のＴＡＢ
パッケージを挿入して修理することができる。
発明の効果
以上のように本発明は、半導体素子を収納したシングル
インライン型収納容器の一辺の一部にのみアウターリー
ドを有する複数個の半導体装置を使用し、互いにアウタ
ーリードが重ならないように積層して実装構造体とする
ことにより、高密度実装を可能にするとともに実装構造
体中の１個の半導体装置が不良となった場合、その不良
の半導体装置のみを除去し良品半導体装置と交換できる
優れた実装構造体を実現できるものである。
インライン型収納容器の一辺の一部にのみアウターリー
ドを有する複数個の半導体装置を使用し、互いにアウタ
ーリードが重ならないように積層して実装構造体とする
ことにより、高密度実装を可能にするとともに実装構造
体中の１個の半導体装置が不良となった場合、その不良
の半導体装置のみを除去し良品半導体装置と交換できる
優れた実装構造体を実現できるものである。
第１図（ａ）は本発明の一実施例における実装構造体の
斜視図、第１図（ｂ）は同実装構造体の断面図、第１図
（Ｃ）は同実装構造体の平面図、第２図（ａ＞、 （ｂ
）はそれぞれ本発明の一実施例における実装構造体に使
用するＴＡＢパッケージの平面図、第３図（ａ）は半導
体メモリチップを用いたシングルインラインメモリモジ
ュールの平面図、第３図中）は同シングルインラインメ
モリモジュールの要部側面図、第４図はシングルインラ
インメモリモジュールにおける交換修理の概念を説明す
るだめの要部斜視図、第５図（ａ）は従来の実装構造体
の断面図、第５図（ｂ）は同実装構造体の斜視図である
。 １〜４・・・・・・半導体メモリチップ（半導体素子）
、６〜８・・・・・ＴＡＢパッケージ（半導体装置）、
５ａ〜８ａ・・・・・・アウターリード、９・・・・・
・基板、１ｏ・・・・・・実装構造体。 代理人の氏名 弁理士 粟 野 重 孝 ほか１名／θ ５α〜８二 了７４−ソー１ ９゛基版 ε 第 図 Ｃの） δ （関 ＼ 第 閃 （ａ−） ｆ ７０ ／ （ｂ） 乙 り 第 図 箇 図 Ｓ５υ （ａ−） （ｂン
斜視図、第１図（ｂ）は同実装構造体の断面図、第１図
（Ｃ）は同実装構造体の平面図、第２図（ａ＞、 （ｂ
）はそれぞれ本発明の一実施例における実装構造体に使
用するＴＡＢパッケージの平面図、第３図（ａ）は半導
体メモリチップを用いたシングルインラインメモリモジ
ュールの平面図、第３図中）は同シングルインラインメ
モリモジュールの要部側面図、第４図はシングルインラ
インメモリモジュールにおける交換修理の概念を説明す
るだめの要部斜視図、第５図（ａ）は従来の実装構造体
の断面図、第５図（ｂ）は同実装構造体の斜視図である
。 １〜４・・・・・・半導体メモリチップ（半導体素子）
、６〜８・・・・・ＴＡＢパッケージ（半導体装置）、
５ａ〜８ａ・・・・・・アウターリード、９・・・・・
・基板、１ｏ・・・・・・実装構造体。 代理人の氏名 弁理士 粟 野 重 孝 ほか１名／θ ５α〜８二 了７４−ソー１ ９゛基版 ε 第 図 Ｃの） δ （関 ＼ 第 閃 （ａ−） ｆ ７０ ／ （ｂ） 乙 り 第 図 箇 図 Ｓ５υ （ａ−） （ｂン
Claims (5)
- （１）半導体素子を収納したシングルインライン型収納
容器の一辺の一部にのみアウターリードを有する複数個
の半導体装置をそのアウターリードが互いに重ならない
ように積層し、基板に実装した実装構造体。 - （２）半導体素子を収納したシングルインライン型収納
容器の一辺の一部にのみアウターリードを有する第一の
半導体装置と、前記第一の半導体装置を裏返した第二の
半導体装置とをそのアウターリードが重ならないように
積層し、基板に実装した実装構造体。 - （３）積層された複数個の半導体装置のアウターリード
が同一方向に引き出されている請求項１または２記載の
実装構造体。 - （４）積層された複数個の半導体装置のアウターリード
が対向する２辺に分けて引き出されている請求項１また
は２記載の実装構造体。 - （５）半導体装置がフィルムキャリヤに半導体素子を搭
載したものである請求項１、２、３または４記載の実装
構造体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2131768A JP2737360B2 (ja) | 1990-05-22 | 1990-05-22 | 実装構造体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2131768A JP2737360B2 (ja) | 1990-05-22 | 1990-05-22 | 実装構造体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0426152A true JPH0426152A (ja) | 1992-01-29 |
| JP2737360B2 JP2737360B2 (ja) | 1998-04-08 |
Family
ID=15065713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2131768A Expired - Fee Related JP2737360B2 (ja) | 1990-05-22 | 1990-05-22 | 実装構造体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2737360B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5420756A (en) * | 1992-06-19 | 1995-05-30 | Kabushiki Kaisha Toshiba | Memory card including stacked semiconductor memory elements located on a printed circuit board having a straight wiring pattern |
| US5490041A (en) * | 1993-11-15 | 1996-02-06 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit module and a semiconductor integrated circuit device stacking the same |
| US5652462A (en) * | 1993-04-05 | 1997-07-29 | Matsushita Electric Industrial Co., Ltd. | Multilevel semiconductor integrated circuit device |
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1990
- 1990-05-22 JP JP2131768A patent/JP2737360B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2737360B2 (ja) | 1998-04-08 |
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