JPH02294999A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH02294999A JPH02294999A JP1116527A JP11652789A JPH02294999A JP H02294999 A JPH02294999 A JP H02294999A JP 1116527 A JP1116527 A JP 1116527A JP 11652789 A JP11652789 A JP 11652789A JP H02294999 A JPH02294999 A JP H02294999A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 230000003213 activating effect Effects 0.000 claims description 4
- 238000003491 array Methods 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 31
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 12
- 230000002950 deficient Effects 0.000 description 8
- 230000007547 defect Effects 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 2
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- G—PHYSICS
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- G11C—STATIC STORES
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- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
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- G11C29/781—Masking faults in memories by using spares or by reconfiguring using programmable devices combined in a redundant decoder
-
- G—PHYSICS
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- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体記憶装置に関し、とくに冗長回んを
備えた半導体記憶装置に関するものである。
備えた半導体記憶装置に関するものである。
第６図は、冗長回路を備え、アドレス入力としてＡＯ〜
Ａ７の信号をもら、メモリセルアレイを２分の１分割動
作させる６４ｋビットの従来の半導体記憶装置の構成を
示すブロック図である。
Ａ７の信号をもら、メモリセルアレイを２分の１分割動
作させる６４ｋビットの従来の半導体記憶装置の構成を
示すブロック図である。
第６図において、メモリセルアレイ１ａまたは１ｂは、
複数行および複数列に配列された複数のメモリセルを含
む。また、メモリサルアレイｌａ ， ｌｂそれぞれは
、複数行に配列されたスペアメモリセルからなるスペア
行２ａおよび２ｂを含む。
複数行および複数列に配列された複数のメモリセルを含
む。また、メモリサルアレイｌａ ， ｌｂそれぞれは
、複数行に配列されたスペアメモリセルからなるスペア
行２ａおよび２ｂを含む。
ＲＡＳバツファ１２は、外部から与えられるロウアドレ
スストローブ信号／ ＲＡＳに応答して行アドレスバツ
ファ８、／Φｐ発生回路１４、Ｒｘ発生回路工６および
、センスアンプ制御回路１７を活性化させる。
スストローブ信号／ ＲＡＳに応答して行アドレスバツ
ファ８、／Φｐ発生回路１４、Ｒｘ発生回路工６および
、センスアンプ制御回路１７を活性化させる。
／Φｐ発生回路１４、Ｒｘ発生回路１６は、所定のタイ
ミングでそれぞれプリチャージ信＠／Φｐ、および、駆
動信号Ｒｘを発生する。
ミングでそれぞれプリチャージ信＠／Φｐ、および、駆
動信号Ｒｘを発生する。
ＣＡＳバツファ１３は、外部から与えられるコラムアド
レスストローブ信号／ ＣＡＳに応答して、列アドレス
バツファ１０およびリード・ライトバツファ２０を活性
化させる。行アドレスバツファ８は、外部から与えられ
るアドレス信号ＡＯ〜Ａ７をラッチしてそれらの一部を
行アドレス信号ＲＡ２〜ＲＡ６として行プリデコーダ９
に与え、残りを行アドレス信号ＲＡＯ〜ＲＡＩとしてＲ
ｘサブデコーダ１５に与え又、行アドレス信号ＲＡ７を
ブロック制御信号発生回路４７に与える。
レスストローブ信号／ ＣＡＳに応答して、列アドレス
バツファ１０およびリード・ライトバツファ２０を活性
化させる。行アドレスバツファ８は、外部から与えられ
るアドレス信号ＡＯ〜Ａ７をラッチしてそれらの一部を
行アドレス信号ＲＡ２〜ＲＡ６として行プリデコーダ９
に与え、残りを行アドレス信号ＲＡＯ〜ＲＡＩとしてＲ
ｘサブデコーダ１５に与え又、行アドレス信号ＲＡ７を
ブロック制御信号発生回路４７に与える。
行プリデコーダ９は、行アドレスバツファ８から与えら
れる行アドレス信号ＲＡ２〜ＲＡ６をプリデコードし、
行選択信号Ｘｉ，Ｘｊ，Ｘｋを行デコーダ群４ａ ，
４ｂに与える。
れる行アドレス信号ＲＡ２〜ＲＡ６をプリデコードし、
行選択信号Ｘｉ，Ｘｊ，Ｘｋを行デコーダ群４ａ ，
４ｂに与える。
行デコーダｒｎ４ａ，４ｂは、／Φｐ発生回路１４から
のプリチャージ信号／Φｐ１こ応答して行選択信号Ｘ４
，Ｘｊ，Ｘｋ基づいてメモリセルアレイ１ａまたは１
ｂの４行を選択する。
のプリチャージ信号／Φｐ１こ応答して行選択信号Ｘ４
，Ｘｊ，Ｘｋ基づいてメモリセルアレイ１ａまたは１
ｂの４行を選択する。
Ｒｘサブデコーダ１５は、Ｒｘ発生回路１６からの駆動
信号Ｒｘに応答して、行アドレスバツファ８から与えら
れる行アドレス信号ＲＡＯ〜ＲＡＩに基づいてサブデコ
ード信号Ｒｘｌ〜Ｒｘ４をワードドライバ群３に与える
。
信号Ｒｘに応答して、行アドレスバツファ８から与えら
れる行アドレス信号ＲＡＯ〜ＲＡＩに基づいてサブデコ
ード信号Ｒｘｌ〜Ｒｘ４をワードドライバ群３に与える
。
ワードドライバ群３は、サブデコード信＠Ｒｘ１〜Ｒｘ
４に応応して行デコード群４ａ，４ｂより選択された４
行のうち１行のワード線を駆動する。
４に応応して行デコード群４ａ，４ｂより選択された４
行のうち１行のワード線を駆動する。
列アドレスバツファ１０は、外部から与えられるアドレ
ス信号ＡＯ〜Ａ７をラッチしてそれらを列アドレス信号
として列プリデコーダ１１に与える列プリデコーダ１１
は、列アドレス信号をプリデコードし、列選択信号を列
デコーダ群６ａ，６ｂに与える。
ス信号ＡＯ〜Ａ７をラッチしてそれらを列アドレス信号
として列プリデコーダ１１に与える列プリデコーダ１１
は、列アドレス信号をプリデコードし、列選択信号を列
デコーダ群６ａ，６ｂに与える。
列デコーダ８￥６ａ ， ６ｂは、列選択信号に基づい
てメモリセルアレイ１ａまたは１ｂの１列を選択する．
２ブロック制御信号発生回路４７は、行アドレス信号Ｒ
Ａ７を用いて２分の１分割動作のメモリセルアレイ１ａ
または１ｂのブロックを選択するブロック制御信号ＢＳ
ａ ， ＢＳｂを発生させる。
てメモリセルアレイ１ａまたは１ｂの１列を選択する．
２ブロック制御信号発生回路４７は、行アドレス信号Ｒ
Ａ７を用いて２分の１分割動作のメモリセルアレイ１ａ
または１ｂのブロックを選択するブロック制御信号ＢＳ
ａ ， ＢＳｂを発生させる。
スペアＲｘサブデコーダ１９は、スペア行デコーダ選択
信号／ ＳＲＥａ ， ／ ＳＲＥｂをうけて、スペア
サブデコード信号ＳＲｘ １〜ＳＲｘ４を発生させる。
信号／ ＳＲＥａ ， ／ ＳＲＥｂをうけて、スペア
サブデコード信号ＳＲｘ １〜ＳＲｘ４を発生させる。
スペア行デコーダ選択信号発生回路１８ａ ， １８ｂ
は、サブデコード信号ＲＸＩ〜ＲＸ４を非活性化させ、
スペア行デコーダ５ａ， ５ｂのどちらか一方を活性化
させるスペア行デコーダ選択信号／ ＳＲＥａ ， ／
ＳＲＥｂを発生させる。
は、サブデコード信号ＲＸＩ〜ＲＸ４を非活性化させ、
スペア行デコーダ５ａ， ５ｂのどちらか一方を活性化
させるスペア行デコーダ選択信号／ ＳＲＥａ ， ／
ＳＲＥｂを発生させる。
このようにして、１つのワード線および１つのビット線
が選択され、それらの交点にあるメモリセルζこ対して
清報の読み出しまたは、書き込みがおこなわれる。情報
の読み出しおよび書き込みは、リード・ライトバツファ
２０（こより選択される。リード・ライトバツファ２０
は、外部から与えられるリード・ライト信号Ｒ ／ Ｗ
に応答して、入カバツファ２］または、出力バツファ２
２を活性化させる。
が選択され、それらの交点にあるメモリセルζこ対して
清報の読み出しまたは、書き込みがおこなわれる。情報
の読み出しおよび書き込みは、リード・ライトバツファ
２０（こより選択される。リード・ライトバツファ２０
は、外部から与えられるリード・ライト信号Ｒ ／ Ｗ
に応答して、入カバツファ２］または、出力バツファ２
２を活性化させる。
入カバツファ２１が活性化されると入力データＤｉｎが
上記のようにして選択されたメモリセルに書き込まれる
。出力バツファ２２が活性化されると上記のようにして
選択されたメモリセルにたくわえられていた情報が出力
データＤｏｕｔとして読み出される。
上記のようにして選択されたメモリセルに書き込まれる
。出力バツファ２２が活性化されると上記のようにして
選択されたメモリセルにたくわえられていた情報が出力
データＤｏｕｔとして読み出される。
第７図は、第６図に含まれる行プリデコーダ９の一部分
の構成を示す図であり、特に行選択信号Ｘｉを発生させ
るための回路部分がしめされている。
の構成を示す図であり、特に行選択信号Ｘｉを発生させ
るための回路部分がしめされている。
ここでＸｉは、Ｘ５ ， Ｘ６ ， Ｘ７ ， Ｘ８の
いずれかを意味している。
いずれかを意味している。
ゲート回路２３は、行アドレス信号ＲＡ２を受け、それ
と同じ信号ＲＡ２とその行アドレス信号ＲＡ２を反転さ
せた信号／ ＲＡ２とを出力する。ゲート回路２４は、
行アドレス信号ＲＡ３を受け、それと同じ信号ＲＡ３と
その行アドレス信号ＲＡ３を反転させた信号／ＲＡ３と
を出力する。ゲート回略２５、２６、２７、２８には、
それぞれ信号ＲＡ２ ， ／ ＲＡ２のいずれか一方、
および信号ＲＡ３ ， ／ ＲＡ３のいずれか一方が入
力する。信号ＲＡ２ ， ／ ＲＡ２のいずれか一方、
および信号ＲＡ３ ， ／ ＲＡ３のいずれか一方の組
合せは、ゲート回路２５、２６、２７、２８で互いにこ
となっている。ゲート回路２５、２６、２７、２８から
は、それぞれ行選択信号Ｘ５ ， Ｘ６ ， Ｘ７ ，
Ｘ８が出力される。行アドレス信号ＲＡ２ ， ＲＡ
３のレベルに応じて行選択信号Ｘ５ ，Ｘ６ ，Ｘ７
，Ｘ８のうちいずれか一つが、 Ｈ レベルとなり、他
は、すべて Ｌ レベルとなる。
と同じ信号ＲＡ２とその行アドレス信号ＲＡ２を反転さ
せた信号／ ＲＡ２とを出力する。ゲート回路２４は、
行アドレス信号ＲＡ３を受け、それと同じ信号ＲＡ３と
その行アドレス信号ＲＡ３を反転させた信号／ＲＡ３と
を出力する。ゲート回略２５、２６、２７、２８には、
それぞれ信号ＲＡ２ ， ／ ＲＡ２のいずれか一方、
および信号ＲＡ３ ， ／ ＲＡ３のいずれか一方が入
力する。信号ＲＡ２ ， ／ ＲＡ２のいずれか一方、
および信号ＲＡ３ ， ／ ＲＡ３のいずれか一方の組
合せは、ゲート回路２５、２６、２７、２８で互いにこ
となっている。ゲート回路２５、２６、２７、２８から
は、それぞれ行選択信号Ｘ５ ， Ｘ６ ， Ｘ７ ，
Ｘ８が出力される。行アドレス信号ＲＡ２ ， ＲＡ
３のレベルに応じて行選択信号Ｘ５ ，Ｘ６ ，Ｘ７
，Ｘ８のうちいずれか一つが、 Ｈ レベルとなり、他
は、すべて Ｌ レベルとなる。
第８図は、第６図に含まれる行プリテコーダ９の一部分
の構成を示す図であり、特に行選択信号Ｘｊを発生させ
るための回路部分がしめされている。
の構成を示す図であり、特に行選択信号Ｘｊを発生させ
るための回路部分がしめされている。
ここでＸｊは、Ｘ９， ＸＩＯ ， Ｘｌｌ ， Ｘ１
２のいずれかを意味している，、 ゲート回路２９は、行アドレス信号ＲＡ４を受け、それ
と同じ信号ＲＡ４とその行アドレス信号ＲＡ４を反転さ
せた信号／ ＲＡ４とを出力する。ゲート回路３０は、
行アドレス信号ＲＡＳを受け、それと同じ信号ＲＡＳと
その行アドレス信号ＲＡＳを反転させた信号／ＲＡ５と
を出力する。ゲート回路３１、３２、３３、３４には、
それぞれ信号ＲＡ４ ， ／ ＲＡ４のいずれか一方、
および信号ＲＡ５ ， ／ ＲＡ５のいずれか一方が入
力する。信号ＲＡ４ ， ／ ＲＡ４のいずれか一方、
および信号ＲＡＳ ， ／ ＲＡ５のいずれか一方の組
合せは、ゲート回路３工、３２、：３３、３４で互いに
ことなっている。ゲート回路３１、３２、３３、３４か
らは、それぞれ行選択信号Ｘ９ ， ＸＩＯ ，入１１
， Ｘ１２が出力される。
２のいずれかを意味している，、 ゲート回路２９は、行アドレス信号ＲＡ４を受け、それ
と同じ信号ＲＡ４とその行アドレス信号ＲＡ４を反転さ
せた信号／ ＲＡ４とを出力する。ゲート回路３０は、
行アドレス信号ＲＡＳを受け、それと同じ信号ＲＡＳと
その行アドレス信号ＲＡＳを反転させた信号／ＲＡ５と
を出力する。ゲート回路３１、３２、３３、３４には、
それぞれ信号ＲＡ４ ， ／ ＲＡ４のいずれか一方、
および信号ＲＡ５ ， ／ ＲＡ５のいずれか一方が入
力する。信号ＲＡ４ ， ／ ＲＡ４のいずれか一方、
および信号ＲＡＳ ， ／ ＲＡ５のいずれか一方の組
合せは、ゲート回路３工、３２、：３３、３４で互いに
ことなっている。ゲート回路３１、３２、３３、３４か
らは、それぞれ行選択信号Ｘ９ ， ＸＩＯ ，入１１
， Ｘ１２が出力される。
行アドレス信号ＲＡ４ ， ＲＡ５のレベルに応じて行
選択信号Ｘ９ ， ＸＩＯ ， Ｘｌｌ ， Ｘ１２の
うちいずれかーっが、Ｈ”レベルとなり、他は、すべて
”Ｌ′レベルとなる。
選択信号Ｘ９ ， ＸＩＯ ， Ｘｌｌ ， Ｘ１２の
うちいずれかーっが、Ｈ”レベルとなり、他は、すべて
”Ｌ′レベルとなる。
第９図は、第６図に含まれる行プリデコーダ９の一部分
の構成を示す図であり、特に行選択信号Ｘｋを発生させ
るための回路部分がしめされている。
の構成を示す図であり、特に行選択信号Ｘｋを発生させ
るための回路部分がしめされている。
ここでＸｋは、Ｘ１３ ， Ｘ１４のいずれかを意味し
ている。
ている。
ゲート回路３５は、行アドレス信号ＲＡＳを受け、それ
と同じ信号ＲＡ６とその行アドレス信号ＲＡ６を反転さ
せた信号／ ＲＡ６とを出力する。ゲート回路３６ ．
３７からは、それぞれ行選択信号Ｘ１３ ， Ｘ１４
が出力される。行アドレス信号ＲＡ６のレベルに応じて
行選択信号Ｘ１３ ， Ｘ１４のうらいずれか一つが、
Ｈ レベルとなり、他は、 Ｌ レベルとなる。
と同じ信号ＲＡ６とその行アドレス信号ＲＡ６を反転さ
せた信号／ ＲＡ６とを出力する。ゲート回路３６ ．
３７からは、それぞれ行選択信号Ｘ１３ ， Ｘ１４
が出力される。行アドレス信号ＲＡ６のレベルに応じて
行選択信号Ｘ１３ ， Ｘ１４のうらいずれか一つが、
Ｈ レベルとなり、他は、 Ｌ レベルとなる。
第ｉｏ図は、第６図（こ含まれるＲｘサブデコーダ１５
の構成を示す図である。Ｒｘｌ発生回路４０、Ｒｘ２発
生回略４１、Ｒｘ３発生回略４２、Ｒｘ４発生回路４３
は、それぞれ行アドレス信号ＲＡＯ ， ＲＡＩおよび
反転信号／ ＲＡＯ ， ／ ＲＡＩのレベルに応じて
、サブデコード信号Ｒｘｌ、Ｒｘ２、Ｒ．ｘ３、ＲＸ４
のいずれか１つを出力する。
の構成を示す図である。Ｒｘｌ発生回路４０、Ｒｘ２発
生回略４１、Ｒｘ３発生回略４２、Ｒｘ４発生回路４３
は、それぞれ行アドレス信号ＲＡＯ ， ＲＡＩおよび
反転信号／ ＲＡＯ ， ／ ＲＡＩのレベルに応じて
、サブデコード信号Ｒｘｌ、Ｒｘ２、Ｒ．ｘ３、ＲＸ４
のいずれか１つを出力する。
第１１図は、第６図ｌと含まれるブロックｉｌＪ御信号
４７の一部分の構成を示す図である。ゲート回路４４は
、行アドレス信号ＲＡ７を受け、それと同じ信号ＲＡ７
とその行アドレス信号ＲＡ７を反転させた信８゛／ＲＡ
７とを出力する。ゲート回路４５からは、それぞれブロ
ック制御信号ＢＳａ ， ＢＳｂが出力される。
４７の一部分の構成を示す図である。ゲート回路４４は
、行アドレス信号ＲＡ７を受け、それと同じ信号ＲＡ７
とその行アドレス信号ＲＡ７を反転させた信８゛／ＲＡ
７とを出力する。ゲート回路４５からは、それぞれブロ
ック制御信号ＢＳａ ， ＢＳｂが出力される。
行アドレス信号ＲＡ６のレベルに応じてブロック制御信
号ＢＳａ ， ＢＳｂのうちいずれか一つが、 Ｈレベ
ルとなり、他は、 Ｌ レベルとなる。
号ＢＳａ ， ＢＳｂのうちいずれか一つが、 Ｈレベ
ルとなり、他は、 Ｌ レベルとなる。
第１２図は、第６図に含まれるメモリセルアレイ１ａお
よびその周辺部の詳細な構成を示す図である一メモリセ
ルアレイ１ａ内には、４ｍ本のワー｝’ｉＷＬおよび複
数のビット線対ＢＬ，／ＢＬが互いに交差するように配
置されている。ここでｍは、正の整数である。また、こ
れらのワード線ＷＬの側方には、４本のスペアワード線
ＳＷＬが配置されている。各ワード線ＷＬとビット線対
ＢＬ ， ／ＢＬの交点には、メモリセルＭＣが設けら
れ、各スペアワード線ＳＷＬとビット線対ＢＬ ， ／
ＢＬの交点にはスペアメモリセルＳＭＣが設けられてい
る。４ｍ本のワード線ＷＬおよび４本のスペアワード線
ＳＷＬに対応して（４ｍ＋４）個のワードドライバ３ｘ
がもうけられている。各ワード線ＷＬおよび各スペアワ
ード線ＳＷＬは、対応するワードドライバ３ｘに接続さ
れている。４ｍ本のワード線ＷＬおよびワードドライバ
３Ｘは、各々が４本のワード線ＷＬおよび４つのワード
ドライバ３ｘからなるｍ組に分けられる。それらのｍ組
に対応してｍ個の行デコーダＩＩＸが設けられている。
よびその周辺部の詳細な構成を示す図である一メモリセ
ルアレイ１ａ内には、４ｍ本のワー｝’ｉＷＬおよび複
数のビット線対ＢＬ，／ＢＬが互いに交差するように配
置されている。ここでｍは、正の整数である。また、こ
れらのワード線ＷＬの側方には、４本のスペアワード線
ＳＷＬが配置されている。各ワード線ＷＬとビット線対
ＢＬ ， ／ＢＬの交点には、メモリセルＭＣが設けら
れ、各スペアワード線ＳＷＬとビット線対ＢＬ ， ／
ＢＬの交点にはスペアメモリセルＳＭＣが設けられてい
る。４ｍ本のワード線ＷＬおよび４本のスペアワード線
ＳＷＬに対応して（４ｍ＋４）個のワードドライバ３ｘ
がもうけられている。各ワード線ＷＬおよび各スペアワ
ード線ＳＷＬは、対応するワードドライバ３ｘに接続さ
れている。４ｍ本のワード線ＷＬおよびワードドライバ
３Ｘは、各々が４本のワード線ＷＬおよび４つのワード
ドライバ３ｘからなるｍ組に分けられる。それらのｍ組
に対応してｍ個の行デコーダＩＩＸが設けられている。
各行デコーダ４Ｘにより、対応する４つのワードドライ
バ３ｘが選択される。また、４本のスペアヮード線ＳＷ
Ｌおよび４つのワードドライバ３ｘに対応して１つのス
ペア行デコーダ５ａが設けられている。そのスペア行デ
コーダ５ａより、対応する４つのワードドライバ３Ｘが
選択される。
バ３ｘが選択される。また、４本のスペアヮード線ＳＷ
Ｌおよび４つのワードドライバ３ｘに対応して１つのス
ペア行デコーダ５ａが設けられている。そのスペア行デ
コーダ５ａより、対応する４つのワードドライバ３Ｘが
選択される。
一方、複数のビット線対ＢＬ ， ／ＢＬＩこ対応して
複数のセンスアンプ７ｘおよび複数の列デコーダ６ｘが
設けられている。各ビット線対ＢＬ ， ／ＢＬは、対
応するセンスアンプ７Ｘおよび対応する列デコーダ６Ｘ
に接続されている。
複数のセンスアンプ７ｘおよび複数の列デコーダ６ｘが
設けられている。各ビット線対ＢＬ ， ／ＢＬは、対
応するセンスアンプ７Ｘおよび対応する列デコーダ６Ｘ
に接続されている。
上記（こおいて不良のメモリセルまたは、不良のフード
線が形成された場合ｌこは、その不良のメモリセルまた
は、不良のワード線に対応する行デコーダ］．ＩＸが選
択される代わり（こ、スペア行デコーダ５ａが選択され
る。
線が形成された場合ｌこは、その不良のメモリセルまた
は、不良のワード線に対応する行デコーダ］．ＩＸが選
択される代わり（こ、スペア行デコーダ５ａが選択され
る。
第１３図は第１２図に含まれる行デコーダ４Ｘ、ワード
ドライバ３ｘの具体的な回路構成を示す図である。
ドライバ３ｘの具体的な回路構成を示す図である。
行デコーダ４Ｘは、ＮチャネルＭＯＳ ｝ランジスタＱ
ｌ ， Ｑ２ ， Ｑ３ ， Ｑ４ ， Ｑ７、Ｐチャ
ネルＭＯＳ ｝ランジスタＱ５ ， Ｑ６ ， Ｑ８よ
りなる。トランジスタＱ５のゲートには、プリチャージ
信号／Φｐが与えられトランジスタＱ６のゲートはノー
ドＮ２に接続されている。トランジスタＱｌ ， Ｑ２
， Ｑ３のゲー１〜には、それぞれ行選択信号Ｘｉ，
Ｘｊ，Ｘｋが与えられ、トランジスタＱ４のゲートには
、ブロック制御信号ＢＳａ ６）与えられる。トランジ
スタＱ７およびトランジスタＱ８がインバータを形成さ
れている。したがって、ノードＮ２のレベルはノードＮ
１のレベルとは極性が反対となる。
ｌ ， Ｑ２ ， Ｑ３ ， Ｑ４ ， Ｑ７、Ｐチャ
ネルＭＯＳ ｝ランジスタＱ５ ， Ｑ６ ， Ｑ８よ
りなる。トランジスタＱ５のゲートには、プリチャージ
信号／Φｐが与えられトランジスタＱ６のゲートはノー
ドＮ２に接続されている。トランジスタＱｌ ， Ｑ２
， Ｑ３のゲー１〜には、それぞれ行選択信号Ｘｉ，
Ｘｊ，Ｘｋが与えられ、トランジスタＱ４のゲートには
、ブロック制御信号ＢＳａ ６）与えられる。トランジ
スタＱ７およびトランジスタＱ８がインバータを形成さ
れている。したがって、ノードＮ２のレベルはノードＮ
１のレベルとは極性が反対となる。
行デコーダ４ｘのノードＮ１、ノードＮ２は、対応する
４つのワードドライバ３Ｘに接続されている。ワードド
ライバ３ｘは、ＮチャネルＭＯＳトランジスタＱ９ ，
ＱＩＯ ， Ｑｌｌからなる。トランジスタＱＩＯは
、サブデコード信号Ｒｘｌ、Ｒｘ２、ＲＸ３、ＲＸ４の
いずれか１つとワード線ＷＬとの間に接続されている。
４つのワードドライバ３Ｘに接続されている。ワードド
ライバ３ｘは、ＮチャネルＭＯＳトランジスタＱ９ ，
ＱＩＯ ， Ｑｌｌからなる。トランジスタＱＩＯは
、サブデコード信号Ｒｘｌ、Ｒｘ２、ＲＸ３、ＲＸ４の
いずれか１つとワード線ＷＬとの間に接続されている。
次に第１３図の動作について説明する。プリチャージ信
号／ΦｐがＬ レベルのときには、トランジ＼ スタＱ５がオン状態になっており、ノードＮ１の電位は
“Ｈ′レベルとなっている。このため、ワードドライバ
３ｘのトランジスタＱｌｌがオン状態となっており、ワ
ード線ＷＬ （７） ”＋Ｊ！位は Ｌ レベルとなっ
ている。プリチャージ信＠／Φｐが Ｈ レベルに立し
上がるとトランジスタＱ５がオフする。トランジスタＱ
ｌ ， Ｑ２ ， Ｑ３ ， Ｑ４のゲートに与えられ
る行選定信号Ｘｉ＋Ｘｊ，Ｘｋ及びブロック制御信号Ｂ
ＳａがすべてＨレベルになるとトランジスタＱｌ ，Ｑ
２ ，Ｑ３ ，Ｑ４がすべてオンする。ノードＮ】の電
位は Ｌ レベル、ノードＮ２の電位は Ｈ レベルと
なり、ワードドライバ３ｘのトランジスタＱ１０がオン
し、トランジスタＱｌｌがオフする。そしてサブデコー
ド信号Ｒｘｌ、Ｒｘ２、Ｒｘ３、Ｒｘ４のいずれか１つ
がＨ レベルｔこ立ち上がるとそれに対応するワード線
ＷＬＯ）電位はＨ レベルとなる。
号／ΦｐがＬ レベルのときには、トランジ＼ スタＱ５がオン状態になっており、ノードＮ１の電位は
“Ｈ′レベルとなっている。このため、ワードドライバ
３ｘのトランジスタＱｌｌがオン状態となっており、ワ
ード線ＷＬ （７） ”＋Ｊ！位は Ｌ レベルとなっ
ている。プリチャージ信＠／Φｐが Ｈ レベルに立し
上がるとトランジスタＱ５がオフする。トランジスタＱ
ｌ ， Ｑ２ ， Ｑ３ ， Ｑ４のゲートに与えられ
る行選定信号Ｘｉ＋Ｘｊ，Ｘｋ及びブロック制御信号Ｂ
ＳａがすべてＨレベルになるとトランジスタＱｌ ，Ｑ
２ ，Ｑ３ ，Ｑ４がすべてオンする。ノードＮ】の電
位は Ｌ レベル、ノードＮ２の電位は Ｈ レベルと
なり、ワードドライバ３ｘのトランジスタＱ１０がオン
し、トランジスタＱｌｌがオフする。そしてサブデコー
ド信号Ｒｘｌ、Ｒｘ２、Ｒｘ３、Ｒｘ４のいずれか１つ
がＨ レベルｔこ立ち上がるとそれに対応するワード線
ＷＬＯ）電位はＨ レベルとなる。
第１４図は、第６図に含まれるＲｘサブデコーダ１５の
回路を示す図である。
回路を示す図である。
Ｒｘサブデコーダ１５は、ＮチャネルＭＯＳ ｝ランジ
スタＱ２１ ， Ｑ２２ ， Ｑ２５、Ｑ２６、Ｑ２７
、Ｑ３１、Ｑ３２、Ｑ３４、Ｑ３５、ＰチャネルＭＯＳ
トランジスタＱ２３ ， Ｑ２４ ，Ｑ２８、Ｑ２９
、Ｑ３０、Ｑ３３よりなる。トランジスタＱ２１、Ｑ２
２、Ｑ２３、Ｑ２４で形成するＮＡＮＤ回緒はスペア行
デコーダ選択信＠ ／ ＳＲＥａ ， ／ ＳＲＥｂを
受けてその反転信号を発生させる。トランジスタＱ２５
、Ｑ２６ ，Ｑ２７，Ｑ２８ ， Ｑ２９ ， Ｑ３
０で形成するＮＯＲ回路には、トランジスタＱ２１、Ｑ
２２、Ｑ２３、Ｑ２４ で形成するＮＡＮＤ回路より発
生された信号と行アドレス信号ＲＡＯ７ＲＡＯのいずれ
か、そして行アドレス信号ＲＡ１、／ＲＡＩのいずれか
が入力している。
スタＱ２１ ， Ｑ２２ ， Ｑ２５、Ｑ２６、Ｑ２７
、Ｑ３１、Ｑ３２、Ｑ３４、Ｑ３５、ＰチャネルＭＯＳ
トランジスタＱ２３ ， Ｑ２４ ，Ｑ２８、Ｑ２９
、Ｑ３０、Ｑ３３よりなる。トランジスタＱ２１、Ｑ２
２、Ｑ２３、Ｑ２４で形成するＮＡＮＤ回緒はスペア行
デコーダ選択信＠ ／ ＳＲＥａ ， ／ ＳＲＥｂを
受けてその反転信号を発生させる。トランジスタＱ２５
、Ｑ２６ ，Ｑ２７，Ｑ２８ ， Ｑ２９ ， Ｑ３
０で形成するＮＯＲ回路には、トランジスタＱ２１、Ｑ
２２、Ｑ２３、Ｑ２４ で形成するＮＡＮＤ回路より発
生された信号と行アドレス信号ＲＡＯ７ＲＡＯのいずれ
か、そして行アドレス信号ＲＡ１、／ＲＡＩのいずれか
が入力している。
第１５図は、第１２図に含まれるスペア行デコーダ５ａ
の具体的な回路構成を示す図である。
の具体的な回路構成を示す図である。
スペア行デコーダ５ａは、ＮチャネルＭＯＳ ｝ランジ
スタＱ４１ ， Ｑ４２ ， Ｑ４５、ＰチャネルＭＯ
ＳトランジスタＱ４３ ， Ｑ４４ ， Ｑ４６よりな
る。トランジスタＱ４１、Ｑ４２ ， Ｑ４３ ， Ｑ
４４で形成するＮＯＲ回路には、、サブデコード１言＠
ＲＸ １〜Ｒｘ４を非活性化させ、スペア行デコーダ
５ａを活性化させるスペア行デコーダ選択信号／ ＳＲ
Ｅａとメモリセルアレイ１ａを選択するブロック選択信
号ＢＳａの反転信号／ＥＳａが入力しており、トランジ
スタＱ４５、Ｑ４６形成するインバータは前記ＮＯＲ回
路より出される信号を受けてその反転信号を発生させる
。スペア行デコーダ５ａにスペア行デコーダ選択侶号／
ＳＲＪΣａとブロック選択信号ＢＳａの反転信号／ＢＳ
ａ両方が Ｌ レベルのときにノードＮ３の電位は ■
レベル、ノードＮ４の電位は Ｌ レベルとなり、ワ
ー！・ドライバ３ｘのトランジスタＱ４８がオンし、ト
ランジスタＱ４９がオフする。そしてスペアサブデコー
ド信号ＳＲｘｌ、ＳＲｘ ２、ＳＲｘ ３、ＳＲｘ４の
いずれか１つがＨ レベル（こ立ち上がるとそれに対応
するワード線ＷＬの電位は Ｈ レベルとなる。
スタＱ４１ ， Ｑ４２ ， Ｑ４５、ＰチャネルＭＯ
ＳトランジスタＱ４３ ， Ｑ４４ ， Ｑ４６よりな
る。トランジスタＱ４１、Ｑ４２ ， Ｑ４３ ， Ｑ
４４で形成するＮＯＲ回路には、、サブデコード１言＠
ＲＸ １〜Ｒｘ４を非活性化させ、スペア行デコーダ
５ａを活性化させるスペア行デコーダ選択信号／ ＳＲ
Ｅａとメモリセルアレイ１ａを選択するブロック選択信
号ＢＳａの反転信号／ＥＳａが入力しており、トランジ
スタＱ４５、Ｑ４６形成するインバータは前記ＮＯＲ回
路より出される信号を受けてその反転信号を発生させる
。スペア行デコーダ５ａにスペア行デコーダ選択侶号／
ＳＲＪΣａとブロック選択信号ＢＳａの反転信号／ＢＳ
ａ両方が Ｌ レベルのときにノードＮ３の電位は ■
レベル、ノードＮ４の電位は Ｌ レベルとなり、ワ
ー！・ドライバ３ｘのトランジスタＱ４８がオンし、ト
ランジスタＱ４９がオフする。そしてスペアサブデコー
ド信号ＳＲｘｌ、ＳＲｘ ２、ＳＲｘ ３、ＳＲｘ４の
いずれか１つがＨ レベル（こ立ち上がるとそれに対応
するワード線ＷＬの電位は Ｈ レベルとなる。
第１６図は、第６図に含まれるスペアＲｘサブデコーダ
１９の回路を示す図である。
１９の回路を示す図である。
スペアＲｘサブデコーダ１９は、ＮチャネルＭＯＳトラ
ンジスタＱ５１ ， Ｑ５２ ， Ｑ５５、Ｑ５７、Ｑ
５８、Ｑ５９、Ｑ６３、Ｑ６４％Ｑ６６、Ｑ６７Ｆチャ
ネルＭＯＳ ｝ランジスタＱ５３，Ｑ５４ ， Ｑ５６
、Ｑ６０、Ｑ６１、Ｑ６２、Ｑ６５よりなる。トランジ
スタＱ５１、Ｑ５２、Ｑ５３、Ｑ５４で形成するＮＡＮ
Ｄ回路はスペア行デコーダ選択信号／ ＳＲＥａ ，
／ ＳＲＥｂを受けてその反転信号を発生させる。トラ
ンジスタＱ５７ 、Ｑ５８ ， Ｑ５９ ， Ｑ６０
， Ｑ６１ ， Ｑ６２で形成するＮＯＲ回路には、ト
ランジスタＱ５１、Ｑ５２、Ｑ５３、Ｑ５４ で形成
するＮＡＮＤ回路より発生された信号がトランジスタＱ
５５、Ｑ５６で形成するインバータにより反転された信
号と行アドレス信号ＲＡＯ 、／ ＲＡＯのいずれか、
そして行アドレス信号ＲＡＩ ． ／ＲＡＩのいずれか
が入力している。従ってスペア行デコーダ選択信号／
ＳＲＥａ１／ ＳＲＥｂのいずれもがＨ レベルのとき
、スペアＲｘサブデコード信号ＳＲｘ ｌ〜ＳＲｘ４は
、すべて非選択となる。従ってスペア行デコーダ選択信
号／ ＳＲＥａ ， ／ ＳＲＥｂのいずれもが Ｌ
レベルのとき、行アドレス信号ＲＡＯ ， ／’ ＲＡ
Ｏのいずれか、そして行アドレス信号ＲＡＩ、／ＲＡ１
のいずれかに対応するスペアＲｘサブデコード信号ＳＲ
ｘ １〜ＳＲｘ ４が、選択状態となる。
ンジスタＱ５１ ， Ｑ５２ ， Ｑ５５、Ｑ５７、Ｑ
５８、Ｑ５９、Ｑ６３、Ｑ６４％Ｑ６６、Ｑ６７Ｆチャ
ネルＭＯＳ ｝ランジスタＱ５３，Ｑ５４ ， Ｑ５６
、Ｑ６０、Ｑ６１、Ｑ６２、Ｑ６５よりなる。トランジ
スタＱ５１、Ｑ５２、Ｑ５３、Ｑ５４で形成するＮＡＮ
Ｄ回路はスペア行デコーダ選択信号／ ＳＲＥａ ，
／ ＳＲＥｂを受けてその反転信号を発生させる。トラ
ンジスタＱ５７ 、Ｑ５８ ， Ｑ５９ ， Ｑ６０
， Ｑ６１ ， Ｑ６２で形成するＮＯＲ回路には、ト
ランジスタＱ５１、Ｑ５２、Ｑ５３、Ｑ５４ で形成
するＮＡＮＤ回路より発生された信号がトランジスタＱ
５５、Ｑ５６で形成するインバータにより反転された信
号と行アドレス信号ＲＡＯ 、／ ＲＡＯのいずれか、
そして行アドレス信号ＲＡＩ ． ／ＲＡＩのいずれか
が入力している。従ってスペア行デコーダ選択信号／
ＳＲＥａ１／ ＳＲＥｂのいずれもがＨ レベルのとき
、スペアＲｘサブデコード信号ＳＲｘ ｌ〜ＳＲｘ４は
、すべて非選択となる。従ってスペア行デコーダ選択信
号／ ＳＲＥａ ， ／ ＳＲＥｂのいずれもが Ｌ
レベルのとき、行アドレス信号ＲＡＯ ， ／’ ＲＡ
Ｏのいずれか、そして行アドレス信号ＲＡＩ、／ＲＡ１
のいずれかに対応するスペアＲｘサブデコード信号ＳＲ
ｘ １〜ＳＲｘ ４が、選択状態となる。
第１７図は第６図に含まれるスペア行デコーダ選択信号
発生回路１８ａの回路を示す図である。
発生回路１８ａの回路を示す図である。
図中、Ｑ７２、Ｑ７３、Ｑ７６、Ｑ７７、Ｑ７９、Ｑ８
０，Ｑ８１、Ｑ８３はＰチャネルＭＯＳトランジスタ、
Ｑ７０、Ｑ７１、Ｑ７４、Ｑ７５、Ｑ７８、Ｑ８４〜Ｑ
９７はＮチャネルＭＯＳ ｌ〜ランジスタ、ＬＮＩ〜Ｌ
Ｎ１６はリンク素子を表す。第１６図において通常は、
リンクＬＮＩ〜ＬＮ１６が接続されているため、アドレ
ス信号ＲＡＩ〜／ＲＡ７のいずわかが入力することによ
り、ＮチャネルＭＯＳトランジスタＱ８４〜Ｑ９９のい
ずれかがオン状態となるため、ノードＮ９の電位は、
Ｌ となり、スペア行デコーダ選択信号／ＳＲＥａは
Ｈ となっている。
０，Ｑ８１、Ｑ８３はＰチャネルＭＯＳトランジスタ、
Ｑ７０、Ｑ７１、Ｑ７４、Ｑ７５、Ｑ７８、Ｑ８４〜Ｑ
９７はＮチャネルＭＯＳ ｌ〜ランジスタ、ＬＮＩ〜Ｌ
Ｎ１６はリンク素子を表す。第１６図において通常は、
リンクＬＮＩ〜ＬＮ１６が接続されているため、アドレ
ス信号ＲＡＩ〜／ＲＡ７のいずわかが入力することによ
り、ＮチャネルＭＯＳトランジスタＱ８４〜Ｑ９９のい
ずれかがオン状態となるため、ノードＮ９の電位は、
Ｌ となり、スペア行デコーダ選択信号／ＳＲＥａは
Ｈ となっている。
この場合は、スペアワード線は、非選択状態となる。
不良ワード線が存在する場合、該不良ワード線を選択す
るアドレス信号が入力するトランジスタに対応するリン
クをレーザビームにより予め俗断しておくと、該不良ワ
ード線を選択するアドレス信号がＮチャネルＭＯＳ ｝
ランジスタＱ８４″″−Ｑ９９（こ入力した場合ノード
Ｎ９の電位は、下がらずＨを保っていることにより、Φ
ｐがＨ に立ち上がった時点でスペア行デコーダ選択信
号／ ＳＲＥａカＬに立ち下がることになる。第１７図
は、スペア行デコーダ選択信号／ＳＲＥａについて説明
しているが、スペア行デコーダ選択信号／ ＳＲＥｂに
ついても同様である。
るアドレス信号が入力するトランジスタに対応するリン
クをレーザビームにより予め俗断しておくと、該不良ワ
ード線を選択するアドレス信号がＮチャネルＭＯＳ ｝
ランジスタＱ８４″″−Ｑ９９（こ入力した場合ノード
Ｎ９の電位は、下がらずＨを保っていることにより、Φ
ｐがＨ に立ち上がった時点でスペア行デコーダ選択信
号／ ＳＲＥａカＬに立ち下がることになる。第１７図
は、スペア行デコーダ選択信号／ＳＲＥａについて説明
しているが、スペア行デコーダ選択信号／ ＳＲＥｂに
ついても同様である。
ワード線不良が存在する場合、不良ワード線を選択する
行アドレスが入力された時スペア行デコーダ選択信号／
ＳＲＥａ、／ ＳＲＥｂのどららか一方がＬ となるた
め、第１４図におけるノードＮＩＯの電位は”Ｈ′ ノ
ードＮｉｌの電位は゛Ｌ′ ノードＮ１２の電位は”Ｈ
′となりすべてのサブデコード信号Ｒｘｌ、Ｒｘ２、Ｒ
ｘ３、Ｒｘ４がＬ となる。
行アドレスが入力された時スペア行デコーダ選択信号／
ＳＲＥａ、／ ＳＲＥｂのどららか一方がＬ となるた
め、第１４図におけるノードＮＩＯの電位は”Ｈ′ ノ
ードＮｉｌの電位は゛Ｌ′ ノードＮ１２の電位は”Ｈ
′となりすべてのサブデコード信号Ｒｘｌ、Ｒｘ２、Ｒ
ｘ３、Ｒｘ４がＬ となる。
上記、従来例は、第６図におけるメモリセルアレイ１ａ
について述べたが、メモリセルアレイｉｂについても同
様である。
について述べたが、メモリセルアレイｉｂについても同
様である。
上記の半導体記憶装置においては、スペア行デコーダ選
択信号発生回路がメモリセルアレイのブロック分割動作
の数だけ必要であり、そのための回路レイアウトや配線
に要する領域が増大する問題点があった。
択信号発生回路がメモリセルアレイのブロック分割動作
の数だけ必要であり、そのための回路レイアウトや配線
に要する領域が増大する問題点があった。
この発明は上記のような問題点を解消するためになされ
たものでメモリセルアレイのブロック分割動作の数が増
大してもスペア行デコーダ選択｛ｇ号発生回蹟のための
回路レイアウトや配線に要する領域の増大の少ない半導
体記ｔＭ装置を得ることを目的とする。
たものでメモリセルアレイのブロック分割動作の数が増
大してもスペア行デコーダ選択｛ｇ号発生回蹟のための
回路レイアウトや配線に要する領域の増大の少ない半導
体記ｔＭ装置を得ることを目的とする。
この発明に係る半導体記偲装置は、メモリセルアレイの
ブロック分割動作のブロック毎に冗長回路を備えた半導
体記憶装１δであって、メモリセルアレイのブロック分
割動作のブロックの少なくとも一部において冗長回路を
活性化する信号を共有したものである。
ブロック分割動作のブロック毎に冗長回路を備えた半導
体記憶装１δであって、メモリセルアレイのブロック分
割動作のブロックの少なくとも一部において冗長回路を
活性化する信号を共有したものである。
この発明における半導体記憶装置は、メモリセルアレイ
のブロック分割動作のブロック少なくとも一部において
冗長回路を活性化する信号を共有することによリ、メモ
リセルアレイのブロック分割動作の数が増大しても冗長
回路を活性化する信号のための回路レイアウトや配線に
要する領域の増大の少ない半導体記憶装置を得ることが
できる。
のブロック分割動作のブロック少なくとも一部において
冗長回路を活性化する信号を共有することによリ、メモ
リセルアレイのブロック分割動作の数が増大しても冗長
回路を活性化する信号のための回路レイアウトや配線に
要する領域の増大の少ない半導体記憶装置を得ることが
できる。
以下、この発明の一実施例を図をもちいて説明する。
第１図は、この発明の一実施例による冗長回路を備え、
アドレス入力としてＡＯ−Ａ７の信号をもち、メモリセ
ルアレイを２分の１分割動作させる６４ｋビットの半導
体記・慮装置の構成を示すブロック図である。
アドレス入力としてＡＯ−Ａ７の信号をもち、メモリセ
ルアレイを２分の１分割動作させる６４ｋビットの半導
体記・慮装置の構成を示すブロック図である。
第１図の半導体記憶装置が第９図の半導体記憶装置と相
違するのは、サブデコード信号Ｒｘｌ〜Ｒｘ４を非活性
化させ、スペア行デコーダ５ａ ， ５ｂを活性化させ
るスペア行デコーダ選択信号を発生させるスペア行デコ
ーダ選択信号発生回路１８をメモリセルアレイのブロッ
ク分割動作のメモリセルアレイｌａ， ｌｂで共有して
いることである。
違するのは、サブデコード信号Ｒｘｌ〜Ｒｘ４を非活性
化させ、スペア行デコーダ５ａ ， ５ｂを活性化させ
るスペア行デコーダ選択信号を発生させるスペア行デコ
ーダ選択信号発生回路１８をメモリセルアレイのブロッ
ク分割動作のメモリセルアレイｌａ， ｌｂで共有して
いることである。
第１図の半導体記憶装置において不良が生じた場合、不
良アドレスを選択する信号が入力されると行アドレスバ
ツファ８で発生された行アドレス信号は、スペア行デコ
ーダ選択信号発生回路１８に入力しスペア行デコーダ選
択信号／ ＳＲＥが出力される。スペア行デコーダ選択
信８／ＳＲＥはサブデコード信号Ｒｘｌ〜Ｒｘ４を非活
性化させる。そして、スペア行デコーダ５ａ ， ５ｂ
を活性化させようとする。
良アドレスを選択する信号が入力されると行アドレスバ
ツファ８で発生された行アドレス信号は、スペア行デコ
ーダ選択信号発生回路１８に入力しスペア行デコーダ選
択信号／ ＳＲＥが出力される。スペア行デコーダ選択
信８／ＳＲＥはサブデコード信号Ｒｘｌ〜Ｒｘ４を非活
性化させる。そして、スペア行デコーダ５ａ ， ５ｂ
を活性化させようとする。
この時、メモリセルアレイ１ａで起こった不良を選択す
る場合には、ブロック選択信号ＢＳａが、また、メモリ
セルアレイ１ｂで起こった不良を選択する場合には、ブ
ロック選択信号ＢＳｂが活性化することによりスペア行
デコーダ５ａ ， ５ｂのいずれか工つが活性化される
。また、スペアサブデコード｛ｄ号ＳＲｘｌ〜ＳＲｘ４
のいずれかを活性化することにより、対応するスペアヮ
ード線ＳＷＬを活性化させる。
る場合には、ブロック選択信号ＢＳａが、また、メモリ
セルアレイ１ｂで起こった不良を選択する場合には、ブ
ロック選択信号ＢＳｂが活性化することによりスペア行
デコーダ５ａ ， ５ｂのいずれか工つが活性化される
。また、スペアサブデコード｛ｄ号ＳＲｘｌ〜ＳＲｘ４
のいずれかを活性化することにより、対応するスペアヮ
ード線ＳＷＬを活性化させる。
第２図は、第１図の半導体記憶装置に含まれるＲＸサブ
デコーダ１５の回路を示す図である。第２図において第
１４図の従来例と異なるのは、入力するスペア行デコー
ダ選択信号が／ ＳＲＥだけである点である。
デコーダ１５の回路を示す図である。第２図において第
１４図の従来例と異なるのは、入力するスペア行デコー
ダ選択信号が／ ＳＲＥだけである点である。
第３図は、第１図の半導体記憶装置に含まれるスペアＲ
ｘサブコーダ１９の回路を示す図である。弟３図におい
て第１５図の従来例と異なるのは、入力するスペア行デ
コーダ選択信号が／ ＳＲＥだけであり、スペア行デコ
ーダ選択信号／ ＳＲＥは、スペア行デコーダ５ａ ，
５ｂの両方に入力される。
ｘサブコーダ１９の回路を示す図である。弟３図におい
て第１５図の従来例と異なるのは、入力するスペア行デ
コーダ選択信号が／ ＳＲＥだけであり、スペア行デコ
ーダ選択信号／ ＳＲＥは、スペア行デコーダ５ａ ，
５ｂの両方に入力される。
第４図は、第１図の半導体記憶装１面に含まれるスペア
Ｒｘサブデコード信号発生回路を示す図である。第４図
において第１６図の従来例と異なるのは、入力するスペ
ア行デコーダ選択信号が／ ＳＲＥだけであるて人であ
る。
Ｒｘサブデコード信号発生回路を示す図である。第４図
において第１６図の従来例と異なるのは、入力するスペ
ア行デコーダ選択信号が／ ＳＲＥだけであるて人であ
る。
第５図は、第１図の半導体記憶装置に含まれるスペア行
デコーダ選択信号／ ＳＲＥ発生回路１６の回開を示す
図である。第５図Ｃこおいてメモリセルアレイ１ａとメ
モリセルアレイ１ｂに対応するリンク回路Ａ，Ｂがそれ
ぞれ配置されている。このリンク構成により、メモリセ
ルアレイ１ａとメモリセルアレイＩｂのどららに属する
不良アドレスが入力する場合でもスペア行デコーダ選択
信号が／ ＳＲＥが、Ｌ レベルとなる。
デコーダ選択信号／ ＳＲＥ発生回路１６の回開を示す
図である。第５図Ｃこおいてメモリセルアレイ１ａとメ
モリセルアレイ１ｂに対応するリンク回路Ａ，Ｂがそれ
ぞれ配置されている。このリンク構成により、メモリセ
ルアレイ１ａとメモリセルアレイＩｂのどららに属する
不良アドレスが入力する場合でもスペア行デコーダ選択
信号が／ ＳＲＥが、Ｌ レベルとなる。
上記実施例では、メモリセルブロック１ａについて説明
したがメモリセルブロック１ｂについても同様である。
したがメモリセルブロック１ｂについても同様である。
？υ
また、上記実施例では、ロウアドレス方向の冗長回路の
みについて説明したが、コラムアドレス方向の冗長につ
いても同様である。
みについて説明したが、コラムアドレス方向の冗長につ
いても同様である。
以上のようにこの発明によれば、メモリセルアレイのブ
ロック分割動作のブロック毎に冗長回略を備えた半導体
記憶装置においてメモリセルアレイのブロック分割動作
のブロックｌこおいてスペア行デコーダ選択信号発生回
路ならびにスペア選択信号線を少なくとも一部共有する
ことにより、メモリセルアレイのブロック分割動作の数
が増大してもスペア行デコーダ選択信号発生回路のため
の回路レイアウトやスペア選択線の配線に要する領域の
増大の少ない半導体記憶装置を得られる効果がある。
ロック分割動作のブロック毎に冗長回略を備えた半導体
記憶装置においてメモリセルアレイのブロック分割動作
のブロックｌこおいてスペア行デコーダ選択信号発生回
路ならびにスペア選択信号線を少なくとも一部共有する
ことにより、メモリセルアレイのブロック分割動作の数
が増大してもスペア行デコーダ選択信号発生回路のため
の回路レイアウトやスペア選択線の配線に要する領域の
増大の少ない半導体記憶装置を得られる効果がある。
第１図は、この発明の一実施例による冗長回路を備え、
アドレス入力としてＡＯ〜Ａ７の信号をもち、メモリセ
ルアレイを２分の１分割動作サセル６４ｋビットの従来
の半導体記憶装置の構成を示すプロ（イ） ツク図、第２図は第１図の半導体記憶装置に含まれるＲ
ｘサブデコーダ１５の回路を示す図、第３図は、第１図
の半導体記゛臆装置に含まれるスペア行デコーダ５ａの
回路を示す図、第４図は、第１図の半導体記憶装置ζこ
含まれるスペアＲｘサブデコーダ１つの回向を示す図、
第５図は、第１図の半導体記憶装置に含まれるスペア行
デコーダ選択信号発生回路１ ８ （／）回珀を示す図
、第６図は、スペア行デコーダ選択信号発生回路がメモ
リセルアレイのブロック分割動作の数だけ配置された従
来の半導体記憶装置の構成を示すブロック図、第７図、
第８図、第９図は、第６図に含まれる行ブリデコーダ９
の一部分の構成を示す図、第１０図は、第９図に含まれ
るＲｘサブデコーダ１５の構成を示す図、第１１図は、
第９図に含まれるブロック制御信号発生回路４７の構成
を示す図、第１２図は、第９図に含まれるメモリセルア
レイ１ａおよびその周辺部の詳細な構成を示す図、第１
３図は、第１２図に含まれる行デコーダ４ｘ，ワードド
ライバ３Ｘの具体的な回路構成を示す図、第１４図は、
第１２図に含まれるＲｘサブデコーダ１５の回路を示す
図、第１５図は、第１２図に含まれるスペア行デコーダ
５ａの具体的な回路｛，“４成を示す図、第１６図は、
第６図に含まれるスペアＲｘサブデコーダ１９の回路を
示す図、第１７図は、用６図に含まれるスペア行デコー
ダ選択信号発生回路１．８ａの回路を示す図である。 図において（ｌａ）（ ｂ ）はメモリセルアレイ、＋
２ａ）（２ｂ）はスペア行、（４ａ）（４ｂ）は行デコ
ーダ群、（５ａ）（５ｂ）はスペア行デコーダである。 なお、各図中同一符号は同一または、相当部分を示す。
アドレス入力としてＡＯ〜Ａ７の信号をもち、メモリセ
ルアレイを２分の１分割動作サセル６４ｋビットの従来
の半導体記憶装置の構成を示すプロ（イ） ツク図、第２図は第１図の半導体記憶装置に含まれるＲ
ｘサブデコーダ１５の回路を示す図、第３図は、第１図
の半導体記゛臆装置に含まれるスペア行デコーダ５ａの
回路を示す図、第４図は、第１図の半導体記憶装置ζこ
含まれるスペアＲｘサブデコーダ１つの回向を示す図、
第５図は、第１図の半導体記憶装置に含まれるスペア行
デコーダ選択信号発生回路１ ８ （／）回珀を示す図
、第６図は、スペア行デコーダ選択信号発生回路がメモ
リセルアレイのブロック分割動作の数だけ配置された従
来の半導体記憶装置の構成を示すブロック図、第７図、
第８図、第９図は、第６図に含まれる行ブリデコーダ９
の一部分の構成を示す図、第１０図は、第９図に含まれ
るＲｘサブデコーダ１５の構成を示す図、第１１図は、
第９図に含まれるブロック制御信号発生回路４７の構成
を示す図、第１２図は、第９図に含まれるメモリセルア
レイ１ａおよびその周辺部の詳細な構成を示す図、第１
３図は、第１２図に含まれる行デコーダ４ｘ，ワードド
ライバ３Ｘの具体的な回路構成を示す図、第１４図は、
第１２図に含まれるＲｘサブデコーダ１５の回路を示す
図、第１５図は、第１２図に含まれるスペア行デコーダ
５ａの具体的な回路｛，“４成を示す図、第１６図は、
第６図に含まれるスペアＲｘサブデコーダ１９の回路を
示す図、第１７図は、用６図に含まれるスペア行デコー
ダ選択信号発生回路１．８ａの回路を示す図である。 図において（ｌａ）（ ｂ ）はメモリセルアレイ、＋
２ａ）（２ｂ）はスペア行、（４ａ）（４ｂ）は行デコ
ーダ群、（５ａ）（５ｂ）はスペア行デコーダである。 なお、各図中同一符号は同一または、相当部分を示す。
Claims (1)
- （１）複数行および複数列に配列された複数のメモリセ
ルを含み、メモリセルアレイを多重分割動作させ、多重
分割動作させるそれぞれのメモリセルのブロックで冗長
回路を備えた半導体記憶装置において、前記メモリセル
の分割されたそれぞれのブロックで冗長回路を活性化す
る信号を前記すべて、または、一部のメモリセルのブロ
ックで共有することを特徴とする半導体記憶装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1116527A JP2547633B2 (ja) | 1989-05-09 | 1989-05-09 | 半導体記憶装置 |
| KR1019900006247A KR940000902B1 (ko) | 1989-05-09 | 1990-05-03 | 반도체 기억장치 |
| DE4014723A DE4014723A1 (de) | 1989-05-09 | 1990-05-08 | Halbleiterspeichereinrichtung mit redundanzschaltkreis |
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