KR20030011253A - 비휘발성 반도체 기억 장치 및 정보기기 - Google Patents

Abstract

비휘발성 반도체 기억 장치는, 각각 복수의 메모리셀을 포함하는 복수의 메모리 뱅크; 외부에서 입력되는 명령 신호를 식별하여, 식별 신호를 출력하기 위한 명령 인식부; 상기 식별 신호에 의해 표시되는 명령을 실행하기 위한 제어 신호를 발생하는 내부 제어부; 상기 외부에서 입력되는 어드레스 신호에 기초하여, 액세스될 복수의 메모리 뱅크의 임의의 조합을 포함하는 메모리 영역에 내부 어드레스 신호를 발생하기 위한 어드레스 제어부; 및 상기 입력 어드레스 신호의 적어도 특정 비트의 논리치를 반전 또는 비반전시키고 결과적인 입력 어드레스 신호를 상기 어드레스 제어부에 출력하는 제1 어드레스 반전부를 포함하며, 상기 제어 신호 및 내부 어드레스 신호에 기초하여 소정의 메모리셀이 액세스된다.

Description

비휘발성 반도체 기억 장치 및 정보기기{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE AND INFORMATION APPARATUS}

본 발명은, 전기적 기입/소거 가능한 비휘발성 반도체 기억장치 및 이를 사용한 정보 기기에 관한 것이다. 특히, 본 발명은, 데이터의 전기적인 판독, 기입 및 소거동작을 독립적으로 행하는 플래시 EEPROM (플래시 메모리) 등의 비휘발성 반도체 기억장치 및 이를 사용한 정보 기기에 관한 것이다.

종래, 데이터의 전기적 기입/소거동작이 가능한 플래시 메모리에 있어서, 데이터의 기입/소거 동작이 행해지는 메모리셀에 있어서의 각각의 선택된 트랜지스터의 전극 전압은, 전압이 상기 기입/소거 동작에 적합한 기입/소거 모드로 되어 있다. 한편, 전기적인 독출 동작이 행하여지는 메모리셀에 있어서, 선택된 메모리셀의 각 트랜지스터의 전극전압은, 그 전압이 독출 동작에 적합한 독출 모드로 되어 있다.

통상적으로, 기입/소거 모두 및 판독 모드는 상이하게 인가되는 전극전압을 갖는다. 따라서, 동일한 메모리 블록에 있어서, 기입/소거모드의 메모리셀과 독출 모드의 메모리셀을 혼재시키는 것은 곤란하다. 이 때문에, 듀얼 워크 플래시 메모리가 개발되어 널리 사용되고 있다.

상기 듀얼 워크 플래시메모리는, 수개의 메모리 블록을 포함하는 복수의 메모리 뱅크로 구성되며, 복수의 메모리 뱅크중의 하나에 대하여 기입/소거 동작이 행해지는 동안, 다른 메모리 뱅크에 대해 독출 동작이 행해지며, 이에 따라, 소위, 듀얼 워크 동작 삭제를 실현한다.

상기 듀얼 워크 플래시메모리에 있어서는, 기입/소거 동작 실행중의 메모리 뱅크와, 독출 동작 실행중의 다른 메모리 뱅크는, 별도의 어드레스신호에 의해 제어될 필요가 있다.

이는, 독출 동작을 위해 입력된 어드레스신호가 다른 메모리 뱅크에서 실행되는 기입/소거동작에 영향을 주지 않도록 해야 하기 때문이다. 따라서, 듀얼 워크 플래시메모리에 있어서는, 적어도 2계통의 어드레스신호(적어도 2세트 이상의 어드레스신호)를 가질 필요가 있다.

상기 듀얼 워크 플래시메모리의 어드레스 제어의 1예를, 도9에 도시한 듀얼 워크 플래시메모리의 주요부를 참조하여 설명한다.

도9에 있어서, 듀얼 워크 플래시메모리는, 입력버퍼(21), 어드레스제어회로(22), 명령인식부(23), 기입/소거 제어회로(24), 2개의 메모리 뱅크 (a,b), 메모리 뱅크 a에 접속된 디코더회로(25), 및 메모리 뱅크(b)에 접속된 디코더회로(26)를 갖는다.

입력버퍼(21)에는 외부 어드레스 패드(도시하지 않음)로부터의 어드레스신호 (A)가 입력된다.

어드레스 제어회로(22)에는 입력버퍼(21)로부터의 어드레스신호(Abuf)가 입력된다.

명령인식부(23)에는 명령신호(C)가 입력된다. 명령인식부(23)가 신호를 유효한 명령으로 인식하면, 명령인식부(23)는 어드레스 제어회로(22)에 래치제어신호 (Clatch)를 출력하며, 명령인식부(23)로부터 기입/소거 제어회로(24)에, 명령의 종류를 식별하는 제어신호(Cwsm)가 출력된다.

기입/소거 제어회로(24)에는, 어드레스 제어회로(22)로부터, 후술하는 뱅크신호(Cbank1)가 입력되는 동시에, 명령인식부(23)로부터 제어신호(Cwsm)가 입력되어, 상기 기입/소거 제어회로(24)가 기입/소거 제어신호(Ca,Cb)를 출력한다.

디코더회로(25)에는, 어드레스 제어회로(22)로부터 어드레스신호(Aa)가 입력되고, 또한 기입/소거 제어회로(24)로부터 기입/소거 제어신호(Ca)가 입력된다.

디코더회로(26)에는, 어드레스 제어회로(22)로부터 어드레스신호(Ab)가 입력되는 동시에, 기입/소거 제어회로(24)로부터 기입/소거 제어신호(Cb)가 입력된다.

이하, 상기 2계통의 어드레스신호에 대응하는 어드레스신호(Aa,Ab)를 출력하는 어드레스 제어회로(22)에 대해 도10을 참조하여 상세히 설명한다.

어드레스 제어회로(22)는, 도10에 보인 바와 같이, 래치제어신호 (Clatch)에 의해 제어되는 어드레스 래치회로(31), 입력된 어드레스 신호(Abuf)가 어느 메모리 뱅크에 포함되는 어드레스인 지를 디코드하는 뱅크디코더(32), 래치제어신호 (Clatch)에 의해 제어되어 뱅크디코더(32)에 의해 디코드된 뱅크신호(Cbank)를 기억하는 래치회로(33), 및 상기 래치회로(33)에 기억된 뱅크신호(Cbank1)에 의해 제어되어 어드레스 래치회로(31)에 의해 래치된 어드레스신호(Alatch)와 어드레스 신호(Abuf)를 2계통의 어드레스신호 (Aa,Ab)에 대응하도록 접속제어하기 위한 멀티플렉서회로(34)를 갖는다. 뱅크신호(Cbank1)는, 기입/소거 제어회로(24)에도 출력된다.

일반적인 플래시메모리에 있어서는, 상기 외에도 기입될 정보를 수반하는 데이터신호, 메모리셀에 저장된 정보를 독출하기 위한 센스회로, 승압회로와 같은 고전압용의 각종 회로(이하, '고전압 관련 회로'라고도 칭함)가 포함되나, 여기서는 특히 본 발명에 관계하지 않기 때문에 도시하지 않는다. 또한, 특히 필요가 없는 한, 이들의 구성 및 그 동작에 관해서도 언급하지 않는다.

이하, 예컨대, 메모리 뱅크 a에 데이터가 기입될 때, 메모리 뱅크(b)로부터 데이터가 독출되는 경우의 어드레스 제어에 관해 설명한다.

듀얼 워크 플래시메모리에 메모리 뱅크 a에 대한 데이터의 기입 동작을 지시하는 경우, 명령신호(C)는 기입 동작에 대한 명령을 나타내고, 어드레스신호(A)는 메모리 뱅크 a에 포함되는 어드레스를 나타낸다.

명령신호(C)는, 명령인식부(23)에 의해 기입명령으로 인식(식별)되어, 래치제어신호(Clatch)를 활성화한다. 또한, 제어신호(Cwsm)는 기입/소거 제어회로(24)에 입력된 명령이 기입 명령인 것을 전한다.

한편, 입력버퍼(21)는, 어드레스신호(A)를 받아 어드레스 제어회로(22)에 어드레스 신호(Abuf)를 전송한다. 어드레스 제어회로(22)는, 명령인식부(23)로부터, 활성화된 래치제어신호 (Clatch)를 받아, 어드레스 신호(Abuf)를 어드레스 래치회로(31)에 기억시킨다.

또한, 뱅크디코더(32)는, 입력된 어드레스(Abuf)가 어느 뱅크에 포함되는 어드레스인지(여기서는, 메모리 뱅크 a에 포함되는 어드레스인지, 메모리 뱅크(b)에 포함되는 어드레스인지)를 디코드한다. 메모리 뱅크 a와 메모리 뱅크(b)의 메모리 용량(어드레스공간의 크기)이 동일하고, 도11에 보인 바와 같이 메모리 맵으로 되어 있는 것으로 가정하면, 어드레스의 최상위비트가 "O"인 경우 어드레스 신호(Abuf)는 메모리 뱅크 a를 지정하고, 최상위비트가 "1"인 경우 어드레스 신호(Abuf)는 메모리 뱅크(b)를 지정한다.

뱅크디코더(32)에 의해 디코드된 뱅크신호(Cbank)는, 래치제어신호 (Clatch)의 활성화에 따라 래치회로(33)에 기억된다.

또한, 멀티플렉서회로(34)는, 래치회로(33)에 기억된 뱅크신호 (Cbank1)에 기초하여, 어드레스래치회로(31)에 기억된 어드레스신호(Alatch)를 어드레스신호 (Aa)에, 어드레스 신호(Abuf)를 어드레스신호(Ab)에 각각 대응하도록 접속제어한다.

상기 동작에 의해, 메모리 뱅크 a에 대응하는 어드레스신호(Aa)에는 어드레스래치회로(31)에 기억된 어드레스신호(Alatch)가, 메모리 뱅크(b)에 대응하는 어드레스신호(Ab)에는 입력버퍼(21)로부터 출력되는 어드레스 신호(Abuf)가 각각 대응하도록 신호선들이 접속된다.

기입/소거 제어회로(24)는 뱅크신호(Cbank1)를 받아, 메모리 뱅크 a 에 대한 기입/소거 제어신호 Ca를 활성화시켜, 디코더회로(25)를 제어함으로써 메모리 뱅크 a에 포함되는 어드레스신호(Aa)에 의해 선택된 메모리셀을 기입모드로 한다.

메모리 뱅크(b)에 대한 어드레스신호(Ab)는, 어드레스 제어회로(22)내의 멀티플렉서회로(34)에 의해, 메모리뱅크 a에 대한 어드레스신호(Aa)가 논리적, 전기적으로 분리되어 있으며, 또한 어드레스신호(Ab)는 입력버퍼(21)로부터의 어드레스 신호(Abuf)와 대응하도록 접속된다. 이 상태에서, 어드레스를 지정하는 독출동작에 대한 요구가 외부로부터 입력되었을 때, 메모리 뱅크(b)내의 메모리셀은 메모리 뱅크 a에서 선택된 어드레스에 관계없이 임의로 선택된다.

설명의 편의를 위해, 메모리 뱅크(a,b)의 사이즈를 동일하게 하였지만, 메모리 뱅크의 사이즈가 다른 경우에 있어서도, 뱅크디코더(32)의 논리를 변경하는 것만으로 동일한 기능을 실현할 수 있다. 또한, 메모리 뱅크(b)에 대하여 기입/소거동작을 하고 있는 동안에, 메모리 뱅크 a에서 독출 동작을 하는 경우에도 동일한 기능이 얻어진다. 그 경우에는, 멀티플렉서회로(34)에 있어서, 메모리 뱅크 a에 대응하는 어드레스신호(Aa)에는 입력버퍼(21)의 출력인 어드레스 신호(Abuf)가, 메모리 뱅크(b)에 대응하는 어드레스신호(Ab)에는 어드레스래치회로(31)에 기억된 어드레스신호(Alatch)가 각각 대응하도록 신호선들이 접속된다.

일반적으로, 듀얼 워크 플래시메모리는, 메모리장치의 설치면적에 제한이 있는 휴대기기에 잘 사용된다. 여기서, 듀얼 워크 플래시를 사용한 휴대기기의 대표적인 시스템예를 도12에 도시하고, 휴대기기에서의 듀얼 워크 플래시메모리의 사용방법 및 그 필요성에 관해서 설명한다.

휴대기기의 시스템은, 도12에 보인 바와 같이, 휴대기기 전체를 제어하는 CPU(5l), 듀얼 워크 플래시메모리(52), RAM(53), 마이크로폰이나 액정표시장치 등의 입출력장치를 제어하는 입출력 인터페이스(54), 및 이들을 통신가능하게 전기적으로 접속하는 데이터 버스(55)를 갖고 있다.

CPU(51)는, 통상, 듀얼 워크 플래시메모리(52)내에 저장되어 있는 실행용의 코드(명령 코드)에 의해 동작한다. 도12는, 듀얼 워크 플래시의 동작을 설명하기 위해 인용된 것으로, 그 외의 디바이스나 제어신호 등은 도시하지 않고 있다.

예컨대, 입력장치의 하나인 마이크로부터 입력된 음성데이터를 듀얼 워크 플래시메모리(52)에 저장하는 동작을 고려하여 설명한다.

이 경우, CPU(51)는, 듀얼 워크 플래시메모리(52)나 I/O 인터페이스(54)를 제어하기 위해, 명령 코드를 실행할 필요가 있다. 이 코드는, 전술한 바와 같이, 듀얼 워크 플래시메모리(52)에 저장되어 있기 때문에, 듀얼 워크 플래시메모리(2)로부터 데이터 버스(55)상의 경로(1)를 통해 상기 코드의 페치를 행할 필요가 있다.

한편, I/O 인터페이스(54)를 통해 음성데이터를 듀얼 워크 플래시메모리(52)에 저장하기 위해서는, 데이터 버스(55)상의 경로(2)에 의해 데이터를 전송해야 한다.

가령, 듀얼 워크 기능을 갖지 않은 플래시메모리를 사용하면, 경로(2)에 의해 얻어진 데이터를 플래시메모리에 기입하는 동안은, 경로(1)에 의한 코드의 페치를 행할 수 없다. 즉, 플래시메모리에 데이터가 가입될 때 CPU(51)은 전혀 동작할 수 없다. 마찬가지로, 플래시메모리상의 데이터를 소거하고 있는 기간에도 CPU(51)는 동작할 수 없다.

일반적으로, 플래시메모리에 있어서는, 데이터 독출 속도에 비해, 데이터기입/소거시간이 매우 느리기 때문에, 휴대기기(정보기기)에 중요한 즉시 응답성을 훼손하게 된다. 이 문제는, 명령코드를 다른 플래시메모리나 ROM에 저장하는 것에 의해 해결되지만, 상기 설치면적의 제한이나 플래시메모리에 명령코드를 저장하였을 때의 편리성을 고려하면, 비현실적이다.

이러한 시스템에 있어서, 듀얼 워크 플래시메모리를 사용하면, 경로(2)에 의한 데이터(음성데이터)의 저장(기입 동작)중에 경로(1)에 의한 코드의 페치(독출 동작)을 실현하는 것이 가능하다. 이 때, 상기 데이터와 상기 코드를 별도의 메모리 뱅크에 저장해야 하는 것은 물론이다.

여기서, CPU(51)의 코드가 저장되어, 주로 독출 동작이 행하여지는 영역의 것을 코드영역, 각종 데이터가 저장되어 빈번히 기입/소거가 행하여지는 영역의 것을 데이터영역과 정의한다. 물론, 상기 정의가 사용되는 방법에 한정되는 것은 아니다. 전술한 바와 같이, 앞의 예에서는 코드영역과 데이터영역을 각각 별도의 메모리 뱅크에 대응시킬 필요가 있다. 예컨대, 메모리 뱅크 a가 코드영역에 대응하고, 메모리 뱅크(b)가 데이터영역에 대응하고 있다. 2개의 메모리 뱅크(a,b)를 갖고, 또한 이들의 용량이 동일한 듀얼 워크 플래시메모리를 상정하면, 데이터영역과 코드영역이 동일한 용량으로 된다.

그러나, 데이터영역과 코드영역간의 메모리 용량비는, 그것이 사용되는 응용에 따라 사용자의 요망이 크게 다르다. 예컨대, 용량이 큰 데이터(화상데이터 등)를 취급하는 응용에서는 데이터영역이 크고, 많은 기능을 갖는 응용에서는 대용량의 코드영역이 필요하다. 또한, 특히, 코드영역의 메모리 용량의 결정시기는, 시스템 프로그램이나 응용 프로그램의 완성도에 크게 의존하기 때문에, 시스템 하드웨어가 완성한 후, 용량비가 변경될 가능성이 있다.

이들 다양한 요망에 따르기 위해서는, 절체 가능한 메모리 뱅크의 용량의 조합을, 복수 준비하면 좋다. 가령, 총용량 32 Mbit의 듀얼 워크 플래시메모리를 생각하면, 24 M과 8 M(메모리 뱅크 a의 용량이 24 M, 메모리 뱅크(b)의 용량이 8 M인 것을 의미한다), 16 M과 16 M 등의 조합이 고려된다. 이들 복수의 조합을 1칩으로 실현하여, 개발비용을 저감하기 위해서는, 몇개의 수법이 생각된다.

그 하나가, 메모리어레이의 양단에 디코더를 배치하여, 워드선/비트선을 하드 마스크에 의해 적당한 위치로 분리(절단)하는 수법이다. 즉, 반도체 기억장치의 제조공정에서, 배선을 형성하는 마스크를 바꾸는 것에 의해 배선패턴을 고정적으로 변경한다. 하드 마스크에 의해 분리(절단)하는 개소를 변경함으로써, 메모리어레이를 여러가지 용량비의 복수의 영역(복수의 메모리 뱅크)으로 분리하는 것이 가능하다.

그러나 이 방법에 의하면, 동일한 디코더회로에서, 절체에 의해 생성되는 복수의 메모리 뱅크용량에 대응시킬 필요가 있어, 칩면적이 증대하고, 액세스시간 등의 최적화를 행하는 것이 곤란하다. 또한, 칩완성 후에는 용량의 변경을 할 수 없기 때문에, 각 용량비에서의 액세스 평가를 행할 수 없고, 생산에 장시간이 걸리는 등의 단점이 있다.

별도의 수법으로서, 소용량의 메모리 뱅크를 복수개 준비하고, 그들을 적절히 조합하여 하나의 메모리 뱅크로 사용하는 구성이 생각된다. 4개의 메모리 뱅크를 가지는 듀얼 워크 플래시메모리의 구성예를 도 l3에 도시하고 있다. 앞의 예와의 비교를 간단히 하기 위해, 메모리 뱅크(a2∼d2)의 용량은 전술한 메모리 뱅크(a,b)의 각각 반으로 한다. 이 경우, 메모리 뱅크(a2∼d2)의 총용량과, 메모리 뱅크(a,b)의 총용량은 동일하다. 각각의 구성요소는, 도9에 도시한 것과 동일하여 여기서의 상세한 설명은 생략한다. 즉, 입력버퍼(61)가 입력버퍼(21)에, 명령인식부(63)가 명령 인식부(23)에, 기입/소거 제어회로(64)가 기입/소거 제어회로(24)에, 어드레스 제어회로(62)가 어드레스 제어회로(22)에 각각 대응하고 있다.

어드레스 제어회로(62)로부터는, 각 메모리 뱅크(a2∼d2)에 각각 대응한 어드레스신호(Aa2∼Ad2)가 각각 출력되고, 이들은 각각 디코더(65∼68)에 각각 입력된다.

기입/소거제어회로(64)로부터는, 기입/소거 제어신호(Ca2∼Cd2)가 출력되고, 이들은 마찬가지로 디코더(65∼68)에 각각 입력된다.

어드레스 제어회로(62)의 주요부 구성예를 도14에 도시하고 있다. 멀티플렉서회로(74)를 제외하고, 다른 구성요소에 대해서는 도10의 어드레스 제어회로(22)와 동일하며, 어드레스래치회로(71)는 어드레스래치회로(31)에, 뱅크디코더(72)는 뱅크디코더(32)에, 래치회로(73)는 래치회로(33)에 각각 대응하고 있다. 이 경우, 메모리 뱅크(a2∼d2)가 4개이기 때문에, 멀티플렉서회로(74)와 뱅크디코더(72)는, 부가적으로 제어신호(Cmux)를 입력에 인가하여, 각 메모리 뱅크에 대응하는 어드레스신호(Aa2∼Ad2)를 출력한다.

이러한 구성에 의하면, 3조의 메모리용량의 조합이 가능하게 된다. 요컨대, b2∼d2를 하나의 메모리 뱅크라고 생각하여, (a2)·(b2+c2+ d2)로 하면 1:3의 용량비, 마찬가지로 (a2+ b2)·(c2+ d2)로 하면 2:2(1:1)의 용량비, (a2+ b2+ c2)·(d2)로 하면 3:1의 용량비의 메모리 뱅크 구성을 취하는 것이 가능하게 된다. 이 때의 메모리 맵을 도15에 나타낸다.

도15에서는, 메모리 뱅크 a2→b2→c2→d2의 순서로 어드레스치가 진행하는 것으로 가정하고 있다. 또한, 제어신호(Cmux)에 의해, 멀티플렉서회로(74)와 뱅크디코더(72)에, 상기 3조합의 메모리 뱅크구성 중 어떤 조합이 선택되었는지를 전할 필요가 있다. 예컨대, 1:3의 구성이 선택되었다고 가정한다. 뱅크디코더(72)는, 입력된 어드레스가 메모리 뱅크(a2)에 포함되었는지, 또는 (b2,c2,d2)중 어느 것인지를 발견하기 위해 어드레스신호(Abuf)를 디코드한다. 멀티플렉서회로(74)는, Aa2와 (Ab2,Ac2,Ad2)를 하드웨어적으로 분리해야 한다. 이 때, (Ab2, Ac2, Ad2)의 각 어드레스신호를 논리적으로 접속하면(즉, 동일한 어드레스신호를 전하도록 하면), 제어가 용이하게 된다.

상기 이외의 동작에 대해서는, 도10에 도시한 어드레스 제어회로(22)의 동작과 동일하다. 이러한 구성에 의해, 1:3, 1:1, 3:1의 메모리 뱅크용량비를 가진 듀얼 워크 플래시메모리를 실현하는 것이 가능하다. 또, 전술한 용량비를 미세하게 설정하고자 하는 경우에는, 하나의 메모리 뱅크용량을 더욱 적게 하여, 다수의 메모리 뱅크를 갖는 구성으로 하면 좋다.

상술한 용량이 적은 메모리 뱅크를 다수 갖는 구성의 듀얼 워크 플래시메모리를 실현할 때는, 메모리 뱅크의 수만큼 어드레스신호를 가질 필요가 있다. 예컨대, 도13에 도시한 4개의 메모리 뱅크(a2∼d2)를 갖는 듀얼 워크 플래시메모리의 경우, Aa2∼Ad2의 4개의 어드레스신호가 필요하게 된다. 가령, 총량 32 Mbit의 플래시메모리에 적용하면, 4개의 메모리 뱅크는 각각 8 Mbit의 용량을 갖는 것으로 된다. 바이트(8비트)단위의 액세스를 허용한다고 하면, 각각의 메모리 뱅크에 대응한 어드레스의 비트폭은 적어도 20비트 필요하게 된다.

여기서는, 적어도 20비트의 비트폭을 갖는 어드레스가 4세트필요하게 되기 때문에, 적어도 80개의 어드레스신호선이 배선되는 것으로 된다. 각각의 메모리 뱅크용량을 다시 절반으로 하고, 8개의 메모리 뱅크를 갖는 구성으로 하면, 적어도 19비트의 비트폭을 갖는 어드레스가 8세트 필요하게 되기 때문에, 적어도 152개의 어드레스신호선이 제공된다.

이와 같이, 메모리 뱅크를 세분화하면 그만큼 어드레스신호의 총수가 대폭 증가한다. 또한, 고전위 관련 회로나 센스회로, 디코더회로 등의 크기가 커져, 칩면적에 대한 메모리셀 영역의 비율(메모리셀 점유율)이 낮게 된다. 이들은 칩면적의 확대로 이어진다. 즉, 칩제조 비용의 증가와 제품 비율의 저하를 초래한다. 또한, 메모리 뱅크의 용량의 조합수가 증가하는 것에 의해, 개발시에 필요 불가결한 동작 검증의 조합수가 증가하여, 개발 공수의 증대를 초래한다.

본 발명의 한 관점에 의한 비휘발성반도체 기억장치는, 각각 복수의 메모리셀을 포함하는 복수의 메모리 뱅크; 외부에서 입력되는 명령 신호를 식별하여, 식별 신호를 출력하기 위한 명령 인식부; 상기 식별 신호에 의해 표시되는 명령을 실행하기 위한 제어 신호를 발생하는 내부 제어부; 상기 외부에서 입력되는 어드레스 신호에 기초하여, 액세스될 복수의 메모리 뱅크의 임의의 조합을 포함하는 메모리 영역에 내부 어드레스 신호를 발생하기 위한 어드레스 제어부; 및 상기 입력 어드레스 신호의 적어도 특정 비트의 논리치를 반전 또는 비반전시키고 결과적인 입력 어드레스 신호를 상기 어드레스 제어부에 출력하는 제1 어드레스 반전부를 포함한다. 상기 제어 신호 및 내부 어드레스 신호에 기초하여 소정의 메모리셀이 액세스되며, 이에 의해 상기 목적이 달성된다.

본 발명의 다른 관점에 의한 비휘발성반도체 기억장치는, 각각 복수의 메모리셀을 포함하는 복수의 메모리 뱅크; 외부에서 입력되는 명령 신호를 식별하여, 식별 신호를 출력하기 위한 명령 인식부; 상기 식별 신호에 의해 표시되는 명령을 실행하기 위한 제어 신호를 발생하는 내부 제어부; 상기 외부에서 입력되는 어드레스 신호에 기초하여, 액세스될 복수의 메모리 뱅크의 임의의 조합을 포함하는 메모리 영역에 내부 어드레스 신호를 발생하기 위한 어드레스 제어부; 및 적어도 특정비트의 입력 어드레스 신호를 적어도 다른 특정 비트의 입력 어드레스 신호로 변경하고 결과적인 입력 어드레스 신호를 상기 어드레스 제어부에 출력하는 제2 어드레스 반전부를 포함한다. 상기 제어 신호 및 내부 어드레스 신호에 기초하여 소정의 메모리셀이 액세스되어, 상기 목적이 달성된다.

본 발명의 1 실시예에 있어서, 상기 제1 어드레스 반전부는, 어드레스 신호의 논리치를 반전시키기 위한 논리 반전부; 및 상기 어드레스 신호의 동일한 논리 출력과 상기 논리 반전부의 출력 사이를 스위칭하기 위한 제1 출력 스위칭부를 포함한다.

본 발명의 1 실시예에 있어서, 상기 제2 어드레스 반전부는, 적어도 특정 비트의 입력 어드레스 신호를 적어도 다른 특정 비트의 입력 어드레스 신호로 변경하기 위한 제2 출력 스위칭부를 포함한다.

본 발명의 1 실시예에 있어서, 상기 제1 출력 스위칭부 또는 제2 출력 스위칭부는 상기 장치의 제조 공정에 제공되는 배선 패턴을 사용하여 그의 출력을 스위칭한다.

본 발명의 1 실시예에 있어서, 상기 제1 출력 스위칭부 또는 제2 출력 스위칭부는, 그의 상태를 설정할 수 있는 메모리 소자; 및 상기 메모리 소자에 기억된 설정 상태에 따라 그의 출력을 스위칭하기 위한 논리 소자를 포함한다.

본 발명의 1 실시예에 있어서, 상기 제1 출력 스위칭부 또는 제2 출력 스위칭부는, 외부에서 입력되는 논리치에 따라 그의 출력을 스위칭하기 위한 논리 소자를 포함한다.

본 발명의 1 실시예에 있어서, 상기 메모리 뱅크의 기억 용량은 전체 메모리(즉, 메모리 뱅크) 용량의 1/2ⁿ(n은 자연수)이다.

본 발명의 1 실시예에 있어서, 상기 비휘발성 반도체 기억 장치는 전기적으로 기입 및 소거 가능한 플래시 메모리이다.

본 발명의 다른 관점에 의한 비휘발성 반도체 기억장치는, 각각 매트릭스 형태로 배치된 복수의 메모리셀로 이루어지는 메모리 블록; 및 수개의 복수의 메모리 블럭으로 이루어지는 복수의 메모리 뱅크를 구비한다. 상기 비휘발성반도체 기억장치는, 특정 어드레스 신호를 반전시키는 어드레스 반전부를 더 포함하며, 이에 의해 메모리 뱅크가 논리적인 배치를 변경가능하게 하여, 상기 목적이 달성된다.

본 발명의 다른 관점에 의하면, 정보 기기는 상기 비휘발성 반도체 기억장치를 포함한다. 상기 비휘발성 반도체 기억장치를 사용하여 메모리 동작이 행해진다.

이하, 본 발명의 작용을 설명한다. 본 발명에 있어서는, 특정 어드레스신호의 특정비트를 반전시키거나, 다른 특정비트로 교환하는 것에 의해, 메모리 뱅크의 물리적인 배치를 변경하지 않고 논리적인 배치만을 변경하는 것이 가능해진다. 특히, 특정 어드레스신호를 반전 또는 변경함으로써, m:n과 n:m(예컨대, 1:2와 2:1)의 메모리 용량비를 갖는 메모리 뱅크의 조합이 동일한 내부동작에 의해 얻어질 수 있다. 따라서, 어드레스신호의 세트수를 감소시킬 수 있다. 이에 의해, 어드레스 신호 및 어드레스 신호선의 증가, 메모리셀 점유율의 저하, 검증 패턴의 증가에 의한 개발기간의 장기화등을 초래하지 않고, 다수의 메모리 뱅크 용량비의 조합을 가진 비휘발성 반도체 기억장치를 용이하게 실현하는 것이 가능해진다.

이에 따라, 상기 본 발명에 의하면, 어드레스 신호 및 어드레스 신호선을 증가시키지 않고 세그먼트화된 메모리 뱅크의 조합의 수가 용이하게 실현되도록, 특정 어드레스가 선택적으로 반전되는 등의 비휘발성 반도체 기억장치, 및 이를 사용한 정보 기기를 제공할 수 있다.

본 발명의 다른 목적, 특징 및 우수한 점은 이하에 도시한 기재에 의해 충분히 이해될 것이다. 또한, 본 발명의 이점은 첨부도면을 참조한 다음 설명으로부터 명백하게 될 것이다.

도1은 본 발명의 제1 실시예에 의한 비휘발성 반도체 기억 장치의 주요부를 도시한 블록도이다.

도2는 도1의 어드레스 반전부의 1예를 보인 블록도이다.

도3은 도1의 어드레스 제어회로의 1예를 보인 블록도이다.

도4는 도1의 비휘발성 반도체 기억 장치의 메모리 맵을 보인 도면이다.

도5는 본 발명의 제2 실시예에 있어서 어드레스 반전부의 동작예를 보인 블록도이다.

도6은 도5의 어드레스 반전부에 의한 특정 어드레스의 교환 전후의 메모리 뱅크의 상태를 보인 도면이다.

도7은 도5의 어드레스 반전부를 갖는 비휘발성 반도체 기억 장치의 메모리 맵을 보인 도면이다.

도8은 도1과는 상이한 다른 어드레스 반전부(제3 실시예)의 예를 보인 블록도이다.

도9는 종래 비휘발성 반도체 기억 장치의 1예를 보인 블록도이다.

도10은 도9의 어드레스 제어회로의 1예를 보인 블록도이다.

도11은 도9의 비휘발성 반도체 기억 장치의 메모리 맵을 보인 도면이다.

도12는 듀얼 워크 플래시 메모리를 사용한 시스템 구성예를 보인 블록도이다.

도13은 도9와는 상이한 다른 비휘발성 반도체 기억 장치의 예를 보인 블록도이다.

도14는 도13의 어드레스 제어회로의 1예를 보인 블록도이다.

도15는 도13의 비휘발성 반도체 기억 장치의 메모리 맵을 보인 도면이다.

도16은 본 발명의 비휘발성 반도체 기억 장치를 사용한 정보 기기의 기본 구성을 보인 블록도이다.

이하에, 본 발명의 비휘발성 반도체 기억장치의 실시예 1∼3에 관해서, 도면을 참조하여 설명한다.

(실시예 1)

도1은, 본 발명의 실시예 1에 있어서의 비휘발성 반도체 기억장치의 주요부 구성을 도시하는 블록도이다. 일반적인 비휘발성 반도체 기억장치는, 메모리셀에 기입될 정보를 수반하는 데이터신호, 메모리셀에 기억된 정보를 독출하는 센스회로, 및 승압회로 등의 고전압 관련 회로를 포함한다. 이들은 본 발명에는 특별히 포함되지 않기 때문에, 도시되지 않고, 특별히 요구되지 않는 한, 이들의 구성 및 동작에 관해서도 그 설명을 생략한다.

도1에 있어서, 본 발명의 비휘발성 반도체 기억장치(10)는, 입력버퍼(11), 어드레스제어부로서의 어드레스 제어회로(12), 명령인식부(13), 내부제어부로서의 기입/소거제어회로(14), 3개의 메모리뱅크(a∼c), 각각의 메모리뱅크(a∼c)에 접속되는 디코더회로(15∼17), 및 제1 어드레스 반전부로서의 어드레스 반전부(19)를 갖는다.

입력버퍼(11)에는, 외부어드레스 패드(도시 안함)로부터 어드레스신호 A가 입력된다.

어드레스 반전부(19)에는, 입력버퍼(11)로부터의 어드레스신호(Abuf)가 입력된다. 상기 어드레스 반전부(19)는 입력어드레스신호(Abuf)의 특정비트의 논리치를 반전 또는 비반전하여 어드레스 제어회로(12)에 출력한다.

보다 구체적으로는, 어드레스 반전부(19)는, 도2에 도시된 바와 같이, 입력어드레스신호(Abuf)의 최상위 비트의 비트선에 접속된 인버터(101), 입력어드레스신호(Abuf)의 최상위로부터 2번째의 비트의 비트선에 접속된 인버터(102), 인버터(101)의 논리를 무효화하는 스위칭 패턴(103), 및 인버터(102)의 논리를 무효화하는 스위칭 패턴(104)을 갖는다.

상기 인버터(101,102)에 의해 논리반전부(논리반전회로)가 구성된다. 논리반전부는, 입력신호, 즉 어드레스신호의 논리치를 반전시킨다. 스위칭 패턴(103,104)에 의해 제1 출력 스위칭부가 구성된다. 제1 출력 스위칭부는, 어드레스신호와 동일한 논리 및 반전된 논리의 출력들 사이에서 스위칭을 행한다.

상기 스위칭 패턴(103,104)은 상이한 하드마스크를 사용하여 레이아웃 배선패턴을 변경함으로써, 패턴 A와 패턴 B(도2) 사이에서 스위칭될 수 있다. 스위칭 패턴(103,104)을 모두 패턴 A로 배열한 경우, 인버터(101,102)의 논리가 유효로 되어, 어드레스 반전부(19)는, 최상위비트와 최상위로부터 2번째의 비트만이 반전된어드레스신호(Abuf)를, 어드레스신호(Abufi)로서 출력한다. 스위칭 패턴(103,104)을 모두 패턴 B로 배열한 경우, 인버터(101,102)의 논리가 무효로 되어, 어드레스 반전부(19)는, 어드레스신호(Abuf)를 그대로 어드레스신호(Abufi)로서 출력한다.

명령인식부(13)는 명령신호 C를 수신하고, 상기 명령신호 C로 표시된 입력명령을 해석한다. 상기 명령인식부(13)가 입력명령이 유효한 명령이라고 인식하면, 명령인식부(13)는 어드레스 제어회로(12)에 래치제어신호(Clatch)를 출력하고, 기입/소거제어회로(14)에 입력명령의 종류를 식별하는 제어신호(Cwsm)(식별신호)을 출력한다.

어드레스 제어회로(12)에는, 어드레스 반전부(19)로부터의 어드레스신호(Abufi)가 입력되고, 명령인식부(13)로부터의 래치제어신호(Clatch)가 입력된다. 또한, 어드레스 제어회로(12)는, 뱅크신호(Cbank1)을 기입/소거 제어회로(14)에 출력하고, 디코더회로(15∼17)에 각 메모리뱅크에 대응하는 어드레스신호 Aa∼Ac를 각각 출력한다.

보다 구체적으로, 어드레스 제어회로(12)는, 도3에 도시된 바와 같이, 어드레스신호(Abufi)를 명령인식부(13)로부터의 래치제어신호(Clatch)를 사용하여 래치하는 어드레스 래치회로(91), 어드레스 반전부(19)로부터 입력된 어드레스신호 (Abufi)를 디코드하여, 상기 어드레스 신호(Abufi)에 의해 표시되는 어드레스가 어떤 메모리뱅크를 지시하는 지를 나타내는 뱅크디코더(92), 래치제어신호(Clatch)에 따라, 뱅크디코더(92)에 의해 출력된 뱅크신호(Cbank)를 기억하는 래치회로(93), 및 래치회로(93)로부터의 뱅크신호(Cbank1)에 기초하여, 어드레스 래치회로(91)에의해 래치된 어드레스신호(Alatch)와 어드레스신호(Abufi)가 3라인의 어드레스신호 (Aa∼Ac)에 각각 대응하도록 접속제어를 행하는 멀티플렉서회로(94)를 갖는다.

메모리뱅크(a,b)는 메모리뱅크(c)의 기억용량의 반을 동일하게 갖는 것으로 가정한다. 어드레스 반전부(19)가 스위칭 패턴 B를 사용한 경우, 메모리뱅크의 용량조합은, (a)와 (b+c)로 하면 1:3의 메모리 용량비로, (a+b)와 (c)로 하면 2:2 (1:1)의 메모리 용량비로 할 수 있다.

상기 두 가지의 메모리 용량조합 사이에서의 스위칭은, 외부로부터 어드레스 제어회로(12)에 입력되는 제어신호(Cmux)에 따라 행해진다. 제어신호(Cmux)가 1:3의 메모리 용량비를 지시하면, 뱅크디코더(92)는 어드레스신호(Abufi)에 의해 표시되는 어드레스가 메모리뱅크 a를 가리키는 지 또는 메모리뱅크 b 또는 c를 가리키는 지를 지시하기 위해 어드레스 신호(Aubfi)를 디코드하고, 어드레스 신호(Aubfi)에 의해 지정된 메모리뱅크를 나타내는 뱅크신호(Cbank1)를 멀티플렉서회로(94) 및 기입/소거제어회로(14)에 출력한다.

멀티플렉서회로(94)는, 어드레스 래치회로(91)에 의해 기억된 어드레스 신호(Alatch)와 어드레스신호(Abufi)가, 어드레스신호 Aa와 어드레스신호(Ab,Ac)에 각각 대응하도록 접속제어를 행한다. 이 때, 제어신호(Cmux)가 1:3의 용량비를 지시하고 있기 때문에, 멀티플렉서 회로(94)는, 어드레스신호 Aa와 어드레스신호 Ab, Ac를 논리적, 전기적으로 분리된 신호경로로 보낸다. 어드레스신호 Ab와 어드레스신호 Ac는 동일한 어드레스신호(Abufi)에 대응하도록 논리적으로 접속제어된다.

제어신호(Cmux)가 1:1의 메모리 용량비를 지정한 경우에는, 뱅크디코더(92)는 어드레스신호(Abufi)에 의해 표시된 어드레스가 메모리뱅크 a 또는 b를 가리키는 지, 또는 메모리뱅크(c)를 가리키는 지를 지시하도록 어드레스신호(Abufi)를 디코드하여, 어드레스신호(Abufi)에 의해 지정된 메모리뱅크를 표시하는 뱅크신호(Cbank1)를 멀티플렉서회로(94) 및 기입/소거제어회로(14)에 출력한다.

멀티플렉서 회로(94)는, 어드레스 래치회로(91)에 의해 기억된 어드레스신호 (Alatch)와 어드레스신호(Abufi)가, 어드레스신호 Aa, Ab 및 어드레스신호 Ac에 각각 대응하도록 접속제어를 행한다. 이 때, 제어신호(Cmux)가 1:1의 용량비를 지정하고 있기 때문에, 멀티플렉서회로(94)는, 어드레스신호 Aa, Ab와 어드레스신호 Ac를 논리적, 전기적으로 분리된 신호경로로 보낸다. 어드레스신호 Aa와 어드레스신호 Ab는 각 메모리뱅크에 대응하도록 논리적으로 접속제어가 행해진다.

여기서, 본 실시예 1의 반도체 기억장치의 메모리 맵에 관해서 도4를 참조하여 설명한다.

도4에 있어서, 어드레스신호 A의 비트폭을 24비트로 가정한다. 또한, 메모리뱅크(a,b)의 용량은 동일한 것으로 하고, 메모리뱅크(c)의 용량은 메모리뱅크(a,b)의 용량의 2배로 한다. 즉, 메모리뱅크(a,b)의 용량은 각각 메모리 총 용량의 1/4, 메모리뱅크(c)의 용량은 메모리 총 용량의 1/2로 되어있다.

어드레스 반전부(19)의 스위칭 패턴(103,104)을, 모두 패턴 B로 배열한 경우에 관해서 생각한다. 또한, 어드레스치가 메모리뱅크 a →b →c 의 순서로 진행한다고 가정한다. 이 경우는, 상기한 바와 같이 인버터(101,102)의 논리가 무효로 되고 있기 때문에, 어드레스신호(Abuf)와 어드레스신호(Abufi)는 동일하다. 이 때의메모리 맵은 도4의 좌측(스위칭 패턴 B)에 도시된다.

다음, 어드레스 반전부(19)의 스위칭 패턴(103,104)을, 모두 패턴 A로 배열한 경우에 관해서 생각한다. 이 경우는 상기한 바와 같이, 인버터(101,102)의 논리가 유효로 되고, 어드레스신호(Abuf)의 최상위비트와 최상위로부터 2번째 비트만이 반전된 어드레스신호가, 어드레스신호 Abufi로서 출력된다.

이 때의 메모리 맵은, 도4의 우측(스위칭 패턴 A)에 도시된다. 도4의 좌우의 각 메모리 맵을 비교하면, 각 메모리뱅크의 논리적인 위치(상대적인 위치)가 상하로 교체되고 있는 것이 관찰된다. 이 경우, 패턴 B가 사용되면, 내부동작은, 상기 어드레스신호 A에 대해 최상위비트와 최상위로부터 2번째 비트를 반전시킨 어드레스신호 A가 입력되는 경우와 동일하다.

기입/소거제어회로(14)는, 뱅크신호(Cbank1)를 어드레스 제어회로(12)로부터 수신하고, 명령의 종류를 식별하는 제어신호(Cwsm)를 명령인식부(13)로부터 수신하며, 뱅크신호(Cbank1)로 지정된 소정의 메모리뱅크의 디코더회로(즉, 메모리뱅크 a의 디코더회로(15))에 대하여, 제어신호(Cwsm)에 의해 지정된 명령(즉, 기입모드 등)을 실행하여, 예컨대 기입 제어신호 Ca를 생성하고, 제어신호 Ca를 디코더회로(15)에 출력한다.

디코더회로(15∼17)는 어드레스 제어회로(12)로부터 어드레스신호 Aa∼Ac를 수신하고, 기입/소거제어회로(14)로부터 기입/소거 제어신호 Ca∼Cc를 수신하여, 예컨대 어드레스신호 Aa에 의해 선택된 메모리뱅크 a의 메모리셀을, 기입모드로 한다.

상기 구성의 동작을 설명한다.

상기 설명에 기초하여, 스위칭 패턴 B를 사용하고, 제어신호(Cmux)가 1:3의 메모리 용량비를 지정한다고 가정한다. 또한, 메모리뱅크 a에 대하여 기입 동작을 행하고 있는 동안, 메모리뱅크(c)에는 독출 동작이 행해지는 것으로 가정한다. 이와 같은 어드레스제어를 이하에 설명한다.

기억장치(10)가 메모리뱅크 a에 대한 기입 동작을 지시하는 경우, 명령신호 C에는 기입 동작에 대한 명령이 포함되고, 어드레스신호 A에는 메모리뱅크 a에 대한 어드레스가 포함된다. 명령인식부(13)는, 명령신호 C를 기입 명령(유효한 명령)으로서 인식하고, 래치제어신호(Clatch)를 활성화시킨다. 또한, 명령인식부(13)는, 명령신호 C의 종류를 식별하는 제어신호(Cwsm)(식별신호)를 기입/소거 제어회로 (14)에 출력하여, 명령신호 C가 기입명령인 것을 알린다.

입력버퍼(11)는, 어드레스신호 A를 수신하고 어드레스 반전부(19)에 어드레스신호(Abuf)를 출력한다. 상기 스위칭 패턴 B가 사용되기 때문에, 어드레스 제어회로(12)에는 어드레스신호(Abuf)와 동일한 논리를 갖는 어드레스신호(Abufi)가 전해진다.

어드레스 제어회로(12)는, 명령인식부(13)로부터 활성화된 래치제어신호 (Clatch)를 수신하고, 어드레스신호(Abufi)를 어드레스래치회로(91)에 기억시킨다. 즉, 어드레스래치회로(91)는, 기입 동작이 행해지는 메모리셀을 선택하는 어드레스를 나타내는 어드레스신호(Alatch)를 출력한다.

뱅크디코더(92)는, 어느 뱅크를 어드레스가 가리키는 지(여기서는, 어드레스가 메모리뱅크 a인 지 또는 메모리뱅크 b∼c인 지)에 따라서 입력어드레스 신호(Abufi)를 디코드한다.

뱅크디코더(92)에 의해 출력된 뱅크신호(Cbank)는, 래치제어신호(Clatch)의 활성화에 따라 래치회로(93)에 기억된다. 멀티플렉서회로(94)는, 래치회로(93)에 기억된 뱅크신호(Cbank1)에 기초하여, 어드레스래치회로(91)에 기억된 어드레스신호(Alatch)가 어드레스신호 Aa에 대응하고, 어드레스신호(Abufi)가 어드레스신호(Ab,Ac)에 대응하도록 접속제어를 행한다.

이에 의해, 메모리뱅크 a에 대한 어드레스신호 Aa에는 어드레스 래치회로(91)에 기억된 어드레스신호(Alatch)가 대응되고, 메모리뱅크(b,c)에 대한 어드레스신호(Ab,Ac)에는 어드레스 반전부(19)의 출력인 어드레스신호(Abufi)가 대응되도록 접속제어가 행해진다.

기입/소거제어회로(14)는 뱅크신호(Cbank1)를 수신하고, 메모리뱅크 a에 대한 기입/소거 제어신호 Ca를 활성화시키고, 디코더회로(15)를 제어함으로써, 어드레스신호 Aa에 의해 선택된 메모리뱅크 a의 메모리셀을 기입모드로 한다.

각각의 메모리뱅크(b,c)에 대한 어드레스신호(Ab,Ac)는, 어드레스 제어회로(12)내의 멀티플렉서회로(94)에 의해, 메모리뱅크 a에 대한 어드레스신호 Aa와는 논리적, 전기적으로 분리되어 있다. 상기 어드레스신호(Ab,Ac)는, 어드레스 반전부(19)로부터의 어드레스신호(Abufi)에 대응하도록 접속제어된다. 이 상태에서는, 외부에서의 독출 동작요구에 따른 어드레스지정에 따라 선택된 메모리뱅크 a의 어드레스에 관계없이, 메모리뱅크(b,c) 내의 메모리셀을 임의로 선택할 수 있다.

메모리뱅크(b,c)에 대하여 기입/소거동작이 행해지는 동안, 메모리뱅크 a로부터의 독출 동작도 유사하게 행해진다. 이 경우, 멀티플렉서회로(94)에 있어서, 메모리뱅크 a에 대한 어드레스신호 Aa에는 어드레스 반전부(19)의 출력인 어드레스신호(Abufi)가 대응하고, 메모리뱅크(b,c)에 대한 어드레스신호(Ab,Ac)에는 어드레스래치회로(91)에 기억된 어드레스신호(Alatch)가 대응하도록 접속제어가 행해진다.

제어신호(Cmux)에 의해, 메모리 용량비 1:1이 지정된 경우에 있어서도, 멀티플렉서회로(94)에 의해서, 어드레스신호 Aa, Ab와 어드레스신호 Ac를 논리적, 전기적으로 분리할 수 있다. 1:1 구성을 갖는 기억장치는 1:3 구성에 있어서의 동작과 유사한 동작에 의해 실현될 수 있다.

상기한 스위칭 패턴 B의 경우에는, 메모리 용량비 1:3과 1:1을 실현할 수는 있지만, 메모리 용량비 3:1을 실현할 수는 없다. 그러나, 본 발명의 어드레스 반전부(19)의 스위칭 패턴 A를 사용하면, 도4로부터, 상기한 스위칭 패턴 B의 경우에 있어서의 메모리 용량비 1:3의 동작과 유사하게 메모리 용량비 3:1의 동작이 실현될 수 있는 것을 알 수 있다. 특히, 본 실시예 1에 있어서는, 어드레스신호 A의 최상위비트와 최상위로부터 2번째의 비트가 "0", "0"이면 어드레스 신호 A는 메모리뱅크 a를 지시한다. "0", "1"이면 어드레스 신호 A는 메모리뱅크 b를 지시한다. "1", "0" 또는 "1", "1"이면 어드레스 신호 A는 메모리뱅크 c를 지시한다. 이 경우, 상기한 바와 같이 1:3과 1:1의 메모리용량의 조합이 가능하게 된다.

이 경우, 스위칭 패턴 A를 사용한 경우를 생각하면, 어드레스신호 A의 최상위비트와 최상위로부터 2번째의 비트가 "0", "0" 또는 "0", "1"이면 어드레스 신호 A는 메모리뱅크(c)를 지시한다. "1", "0"이면 어드레스 신호 A는 메모리뱅크 b를 지시한다. "1", "1"이면 어드레스 신호 A는 메모리뱅크 a를 지시한다. 이 경우, 3:1과 1:1의 메모리용량의 조합이 가능하게 된다. 스위칭 패턴 A에서 메모리용량의 조합을 3:1로 하였을 때의 동작과, 스위칭 패턴 B에서 메모리용량의 조합을 1:3으로 하였을 때의 동작은, 어드레스 반전부(19)의 동작을 제외하고 동일하다.

상기한 바와 같이, 어드레스 반전부(19)에 의해 특정한 어드레스신호(본 실시예 1에서는 최상위비트와 최상위로부터 2번째의 비트)를 반전시킴으로써, m:n과 n:m의 메모리용량의 조합을 동일한 동작에 의해 실현할 수 있다.

상기한 바와 같이, 본 실시예 1에 의하면, 종래 예보다 1개 적은 어드레스 신호선이, 예컨대 상기한 바와 같이 1:3, 1:1, 3:1의 조합을 갖는 비휘발성 반도체 기억장치(10)를 실현하기 위해 사용될 수 있다. 이 효과는, 최소 메모리뱅크 용량이 작을수록(메모리 용량비의 조합수가 많을수록) 현저해진다.

예컨대, 종래 예에 도시된 바와 같이, 8개의 메모리뱅크로 이루어져 1:7∼7:1까지의 메모리 용량비가 변경될 수 있는 비휘발성 반도체 기억장치를 실현하기 위해서는, 합계 8세트의 어드레스신호가 필요하지만, 본 발명에 의하면, 메모리용량이 총 메모리용량의 1/2, 1/4, 1/8, 및 1/8인 4개의 메모리뱅크만이 필요하다. 이 경우, 어드레스신호는 합계 4세트만이 필요하다. 이는 반도체칩의 면적의 감소에 크게 기여한다. 이 때의 어드레스신호의 반전대상은, 최상위측에서 3번째의 비트까지의 어드레스신호이다.

또, 본 실시예 1에서는, 인버터 및 스위칭 패턴에 의해서, 어드레스신호의 특정비트가 반전 또는 비반전되는 경우에 관해서 설명하였지만, 본 발명은 이에 한정되지 않는다. 또한, 어드레스신호의 최상위비트와 최상위비트로부터 2번째의 비트를 입력으로 하여, 메모리뱅크를 선택하기 위한 메모리뱅크 인에이블신호를 출력하는 프리디코더를 사용할 수 있다. 이 경우, 프리디코더 내의 특정한 신호를 교체함으로써, 어드레스 반전부(19)와 동일한 효과도 얻을 수 있다.

예컨대, 메모리뱅크의 용량비가 1:3이라고 가정한다. 어드레스신호의 최상위비트와 최상위비트로부터 2번째의 비트가 "0", "0"인 경우는, 프리디코더가 메모리뱅크 a를 인에이블하는 신호를 출력한다. "0", "1"인 경우는 메모리뱅크 b에 대한 인에이블 신호가 출력된다. "1", "0"인 경우는 메모리뱅크(c)에 대한 인에이블 신호가 출력된다. 다음, 메모리뱅크의 용량비가 3:1이라고 가정한다. 어드레스신호의 최상위비트와 최상위비트로부터 2번째의 비트가 "0", "0" 또는 "0", "1"인 경우는, 프리디코더가 메모리뱅크 c를 인에이블하는 신호를 출력한다. "1", "0"인 경우는 메모리뱅크 b에 대한 인에이블 신호가 출력된다. "1", "1"인 경우는 메모리뱅크 a에 대한 인에이블 신호가 출력된다. 이 경우, 어드레스의 상위 2비트를 포함하는 내부신호를, 즉 "0,0" →"1,1", "0,1" →"1,0", "1,0" →"O,1", "1,1" →"O,0" 변경함으로써 후자의 동작을 얻을 수 있다.

(실시예 2)

상기 실시예 1에서는, 어드레스 반전부(19)에서 어드레스신호를 논리반전시킨 경우에 관해서 설명하였지만, 어드레스신호를 논리반전시키지 않는 대안의 방법이 실시예 2에 제공된다. 실시예 2에서는, 최상위비트와 최상위로부터 2번째의 비트를 교체시킴으로써, 어드레스신호의 대폭적인 증가를 초래하지 않고, 메모리뱅크의 용량의 조합수를 용이하게 증가시킬 수 있다.

상기 실시예 1에서는, 메모리뱅크의 용량이 m:n, 예컨대 "24 M + 8 M" 등이다. 따라서, 듀얼 워크 동작을 행하는 메모리뱅크는 하나의 경계에 의해 분리된다. 본 실시예 2에서는, 메모리뱅크의 경계가, 예컨대 "16 M + 8 M + 8 M" 등, 복수개 있다. 설명의 편의상, 도5에 도시된 바와 같이, 각각의 메모리뱅크를 A, B로 하고, A, B의 메모리 용량비가 3:1인 경우를 가정한다.

그 일례로서, 어드레스의 최상위비트(특정비트)와, 어드레스의 최상위로부터 2번째의 비트(다른 특정비트)를, 제2 어드레스 반전부(비트선교체부)로서의 어드레스 반전부(19B)에 의해 서로 교체시킨다. 그 결과, 외부로부터 입력된 어드레스가, 도5와 같이 어드레스 반전부의 출력으로 변경된다. 도5로부터 알 수 있는 바와 같이, 메모리뱅크 B와 위에서 2번째의 메모리뱅크 A의 위치는 서로 교체된다. 이 경우, 도6은 교체 전후의 메모리맵을 도시한다. 이와 같이, 비트선의 교체는, 도6에 도시된 바와 같이, 메모리공간의 중간위치에 있는 메모리뱅크 A, B를 교체시키는 데 유효한 수단이다.

이 경우, 소프트웨어의 사정상 특정한 어드레스공간을 메모리뱅크 A(또는 B)에 배치해야 하는 경우에, (8 M + 8 M + 16 M)와 (16 M + 8 M + 8 M)의 2가지의 변경을 동일 반도체칩상에 구성함으로써, 유연하게 대처할 수 있다. 이는, 어드레스를 반전시켜 메모리뱅크 용량의 구성을, 예컨대 24 M + 8 M에서 8 M + 24 M으로변경함으로써 얻어지는 효과와 동일한 효과가 있다.

상기한 바와 같이, 상기 실시예 1에서는, 독립적으로 동작가능한 메모리영역의 경계가 1개인 경우에 관해서 설명하였지만, 실시예 2에서와 같이, 시스템구성이나 소프트웨어 등의 제한에 의해, 특정 어드레스공간을 특정한 메모리뱅크에 배치하고 싶은 경우가 있다. 이 경우에는, 메모리영역의 경계를 복수개로 함으로써 대응할 수 있다.

실시예 2에 의하면, 메모리뱅크의 구성은, 도7에 도시된 바와 같이 어드레스교체의 유무에 의해, [(1/2)c]·(a)·[b+(1/2)c] 또는 [(1/2)c+a]·(b)·[(1/2)c]의 조합이 고려된다. 상기한 바와 같이, 메모리뱅크 c의 용량은, 다른 메모리뱅크 a, b의 2배이기 때문에, 전자의 조합의 메모리 용량비는 1:1:2인 반면, 후자의 조합의 메모리 용량비는 2:1:1이다. 이러한 조합을 스위칭하기 위해서는, 어드레스신호를 반전시키는 어드레스 반전부(19)(도1) 대신에, 제2 출력 스위칭부를 갖는 어드레스 반전부(19B)(도5)에 의해, 어드레스신호의 최상위비트와 최상위비트로부터 2번째의 비트의 비트선을 서로 바꾼다(교체한다). 이 때의 메모리 맵을 도7에 도시한다. 상기 메모리용량 조합의 하선부분 (a), (b)는, 도7의 사선부분에 대응한다.

즉, 듀얼 워크 동작의 단위인 메모리영역의 경계가 하나인 경우는, 어드레스신호의 반전(실시예 1)이 유효하고, 경계가 복수인 경우는, 어드레스신호의 교체(실시예 2)가 유효하게 된다.

또, 실시예 2의 비휘발성 반도체 기억장치의 구성은, 도1의 어드레스 반전부(19) 대신에 어드레스 반전부(19B)를 포함한다. 이 어드레스 반전부(19B)의제2 출력 스위칭부는, 제조공정에서 형성되는 배선패턴을 사용하여 출력의 스위칭을 행할 수 있다.

(실시예 3)

상기 실시예 1에서는, 특정어드레스의 반전을 하드마스크에 의해 행한다. 이 경우, 칩완성후에는 메모리뱅크의 논리적인 배치를 교체 또는 교환할 수 없다. 이러한 상황을 피하기 위해, 본 실시예 3에서는, 외부로부터 입력되는 논리치에 따라 어드레스를 반전시키는 논리소자(또는 논리회로)를 사용한 어드레스 반전부(19A)를, 입력버퍼(11)와 어드레스 제어회로(12) 사이에 제공한다. 이에 의해, 칩완성 후에라도 메모리뱅크의 논리적인 배치를 교체(또는 교환)할 수 있다.

이 어드레스 반전부(19A)는, 도8에 도시된 바와 같이, 어드레스신호(Abuf)의 최상위비트선에 접속되는 XOR 게이트(121)(EXCLUSIVE OR 회로), 어드레스신호 (Abuf)의 최상위로부터 2번째의 비트선에 접속되는 XOR 게이트(122)(EXCLUSIVE OR 회로), 및 각 제어신호 Cinv1, Cinv2의 별도의 입력단을 갖고 있다.

제어신호 Cinv1이 "H" 레벨인 경우, XOR 게이트(121)의 출력은 어드레스신호(Abuf)의 최상위비트를 반전한 것으로 된다. 제어신호 Cinv1이 "L" 레벨인 경우, XOR 게이트(121)의 출력은 어드레스신호(Abuf)의 최상위비트와 동일한 논리가 된다. 물론, 제어신호 Cinv2에 대해서도 동일하다. 이와 같이, XOR 게이트를 사용함으로써, 제어신호를 사용한 특정어드레스의 반전제어가 가능하게 된다.

이 제어신호 Cinv1, Cinv2를, 도시하지 않은 래치회로 등에 기억된 정보에 기초하여 생성하면, 특정어드레스의 반전의 제어를 용이하게 행할 수 있다. 또한,제어신호 Cinv1, Cinv2를, 상기 래치회로에 기억된 정보 대신에, 비휘발성 반도체기억소자에 기억된 정보에 기초하여 생성하면, 칩실장후에 특정어드레스의 반전의 제어를 행할 수 있다. 또한, 상기 제어신호를 칩의 입력단자에 접속하여, 칩이 외부로부터 제어가능하게 하면, 칩실장후에 특정어드레스의 반전의 제어를 행할 수 있다. 또한, 상기 입력단자를 전원전위 또는 접지전위에 접속함으로써, 칩동작시의 특정어드레스의 반전제어를 고정화하는 것도 가능하다.

본 발명의 실시예 1∼3은 단지 특정 예를 나타내는 목적으로 설명된 것이다. 메모리뱅크용량, 총 메모리용량, 반전된 어드레스비트수, 메모리용량의 조합패턴, 어드레스 라인수 등은 실시예 1∼3에 한정되지 않는다. 또한, 각 회로구성도 일례일 뿐이고, 각종 구성에 의해 본 발명과 동일한 작용효과를 실현하는 것이 가능하다.

또한, 본 실시예 1∼3에서는, 비휘발성 반도체 기억장치에 관해서 설명하였지만, 본 발명의 비휘발성 반도체 기억장치를 휴대전화장치나 컴퓨터 등과 같은 정보기기에 용이하게 내장할 수 있다. 비휘발성 반도체 기억장치에 있어서, 신호선을 증가시키지 않고, 메모리뱅크 용량의 수를 용이하게 증가시킬 수 있다. 예컨대, 도16에 도시된 바와 같이, 정보기기(100)는, RAM(SRAM, DRAM 등), ROM(플래시메모리 등) 등의 정보기억부; 조작입력부; 초기화면이나 정보처리결과 등을 표시하는 액정표시장치 등의 표시부; 및 조작입력부로부터의 조작지령을 수신하여, 소정의 정보처리프로그램이나 그 데이터에 기초하여, 정보기억부에 대하여 정보의 독출/기입동작(메모리동작)이나 데이터전송동작을 행하면서 각종정보처리를 행하는 CPU(중앙처리연산장치)를 포함한다. 이 경우, 본 발명의 비휘발성 반도체 기억장치를 정보기억부(ROM)에 용이하게 사용할 수 있다.

상기한 바와 같이, 본 발명에 의하면, 특정어드레스의 반전이나 교체를 행함으로써, 메모리뱅크의 논리적인 배치를 변경할 수 있어, 보다 적은 어드레스신호로 보다 많은 메모리용량의 조합수(메모리 용량비)를 용이하게 실현할 수 있다. 따라서, 본 발명의 비휘발성 반도체 기억장치는, 편리성을 유지하면서 칩비용절감이나 개발기간단축에도 크게 기여한다.

또한, 특정어드레스의 반전을 제어회로에 의해 행함으로써, 칩완성 또는 실장후의 메모리용량의 조합의 변경을 임의로 할 수 있다. 이에 의해, 편리성이 개선된다.

또한, 소수의 어드레스신호와 다수의 용량비를 갖는 듀얼 워크 플래시메모리 등의 플래시메모리를 실현할 수 있다.

본 발명의 기술적 사상의 범주를 벗어나지 않으면서 당해 분야의 기술자에게 다양한 다른 변형은 명백하고 용이하게 만들어 질 수 있다. 따라서, 청구범위는 상기에 나타난 것과 같은 상세한 설명에 의해서 제한되지 않고 보다 넓게 해석되어야 할 것이다.

Claims (15)

1. 각각 복수의 메모리셀을 포함하는 복수의 메모리 뱅크;

   외부에서 입력되는 명령 신호를 식별하여, 식별 신호를 출력하기 위한 명령 인식부;

   상기 식별 신호에 의해 지정된 명령을 실행하기 위한 제어 신호를 생성하는 내부 제어부;

   상기 외부에서 입력되는 어드레스 신호에 기초하여, 액세스될 복수의 메모리 뱅크의 임의의 조합을 포함하는 메모리 영역에 대해 내부 어드레스 신호를 생성하기 위한 어드레스 제어부; 및

   상기 입력 어드레스 신호의 적어도 특정 비트의 논리치를 반전 또는 비반전시키고 결과적인 입력 어드레스 신호를 상기 어드레스 제어부에 출력하는 제1 어드레스 반전부를 포함하고,

   상기 제어 신호 및 내부 어드레스 신호에 기초하여 소정의 메모리셀이 액세스되는 비휘발성 반도체 기억 장치.
2. 제1항에 있어서, 상기 제1 어드레스 반전부는,

   어드레스 신호의 논리치를 반전시키기 위한 논리 반전부; 및

   상기 어드레스 신호의 동일 논리 출력과 상기 논리 반전부의 출력 사이를 스위칭하기 위한 제1 출력 스위칭부를 포함하는 비휘발성 반도체 기억 장치.
3. 제2항에 있어서, 상기 제1 출력 스위칭부 또는 제2 출력 스위칭부는 상기 장치의 제조 공정에 제공되는 배선 패턴을 사용하여 그의 출력을 스위칭하는 비휘발성 반도체 기억 장치.
4. 제2항에 있어서, 상기 제1 출력 스위칭부 또는 제2 출력 스위칭부는,

   그의 상태를 설정할 수 있는 메모리 소자; 및

   상기 메모리 소자에 기억된 설정 상태에 따라 그의 출력을 스위칭하기 위한 논리 소자를 포함하는 비휘발성 반도체 기억 장치.
5. 제2항에 있어서, 상기 제1 출력 스위칭부 또는 제2 출력 스위칭부는,

   외부에서 입력되는 논리치에 따라 그의 출력을 스위칭하기 위한 논리 소자를 포함하는 비휘발성 반도체 기억 장치.
6. 제1항에 있어서, 상기 메모리 뱅크의 기억 용량은 전체 메모리 용량의 1/2ⁿ(n은 자연수)인 비휘발성 반도체 기억 장치.
7. 제1항에 있어서, 상기 비휘발성 반도체 기억 장치는 전기적으로 기입 및 소거 가능한 플래시 메모리인 비휘발성 반도체 기억 장치.
8. 각각 복수의 메모리셀을 포함하는 복수의 메모리 뱅크;

   외부에서 입력되는 명령 신호를 식별하여, 식별 신호를 출력하기 위한 명령 인식부;

   상기 식별 신호에 의해 지정된 명령을 실행하기 위한 제어 신호를 생성하는 내부 제어부;

   상기 외부에서 입력되는 어드레스 신호에 기초하여, 액세스될 복수의 메모리 뱅크의 임의의 조합을 포함하는 메모리 영역에 내부 어드레스 신호를 발생하기 위한 어드레스 제어부; 및

   입력 어드레스 신호의 적어도 특정 비트를 입력 어드레스 신호의 적어도 다른 특정 비트로 변경하고 결과적인 입력 어드레스 신호를 상기 어드레스 제어부에 출력하는 제2 어드레스 반전부를 포함하고,

   상기 제어 신호 및 내부 어드레스 신호에 기초하여 소정의 메모리셀이 액세스되는 비휘발성 반도체 기억 장치.
9. 제8항에 있어서, 상기 제2 어드레스 반전부는, 입력 어드레스 신호의 적어도 특정 비트를 그의 적어도 다른 특정 비트로 변경하기 위한 제2 출력 스위칭부를 포함하는 비휘발성 반도체 기억 장치.
10. 제9항에 있어서, 상기 제1 출력 스위칭부 또는 제2 출력 스위칭부는 상기 장치의 제조 공정에 제공되는 배선 패턴을 사용하여 그의 출력을 스위칭하는 비휘발성 반도체 기억 장치.
11. 제9항에 있어서, 상기 제1 출력 스위칭부 또는 제2 출력 스위칭부는,

    그의 상태를 설정할 수 있는 메모리 소자; 및

    상기 메모리 소자에 기억된 설정 상태에 따라 그의 출력을 스위칭하기 위한 논리 소자를 포함하는 비휘발성 반도체 기억 장치.
12. 제9항에 있어서, 상기 제1 출력 스위칭부 또는 제2 출력 스위칭부는,

    외부에서 입력되는 논리치에 따라 그의 출력을 스위칭하기 위한 논리 소자를 포함하는 비휘발성 반도체 기억 장치.
13. 제8항에 있어서, 상기 메모리 뱅크의 기억 용량은 전체 메모리 용량의 1/2ⁿ(n은 자연수)인 비휘발성 반도체 기억 장치.
14. 제8항에 있어서, 상기 비휘발성 반도체 기억 장치는 전기적으로 기입 및 소거 가능한 플래시 메모리인 비휘발성 반도체 기억 장치.
15. 상기 비휘발성 반도체 기억 장치를 사용하여 메모리 동작이 행해지는, 제1항에 기재한 비휘발성 반도체 기억 장치를 구비하는 정보 기기.