JPS63178349A - マイクロプロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明はマイクロプロセッサであって、検出手段とレジ
スタ手段とを設けることにより、簡易構成で高速アクセ
スを可能とする。

〔産業上の利用分野〕

本発明はマイクロプロセッサに関し、メモリにデータ記
憶領域とデータポインタ領域とを設けたマイクロプロセ
ッサに関する。

従来より各種制御用にマイクロプロセッサが用いられて
いる。このようなマイクロプロセッサでは制御用のデー
タをＲＡＭ等のメモリに記憶しており、この制御用のデ
ータを必要に応じてアクセスし、読み出し又は書き換え
を行なう。

上記ＲＡＭの同一アドレスを連続して繰り返しアクセス
する際には、そのアドレスをアドレスレジスタに格納し
、アドレスレジスタの出力アドレスでＲＡＭをアクセス
する。

〔従来の技術〕

第２図は従来のマイクロプロセッサの一例のブロック構
成図を示す。同図中、ＣＰＵｌ０．ＲＡＭｌｌ、ｌ１０
１２夫々はアドレスバス１３及びデータバス１４により
接続されている。

ＲＡＭＩＩにはデータ記憶領域の他にデータ記憶領域の
アドレスを記憶するデータポインタ領域が設定されてい
る。

〔発明が解決しようとする問題点〕

上記従来のマイクロプロセッサでは、ＲＡＭの一部領域
をアドレスレジスタの代りのデータポインタ領域として
使用している。

しかし、この場合にはＣＰＵ１０がＲＡＭ１１のデータ
記憶領域をデータポインタ領域に記憶されているアドレ
スを用いてアクセスするとき、ＲＡＭ１１のデータポイ
ンタ領域をアクセスしてここから読み出されたアドレス
がデータバス１４を介してＣＰＵ１０に供給される。Ｃ
ＰＵ１０はこのアドレスをアドレスバス１３を介してＲ
ＡＭ１１に供給してＲＡＭ１１のデータ記憶領域のアク
セスを行なう。

このようにデータポインタを用いたアクセスではＲＡＭ
１１を２回アクセスしなければならず高速アクセスがで
きないという問題点があった。

また、従来より、ＲＡＭ１１とは別体にＲＡＭ１１のア
ドレスを格納する専用のレジスタを設けたマイクロプロ
セッサもあるが、このマイクロプロセッサはＲＡＭ１１
のアドレスを多数格納しなければならないとき、ＲＡＭ
１１のアドレス数と同数の多数の専用レジスタを設けな
ければならず、実用化が困難であるという問題点があっ
た。

本発明は上記の点に鑑みてなされたものであり、簡易構
成で高速アクセスが可能なマイクロプロセッサを提供す
ることを目的とする。

〔問題点を解決するための手段〕

本発明のマイクロプロセッサは、データポインタ領域（
２１ａ）への書き込みを検出してロード信号（２９）を
発生する検出手段（２５，２８）と、 ロード信号（２９）を供給されたときデータポインタ領
域（２１ａ）に書き込まれるデータ記憶領域（２１ｂ）
のアドレスを格納した後格納したアドレスでメモリ（２
１）のアクセスを行なうレジスタ手段（２７）とを有す
る。

〔作用〕

本発明においては、データポインタ領域（２１ａ）にデ
ータ記憶領域（２１ｂ）のアドレスを書き込む際には検
出手段（２５，２８）よりロード信号（２９）が発生さ
れ、上記のデータ記憶領域（２１ｂ＞のアドレスがレジ
スタ手段（２７）に格納される。この後、レジスタ手段
（２７）が格納しているアドレスによってメモリ（２１
）がアクセスされるため、メモリ（２１）のデータポイ
ンタ領域（２１ａ）をアクセスすることなくデータ記憶
領域（２１ｂ）をアクセスできる。

〔実施例〕

第１図は本発明のマイクロプロセッサの一実施例のブロ
ック構成図を示す。

同図中、２ＱはＣＰＵ　（中央処理装置）であり、２１
はＲＡＭ　（ランダム・アクセス・メモリ）、２２はＩ
ｌｏである。ＲＡＭ２１はデータポインタ領域２１ａと
データ記憶領域２１ｂとを有している。

ＣＰＬＪ２０の出力するアドレスはアドレスバス２３を
介してｌ１０２２．アドレスセレクタ２４゜比較器２５
に供給される。また、ＣＰＵ２０の接続されたデータバ
ス２６にはＲＡＭ２１．ｌ１０２２、キャッシュレジス
タ２７．レジスタポインタ２８夫々が接続されている。

レジスタポインタ２８はＣＰＬＩ２０よりレジスタポイ
ンタ書込命令信号が供給されるとデータバス２６より入
来する１アドレス分のアドレスデータを書き込んで格納
し、その後比較器２５に供給する。

比゛較器２５はアドレスポインタ２Ｂよりのアドレスと
アドレスバス２３よりのアドレスとを比較し、一致した
ときロード信号２９を発生してキャッシュレジスタ２７
に供給する。この比較器２５とレジスタポインタ２８と
により検出手段が構成されている。

レジスタ手段であるキャッシュレジスタ２７はロード信
号２９を供給されたときデータバス２６より供給される
１アドレス分のアドレスデータを格納し、その後アドレ
スセレクタ２４に供給する。

アドレスセレクタ２４は通常アドレスバス２３より入来
するアドレスを選択してＲＡＭ２１に供給するが、ＣＰ
Ｕ２０よりレジスタ使用のアクセス命令信号が供給され
るとキャッシュレジスタ２７よりのアドレスを選択して
ＲＡＭ２１に供給する。

ここで、同一アドレスを連続してアクセスする必要があ
ると、ＣＰＵ２０は第１サイクルとして、レジスタポイ
ンタ２８にレジスタポインタ書込命令信号を供給すると
共に、ＲＡＭ２１のデータポインタ領域２１ａを指定す
る任意のアドレス（Ａｐ＋　）をデータバス２６に送出
する。これによってレジスタポインタ２８にデータポイ
ンタ領域２１ａを指定するアドレス（Ａｐ＋　）が格納
される。

次の第２サイクルで、ＣＰｔＪ２０は上記と同一のデー
タポインタ領Ｍ２１ａのアドレス（Ａｐ＋　）をアドレ
スバス２３に送出し、かつデータ記憶領域２１ｂを指定
する任意のアドレス（Ａｄ＋　）をデータバス２６に送
出する。アドレスセレクタ２４はアドレスバスのアドレ
スを選択してＲＡＭ２１に供給し、このため、データポ
インタ領域２１ａの指定アドレス（Ａｐ＋　）にはデー
タ記憶領域２１ｂの指定アドレス（Ａｄ＋　）が記憶さ
れる。

また、同時に、比較器２５がロード信号を発生するため
に、データバス２６よりのデータ記憶領域２１ｂの指定
アドレス（Ａｄ＋　）はキャッシュレジスタ２７に格納
される。

次の第３サイクルで、ＣＰＵ２０はレジスタ使用のアク
セス命令信号をアドレスセレクタ２４に供給する。これ
によってキャッシュレジスタ２７のデータ記憶領域２１
ｂの指定アドレス（Ａｄ＋　）がＲＡＭ２１に供給され
、データ記憶領域２１ｂのアドレス（Ａｄ＋　）にＣＰ
Ｕ２０又はｌ１０２２からデータバス２６を介して入来
するデータが書き込まれ、或いはアドレス（Ａｄ＋）か
ら読み出されたデータがデータバス２６に送出される。

第４サイクル及びそれ以降の各サイクルにおいても第３
サイクルと同様にしてデータ記憶領域２１ｂのアドレス
（Ａｄ＋　）がアクセスされる。

他のデータ記憶領域２１ｂを連続してアクセスする場合
にも、まったく同様にして第１．第２サイクルでデータ
ポインタ領域２１ａの任意のアドレス（Ａｐη）及びキ
ャッシュレジスタ２７にデータ記憶領域２１ｂの任意の
アドレス（Ａｄｔ＋　）を書き込み、第３サイクル以降
でデータ記憶領域２１ｂのアドレス（Ａｄη）をアクセ
スする。

このように、第１．第２サイクルでキャッシュレジスタ
２７にデータ記憶領域２１ｂのアクセスすべきアドレス
を格納した後は１サイクルでそのアクセスすべきアドレ
スを連続してアクセスできるため、同一アドレスのアク
セス回数が多いほど高速アクセスが可能となる。

また、データポインタ領域２１ａの記憶容量に係りなく
、キャッシュレジスタ２７．レジスタポインタ２８は１
アドレス分のアドレスを格納できれば良く、回路構成が
簡易である。

（発明の効果） 上述の如く、本発明のマイクロプロセッサによれば、回
路構成が面易で、メモリの高速アクセスが可能であり、
実用上極めて有用である。

【図面の簡単な説明】

第１図は本発明のマイクロプロセッサの一実施例のブロ
ック構成図、 第２図は従来のマイクロプロセッサの一例のブロック構
成図である。 第１図中、 ２０はｃｐｕ。 ２１はＲＡＭ。 ２１ａはデータポインタ領域、 ２１ｂはデータ記憶領域、 ２２はｌ１０１ ２３はアドレスバス、 ２４はアドレスセレクタ、 ２５は比較鼎、 ２６はデータバス、 ２７はキャッシュレジスタ、 ２８はレジスタポインタ、 ２９はロード信号である。 本キ圃のマフ２ロブローｉｚ、、、 第１図

Claims (1)

1. 【特許請求の範囲】 メモリ（２１）のデータ記憶領域（２１ｂ）のアドレス
   が中央処理装置により書き込まれるデータポインタ領域
   （２１ａ）を該メモリ（２１）に設けたマイクロプロセ
   ッサにおいて、 該データポインタ領域（２１ａ）への書き込みを検出し
   てロード信号を発生する検出手段（２５、２８）と、 該ロード信号を供給されたとき該データポインタ領域（
   ２１ａ）に書き込まれるデータ記憶領域（２１ｂ）のア
   ドレスを格納した後格納したアドレスで該メモリ（２１
   ）のアクセスを行なうレジスタ手段（２７）とを有する
   ことを特徴とするマイクロプロセッサ。