JPS60246449A - 高速メモリのアドレス可変回路 - Google Patents
高速メモリのアドレス可変回路Info
- Publication number
- JPS60246449A JPS60246449A JP59101993A JP10199384A JPS60246449A JP S60246449 A JPS60246449 A JP S60246449A JP 59101993 A JP59101993 A JP 59101993A JP 10199384 A JP10199384 A JP 10199384A JP S60246449 A JPS60246449 A JP S60246449A
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- JP
- Japan
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- address
- memory
- program
- speed
- speed memory
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の技術分野
本発明は、メモリの一部に高速メモリを設けて、該メモ
リに対するメモリ制御回路を具備した情報処理装置にお
いて、上記高速メモリに対して割り当てるアドレスを可
変にする制御回路に関する。
リに対するメモリ制御回路を具備した情報処理装置にお
いて、上記高速メモリに対して割り当てるアドレスを可
変にする制御回路に関する。
世）技術の背景
一般に、情報処理装置において実行されるプログラムに
は、高速処理が要求されるルーチン（例えば、通信制御
装置において、多量の高速回線を処理するルーチン等）
が含まれている。
は、高速処理が要求されるルーチン（例えば、通信制御
装置において、多量の高速回線を処理するルーチン等）
が含まれている。
かかるプログラムを情報処理装置のハードウェア構造を
意識しないで、且つ該高速処理ルーチンを、情報処理装
置のメモリシステムの一部に設けられている高速メモリ
にのみ、格納できるように作成する為には、該高速メモ
リに対して割り当てるプログラムルーチンのアドレスを
プログラマ側で自由に設定できる、所謂可変構造とする
ことが必要となる。
意識しないで、且つ該高速処理ルーチンを、情報処理装
置のメモリシステムの一部に設けられている高速メモリ
にのみ、格納できるように作成する為には、該高速メモ
リに対して割り当てるプログラムルーチンのアドレスを
プログラマ側で自由に設定できる、所謂可変構造とする
ことが必要となる。
又、最近の半導体技術の著しい進歩に伴って、１６ＫＢ
、 ３２ＫＢ、 ６４ＫＢ・−・といった大容量の高速
メモリが得られるようになり、該高速メモリをメモリシ
ステムの一部に設けることが比較的に容易にできるよう
になってきた為、該高速メモリをプログラマに負担をか
けない方法で利用して、且つ情報処理装置の処理能力を
向上させる方法が要望されていた。
、 ３２ＫＢ、 ６４ＫＢ・−・といった大容量の高速
メモリが得られるようになり、該高速メモリをメモリシ
ステムの一部に設けることが比較的に容易にできるよう
になってきた為、該高速メモリをプログラマに負担をか
けない方法で利用して、且つ情報処理装置の処理能力を
向上させる方法が要望されていた。
（Ｃ） 従来技術と問題点
従来から、情報処理装置の処理能力を向上させる手段の
一つにメモリの高速化がある。然し、このメモリの高速
化には以下のような欠点がある。
一つにメモリの高速化がある。然し、このメモリの高速
化には以下のような欠点がある。
■メモリを総て高速化すると、該情報処理装置のコスト
アップに繋がる。特に、プログラムの一部のみが該情報
処理装置の処理能力に影響するような場合にはコスト高
が著しく現実的でない。
アップに繋がる。特に、プログラムの一部のみが該情報
処理装置の処理能力に影響するような場合にはコスト高
が著しく現実的でない。
■情報処理装置のメモリシステムの一部に高速メモリを
配置しても、当該高速メモリに対するアドレスは固定で
あるから、ファイルメモリから実行プログラムをローデ
ィングする時、プログラムの構造によっては、該高速走
行が要求されるプログラムルーチンが、必ず高速メモリ
上にローディングされるとは限らない。
配置しても、当該高速メモリに対するアドレスは固定で
あるから、ファイルメモリから実行プログラムをローデ
ィングする時、プログラムの構造によっては、該高速走
行が要求されるプログラムルーチンが、必ず高速メモリ
上にローディングされるとは限らない。
若し、該ルーチンを高速メモリにローディングできるよ
うにしようとすると、プログラマに対する負担が大きく
なるし、高速性を要求されるプログラムでのステフプ数
が増加する問題がある。
うにしようとすると、プログラマに対する負担が大きく
なるし、高速性を要求されるプログラムでのステフプ数
が増加する問題がある。
（ｄｌ 発明の目的
本発明は上記従来の欠点に鑑み、メモリシステムの一部
に高速メモリを有する情報処理装置において、該高速メ
モリに割り当てるプログラムルーチンのアドレスを、プ
ログラマが自由に設定できるようにすることにより、高
速走行が要求されるプログラムルーチンを高速メモリの
みにローディングできる方法を提供することを目的とす
るものである。
に高速メモリを有する情報処理装置において、該高速メ
モリに割り当てるプログラムルーチンのアドレスを、プ
ログラマが自由に設定できるようにすることにより、高
速走行が要求されるプログラムルーチンを高速メモリの
みにローディングできる方法を提供することを目的とす
るものである。
ｔｅｌ 発明の構成
そしてこの目的は、本発明によれば、メモリシステムの
一部に高速メモリを設けて、該メモリシステムに対する
メモリ制御回路を具備した情報処理装置において、実行
プログラムの内で、特に高速走行が要求されるプログラ
ムルーチンのアドレスを、上記メモリ制御回路に与える
手段を設け、該手段によって与えられたアドレスに従っ
て、上記メモリ制御回路が当該プログラムルーチンのみ
を上記高速メモリに格納するようにして、上記高速メモ
リに対して割り当てるアドレスを可変とする方法を提供
することによって達成され、メモリシステムの一部に設
けられた高速メモリに高速走行が要求されるプログラマ
ルーチンを自由に割り当てることができ、コストパーフ
ォマンスの優れた情報処理装置を構築できる利点がある
。
一部に高速メモリを設けて、該メモリシステムに対する
メモリ制御回路を具備した情報処理装置において、実行
プログラムの内で、特に高速走行が要求されるプログラ
ムルーチンのアドレスを、上記メモリ制御回路に与える
手段を設け、該手段によって与えられたアドレスに従っ
て、上記メモリ制御回路が当該プログラムルーチンのみ
を上記高速メモリに格納するようにして、上記高速メモ
リに対して割り当てるアドレスを可変とする方法を提供
することによって達成され、メモリシステムの一部に設
けられた高速メモリに高速走行が要求されるプログラマ
ルーチンを自由に割り当てることができ、コストパーフ
ォマンスの優れた情報処理装置を構築できる利点がある
。
Ｔｆｌ 発明の実施例
先ず、゛本発明の主旨を要約すると、本発明は、メモリ
システムの一部に高速メモリを設けて、該メモリシステ
ムに対するメモリ制御回路を具備した情報処理装置にお
いて、実行プログラム上の特定エリアに高速走行を要求
するプログラムルーチンの先頭アドレスを設定しておき
、該実行プログラムをローディングする前に、上記特定
エリアに設定されているアドレスを上記メモリ制御回路
に送出しておくことにより、該メモリ制御回路は上記実
行プログラムがローディングされた時、上記高速走行が
要求されるプログラムルーチンを、上記アドレスから、
例えばバンク単位（１６ＫＢ、 ３２ＫＢ、 ６’４Ｋ
Ｂ、・−）で当該高速メモリにローディングするように
したものである。
システムの一部に高速メモリを設けて、該メモリシステ
ムに対するメモリ制御回路を具備した情報処理装置にお
いて、実行プログラム上の特定エリアに高速走行を要求
するプログラムルーチンの先頭アドレスを設定しておき
、該実行プログラムをローディングする前に、上記特定
エリアに設定されているアドレスを上記メモリ制御回路
に送出しておくことにより、該メモリ制御回路は上記実
行プログラムがローディングされた時、上記高速走行が
要求されるプログラムルーチンを、上記アドレスから、
例えばバンク単位（１６ＫＢ、 ３２ＫＢ、 ６’４Ｋ
Ｂ、・−）で当該高速メモリにローディングするように
したものである。
以下本発明の実施例を図面によって詳述する。
ある情報処理装置で実行されるプログラムの一部のみが
、特に高速走行を要求される例として、通信制御装置の
ネットワークコントロールプログラム（以下ＮＣＰと云
う）がある。該ＮＣＰにおいては、多回線のデータを送
受信する必要があり、文字処理ルーチンの高速化が要求
される。以下本実施例においては、上記通信制御装置に
おいて実行されるプログラムを例にして説明する。
、特に高速走行を要求される例として、通信制御装置の
ネットワークコントロールプログラム（以下ＮＣＰと云
う）がある。該ＮＣＰにおいては、多回線のデータを送
受信する必要があり、文字処理ルーチンの高速化が要求
される。以下本実施例においては、上記通信制御装置に
おいて実行されるプログラムを例にして説明する。
第１図は通信制御装置のシステム構成を示した図であり
、第２図は本発明を実施した場合のプログラムの構造を
示した図であり、第３図は本発明を実施して高速メモリ
に任意のプログラムを割り当てた例を示した図である。
、第２図は本発明を実施した場合のプログラムの構造を
示した図であり、第３図は本発明を実施して高速メモリ
に任意のプログラムを割り当てた例を示した図である。
第１図において、１はホスト計算機で、通信制御装置４
を制御する。２は主記憶装置でファイルメモリ （例え
ば、ディスクバック）３に格納されているＮＣＰを通信
制御装置４にローディングするローダプログラムが入っ
ている。５はホスト針算機１とのインタフェースを制御
するチャネルアダプタ、６は一部メモリ（ＬＳＭ）７と
高速メモリ（８５Ｍ） ８を制御するメモリ制御回路で
ある。
を制御する。２は主記憶装置でファイルメモリ （例え
ば、ディスクバック）３に格納されているＮＣＰを通信
制御装置４にローディングするローダプログラムが入っ
ている。５はホスト針算機１とのインタフェースを制御
するチャネルアダプタ、６は一部メモリ（ＬＳＭ）７と
高速メモリ（８５Ｍ） ８を制御するメモリ制御回路で
ある。
第２図は本通信制御装置４で実行されるプログラムの構
造を示しており、アドレスＸは高速走行を要求するプロ
グラムルーチンのアドレスが設定されるエリアで、アド
レスＹは当該高速走行を要求するプログラムルーチンの
先頭アドレスＹを示している。
造を示しており、アドレスＸは高速走行を要求するプロ
グラムルーチンのアドレスが設定されるエリアで、アド
レスＹは当該高速走行を要求するプログラムルーチンの
先頭アドレスＹを示している。
先ず、アセンブラ言語で記述されたソースプログラムを
アセンブルする時に、該アセンブラのアドレス定義命令
により、アドレスＸのエリアに高速走行を要求するプロ
グラムルーチンのアドレスを定義しておく。
アセンブルする時に、該アセンブラのアドレス定義命令
により、アドレスＸのエリアに高速走行を要求するプロ
グラムルーチンのアドレスを定義しておく。
そして、第２図の斜線部が当該高速走行を要求するプロ
グラムルーチンのエリアで、その先頭アドレスがＹであ
る。
グラムルーチンのエリアで、その先頭アドレスがＹであ
る。
ホスト計算機１のローダプログラムは、上記のプログラ
ムを通信制御装置４にローディングする前に、アドレス
Ｘのデータ （即ち、上記アドレスＹ）をアドレス転送
コマンドにより通信制御装置４に転送する。
ムを通信制御装置４にローディングする前に、アドレス
Ｘのデータ （即ち、上記アドレスＹ）をアドレス転送
コマンドにより通信制御装置４に転送する。
通信制御装置４のチャネルアダプタ５は該データ （ア
ドレスＹ）を受信すると、メモリ制御回路６にアドレス
Ｙをセットする。
ドレスＹ）を受信すると、メモリ制御回路６にアドレス
Ｙをセットする。
メモリ制御回路６は当該アドレスがセントされると、そ
の後においてホスト計算ｆｉｌの上記ローダプログラム
によってローディングされてきた、上記実行プログラム
のＹ番地からＺバイト（一般に、バンク単位で１６ＫＢ
、 ３．２ＫＢ、 ６４ＫＢ−等が用いられる）を高速
メモリ（８３Ｍ）８に割り当てるように動作する。
の後においてホスト計算ｆｉｌの上記ローダプログラム
によってローディングされてきた、上記実行プログラム
のＹ番地からＺバイト（一般に、バンク単位で１６ＫＢ
、 ３．２ＫＢ、 ６４ＫＢ−等が用いられる）を高速
メモリ（８３Ｍ）８に割り当てるように動作する。
第３図は通信制御装置４内の一部メモリ（ＬＳＭ）７が
ＩＭＢで、高速メモリ（ＨＳＭ） ８が６４ＫＢの場合
に、本発明を実施して、高速走行を要求するプログラム
ルーチンがローディングされた高速メモリ（８５Ｍ）が
、任意の番地に割り当てられた例を示したもので、（ａ
）は高速メモリ（ＨＳＭ） ８を実行プログラムの低位
の番地〔例えば、１６進数でＯからＦＦＦＦ （６４Ｋ
Ｂ）番地〕に割り当てた場合を示しており、（ｂ）は高
速メモリ（８３Ｍ）８を実行プログラムの中間の番地〔
例えば、１６進数で２００００から２ＦＦＦＦ （６４
ＫＢ）番地〕に割り当てた場合を示しており、（ｃ）は
高速メモリ（ＨＳＭ）８を実行プログラムの高位の番地
〔例えば、１６進数でＦＯＯＯＯからＦＦＦＦＦ （６
４ＫＢ）番地〕に割り当てた場合を示している。
ＩＭＢで、高速メモリ（ＨＳＭ） ８が６４ＫＢの場合
に、本発明を実施して、高速走行を要求するプログラム
ルーチンがローディングされた高速メモリ（８５Ｍ）が
、任意の番地に割り当てられた例を示したもので、（ａ
）は高速メモリ（ＨＳＭ） ８を実行プログラムの低位
の番地〔例えば、１６進数でＯからＦＦＦＦ （６４Ｋ
Ｂ）番地〕に割り当てた場合を示しており、（ｂ）は高
速メモリ（８３Ｍ）８を実行プログラムの中間の番地〔
例えば、１６進数で２００００から２ＦＦＦＦ （６４
ＫＢ）番地〕に割り当てた場合を示しており、（ｃ）は
高速メモリ（ＨＳＭ）８を実行プログラムの高位の番地
〔例えば、１６進数でＦＯＯＯＯからＦＦＦＦＦ （６
４ＫＢ）番地〕に割り当てた場合を示している。
この場合、メモリ容量は全体でＩＭＢであるので、高速
メモリ（ｌ（ＳＭ） ８にある領域の６４ＫＢを割り当
てると、その領域に対応する一部メモリ（ＬＳＭ） ７
はなくなることになる。
メモリ（ｌ（ＳＭ） ８にある領域の６４ＫＢを割り当
てると、その領域に対応する一部メモリ（ＬＳＭ） ７
はなくなることになる。
以上の説明から明らかなように、本発明においては、プ
ログラマがアセンブル段階において、アドレス定義命令
によって、実行プログラムのアドレスＸのエリアに、高
速走行が必要なプログラムルーチンの先頭アドレスＹを
設定しておくだけで、当該任意の番地（但し、先頭アド
レスＹ）にあるプログラムルーチンを、高速メモリ（８
５Ｍ） ８にローディングすることができるのである。
ログラマがアセンブル段階において、アドレス定義命令
によって、実行プログラムのアドレスＸのエリアに、高
速走行が必要なプログラムルーチンの先頭アドレスＹを
設定しておくだけで、当該任意の番地（但し、先頭アド
レスＹ）にあるプログラムルーチンを、高速メモリ（８
５Ｍ） ８にローディングすることができるのである。
尚、本実施例においては、通信制御装置において実行さ
れるプログラムの中で、高速走行が要求されるプログラ
ムルーチンを、高速メモリにローディングする例で示し
たが、本発明の主旨からいってこれに限定されるもので
はなく、一般の情報処理装置で実行されるプログラムの
中に、該情報処理装置のメモリシステムに設けられてい
る高速メモリの容量（例えば、バンク単位で１６ＫＢ、
３２ＫＢ。
れるプログラムの中で、高速走行が要求されるプログラ
ムルーチンを、高速メモリにローディングする例で示し
たが、本発明の主旨からいってこれに限定されるもので
はなく、一般の情報処理装置で実行されるプログラムの
中に、該情報処理装置のメモリシステムに設けられてい
る高速メモリの容量（例えば、バンク単位で１６ＫＢ、
３２ＫＢ。
６４ＫＢ、・・等の容量）以内で、高速走行を要求する
プログラムルーチンが含まれている場合には、何等の制
限条件もなく適用できることは云う迄もないことである
。
プログラムルーチンが含まれている場合には、何等の制
限条件もなく適用できることは云う迄もないことである
。
（幻 発明の効果
以上、詳細に説明したように、本発明の高速メモリのア
ドレス可変回路は、メモリシステムの一部に高速メモリ
を設けて、該メモリシステムに対するメモリ制御回路を
具備した情報処理装置において、実行プログラム上の特
定エリアに高速走行を要求するプログラムルーチンの先
頭アドレスを設定しておき、該実行プログラムをローデ
ィングする前に、上記特定エリアに設定されているアド
レスを上記メモリ制御回路に送出しておくことにより、
該メモリ制御回路は上記実行プログラムがローディング
された時、上記高速走行が要求されるプログラムルーチ
ンを、上記アドレスから、例えばバンク単位（１６ＫＢ
、３２ＫＢ、６４ＫＢ＝）で当該高速メモリにローディ
ングするようにしたものであるので、情報処理装置のメ
モリシステムの一部だけに高速メモリを設けることで、
情報処理装置のコストダウンを図り、この高速メモリに
当該情報処理装置の処理能力に影響する（即ち、高速走
行を要求する）プログラムルーチンを割り当てることに
より、コストバーフォマンスの優れた装置を構築できる
効果がある。
ドレス可変回路は、メモリシステムの一部に高速メモリ
を設けて、該メモリシステムに対するメモリ制御回路を
具備した情報処理装置において、実行プログラム上の特
定エリアに高速走行を要求するプログラムルーチンの先
頭アドレスを設定しておき、該実行プログラムをローデ
ィングする前に、上記特定エリアに設定されているアド
レスを上記メモリ制御回路に送出しておくことにより、
該メモリ制御回路は上記実行プログラムがローディング
された時、上記高速走行が要求されるプログラムルーチ
ンを、上記アドレスから、例えばバンク単位（１６ＫＢ
、３２ＫＢ、６４ＫＢ＝）で当該高速メモリにローディ
ングするようにしたものであるので、情報処理装置のメ
モリシステムの一部だけに高速メモリを設けることで、
情報処理装置のコストダウンを図り、この高速メモリに
当該情報処理装置の処理能力に影響する（即ち、高速走
行を要求する）プログラムルーチンを割り当てることに
より、コストバーフォマンスの優れた装置を構築できる
効果がある。
第１図は通信制御装置のシステム構成を示した図、第２
図は本発明を実施した場合のプログラムの構造を示した
図、第３図は本発明を実施して高速メモリに任意のプロ
グラムを割り当てた例を示した図である。 図面において、１はホスト計算機、２は主記憶装置、３
はファイルメモリ （例えば、ディスクバンク）、４は
通信制御装置、５はチャネルアダプタ。 ６はメモリ制御回路、７は一部メモリ（ＬＳＭ）、 ８
は高速メモリ（Ｈ５？’ｌ） 、 Ｘ、 Ｙは実行プロ
グラムのアドレス、をそれぞれ示す。 第 １２ 第 ２２ 阜 ３ 口 Ｃａ） （ｂ） ’ （ｃン
図は本発明を実施した場合のプログラムの構造を示した
図、第３図は本発明を実施して高速メモリに任意のプロ
グラムを割り当てた例を示した図である。 図面において、１はホスト計算機、２は主記憶装置、３
はファイルメモリ （例えば、ディスクバンク）、４は
通信制御装置、５はチャネルアダプタ。 ６はメモリ制御回路、７は一部メモリ（ＬＳＭ）、 ８
は高速メモリ（Ｈ５？’ｌ） 、 Ｘ、 Ｙは実行プロ
グラムのアドレス、をそれぞれ示す。 第 １２ 第 ２２ 阜 ３ 口 Ｃａ） （ｂ） ’ （ｃン
Claims (1)
- メモリシステムの一部に高速メモリを設けて、該メモリ
システムに対するメモリ制御回路を具備した情報処理装
置において、実行プログラムの内で、高速走行が要求さ
れるプログラムルーチンのアドレスを、上記メモリ制御
回路に与える手段を設け、該手段によって与えられたア
ドレスに従って、上記メモリ制御回路が当該プログラム
ルーチンのみを上記高速メモリに格納するようにして、
上記高速メモリに対して割り当てるアドレスを可変とし
たことを特徴とする高速メモリのアドレス可変回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59101993A JPS60246449A (ja) | 1984-05-21 | 1984-05-21 | 高速メモリのアドレス可変回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59101993A JPS60246449A (ja) | 1984-05-21 | 1984-05-21 | 高速メモリのアドレス可変回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60246449A true JPS60246449A (ja) | 1985-12-06 |
Family
ID=14315350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59101993A Pending JPS60246449A (ja) | 1984-05-21 | 1984-05-21 | 高速メモリのアドレス可変回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60246449A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63178349A (ja) * | 1987-01-20 | 1988-07-22 | Fujitsu Ltd | マイクロプロセツサ |
-
1984
- 1984-05-21 JP JP59101993A patent/JPS60246449A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63178349A (ja) * | 1987-01-20 | 1988-07-22 | Fujitsu Ltd | マイクロプロセツサ |
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