JPH0546385A - レジスタ干渉制御回路 - Google Patents
レジスタ干渉制御回路Info
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- JPH0546385A JPH0546385A JP20666091A JP20666091A JPH0546385A JP H0546385 A JPH0546385 A JP H0546385A JP 20666091 A JP20666091 A JP 20666091A JP 20666091 A JP20666091 A JP 20666091A JP H0546385 A JPH0546385 A JP H0546385A
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Abstract
(57)【要約】
【目的】 本発明は、ＲＲ形式のＡＮＤ，ＯＲ命令の演
算結果であるレジスタの内容を、後続の命令がアドレス
として用いている場合のレジスタ干渉制御方式に関し、
レジスタ干渉があるときのパイプラインの乱れを無くす
ることを目的とする。 【構成】 パイプラインで制御される情報処理装置にお
いて、ＲＲ形式のＡＮＤ，ＯＲ命令の演算結果である汎
用レジスタ(GR)の内容を、後続の命令がアドレスとして
用いていることを検出したとき、該ＲＲ形式のＡＮＤ，
ＯＲ命令のＡステートでのオペランドアドレスの計算の
中間結果である「ＳＵＭ」と「ＣＡＲＲＹ」の論理和し
たものを、該ＯＲ命令の演算結果とし、上記「ＳＵＭ」
の否定した結果と、上記「ＣＡＲＲＹ」の論理積したも
のを、該ＡＮＤ命令の演算結果として、後続命令のＡス
テートのオペランドアドレス計算回路にバイパスするよ
うに構成する。
算結果であるレジスタの内容を、後続の命令がアドレス
として用いている場合のレジスタ干渉制御方式に関し、
レジスタ干渉があるときのパイプラインの乱れを無くす
ることを目的とする。 【構成】 パイプラインで制御される情報処理装置にお
いて、ＲＲ形式のＡＮＤ，ＯＲ命令の演算結果である汎
用レジスタ(GR)の内容を、後続の命令がアドレスとして
用いていることを検出したとき、該ＲＲ形式のＡＮＤ，
ＯＲ命令のＡステートでのオペランドアドレスの計算の
中間結果である「ＳＵＭ」と「ＣＡＲＲＹ」の論理和し
たものを、該ＯＲ命令の演算結果とし、上記「ＳＵＭ」
の否定した結果と、上記「ＣＡＲＲＹ」の論理積したも
のを、該ＡＮＤ命令の演算結果として、後続命令のＡス
テートのオペランドアドレス計算回路にバイパスするよ
うに構成する。
Description
【０００１】
【産業上の利用分野】本発明は、パイプラインで制御さ
れる情報処理装置において、レジスタレジスタ形式（Ｒ
Ｒ形式）のＡＮＤ，ＯＲ命令の演算結果であるレジスタ
の内容を、後続の命令がアドレスとして用いている場合
のレジスタ干渉制御方式に関する。
れる情報処理装置において、レジスタレジスタ形式（Ｒ
Ｒ形式）のＡＮＤ，ＯＲ命令の演算結果であるレジスタ
の内容を、後続の命令がアドレスとして用いている場合
のレジスタ干渉制御方式に関する。
【０００２】パイプラインで制御される情報処理装置で
は、例えば、複数個のステートで構成されるパイプライ
ンに、１マシンサイクル毎に命令を投入して、複数マシ
ンサイクルで各命令の実行が完了する命令を、見掛け
上、１マシンサイクルで完了するように制御される。
は、例えば、複数個のステートで構成されるパイプライ
ンに、１マシンサイクル毎に命令を投入して、複数マシ
ンサイクルで各命令の実行が完了する命令を、見掛け
上、１マシンサイクルで完了するように制御される。
【０００３】然しながら、該パイプラインに投入される
命令の相互にレジスタ干渉があると、後続の命令は、先
行のレジスタの演算結果が、例えば、Ｅステートで出力
されるまで、該当のステート、例えば、Ａステートを待
つ、所謂、インタロック制御が行われ、該パイプライン
に乱れが生じる。
命令の相互にレジスタ干渉があると、後続の命令は、先
行のレジスタの演算結果が、例えば、Ｅステートで出力
されるまで、該当のステート、例えば、Ａステートを待
つ、所謂、インタロック制御が行われ、該パイプライン
に乱れが生じる。
【０００４】従って、最近のように、情報処理装置の一
層の高速化が要求されている場合には、できる限り、該
インタロック制御のかかることのないレジスタ干渉制御
方式が要求される。
層の高速化が要求されている場合には、できる限り、該
インタロック制御のかかることのないレジスタ干渉制御
方式が要求される。
【０００５】
【従来の技術】図３は、従来のパイプライン制御におけ
るＲＲ形式のＯＲ、ＡＮＤ命令の処理の流れを示した図
である。
るＲＲ形式のＯＲ、ＡＮＤ命令の処理の流れを示した図
である。
【０００６】従来、論理和命令（以下、ＯＲ命令とい
う）、論理積命令（以下、ＡＮＤ命令という）の処理
は、図示されている如くに、Ｅステート（演算ステー
ト）で演算され、Ｗステート（格納ステート）で、汎用
レジスタ（以下、ＧＲという）に書き込まれる。
う）、論理積命令（以下、ＡＮＤ命令という）の処理
は、図示されている如くに、Ｅステート（演算ステー
ト）で演算され、Ｗステート（格納ステート）で、汎用
レジスタ（以下、ＧＲという）に書き込まれる。
【０００７】その時、後続命令がその結果を、例えば、
Ａステート（オペランドアドレス計算ステート）で、オ
ペランドアドレスの計算の為のアドレスとして用いるな
らば、後続命令はＤステート（デコードステート）のま
まで抑止（インタロックされる）され、結果が上記ＧＲ
に書込む時、即ち、該ＯＲ命令，又は、ＡＮＤ命令の、
上記Ｗステートで、後続命令のＡステート（アドレス計
算ステート）にバイパスされ、ベースレジスタ（Ｂ
Ｒ），又は、インデックスレジスタ（ＸＲ）等にセット
されて、Ａステート（アドレス計算ステート）に入る事
ができる。そのためパイプラインに乱れが生じている。
Ａステート（オペランドアドレス計算ステート）で、オ
ペランドアドレスの計算の為のアドレスとして用いるな
らば、後続命令はＤステート（デコードステート）のま
まで抑止（インタロックされる）され、結果が上記ＧＲ
に書込む時、即ち、該ＯＲ命令，又は、ＡＮＤ命令の、
上記Ｗステートで、後続命令のＡステート（アドレス計
算ステート）にバイパスされ、ベースレジスタ（Ｂ
Ｒ），又は、インデックスレジスタ（ＸＲ）等にセット
されて、Ａステート（アドレス計算ステート）に入る事
ができる。そのためパイプラインに乱れが生じている。
【０００８】
【発明が解決しようとする課題】従って、ＲＲ形式のＯ
Ｒ、ＡＮＤ命令の実行結果が後続命令で用いられる時、
従来は、実行結果が得られるまで、後続命令はインター
ロックされるために、その間、当該情報処理装置は何ら
処理を行わない無駄が生じていた。
Ｒ、ＡＮＤ命令の実行結果が後続命令で用いられる時、
従来は、実行結果が得られるまで、後続命令はインター
ロックされるために、その間、当該情報処理装置は何ら
処理を行わない無駄が生じていた。
【０００９】つまりパイプラインのより早いステートで
ＲＲ形式のＯＲ命令，ＡＮＤ命令が処理される場合と比
較すると、後続命令が抑止されている分だけ処理速度が
遅くなっていることがわかる。
ＲＲ形式のＯＲ命令，ＡＮＤ命令が処理される場合と比
較すると、後続命令が抑止されている分だけ処理速度が
遅くなっていることがわかる。
【００１０】本発明は上記従来の欠点に鑑み、パイプラ
インで制御される情報処理装置において、ＲＲ形式のＡ
ＮＤ命令，ＯＲ命令の演算結果であるレジスタの内容
を、後続の命令がアドレスとして用いている場合のレジ
スタ干渉があった場合の、パイプラインの乱れを無くす
ることができるパイプライン制御回路を提供することを
目的とするものである。
インで制御される情報処理装置において、ＲＲ形式のＡ
ＮＤ命令，ＯＲ命令の演算結果であるレジスタの内容
を、後続の命令がアドレスとして用いている場合のレジ
スタ干渉があった場合の、パイプラインの乱れを無くす
ることができるパイプライン制御回路を提供することを
目的とするものである。
【００１１】
【課題を解決するための手段】図１は、本発明の原理説
明図である。上記の問題点は下記の如くに構成したレジ
スタ干渉制御回路によって解決される。
明図である。上記の問題点は下記の如くに構成したレジ
スタ干渉制御回路によって解決される。
【００１２】パイプラインで制御される情報処理装置に
おいて、レジスタレジスタ形式（ＲＲ形式）の論理積命
令（ＡＮＤ命令），論理和命令（ＯＲ命令）の演算結果
である汎用レジスタ(GR)の内容を、後続の命令がアドレ
スとして用いていることを検出するレジスタ干渉検出回
路 (比較器) 2 と、該レジスタレジスタ形式（ＲＲ形
式）の論理積命令（ＡＮＤ命令），論理和命令（ＯＲ命
令）のＡステート（オペランドアドレス計算ステート）
でオペランドアドレスの計算の中間結果である「ＳＵ
Ｍ」と「ＣＡＲＲＹ」の論理和したものを、該論理和命
令（ＯＲ命令）の演算結果とし、上記「ＳＵＭ」の否定
した結果と、上記「ＣＡＲＲＹ」の論理積したものを、
該論理積命令（ＡＮＤ命令）の演算結果として、後続命
令の上記Ａステート（オペランドアドレス計算ステー
ト）のオペランドアドレス計算回路 1にバイパスする手
段 3,4,5, とを設けて、上記レジスタ干渉検出回路
(比較器) 2 で、上記レジスタレジスタ形式（ＲＲ形
式）の論理積命令（ＡＮＤ命令），又は、論理和命令
（ＯＲ命令）と、後続命令との間でレジスタ干渉が検出
されたとき、上記レジスタレジスタ形式（ＲＲ形式）の
論理積命令（ＡＮＤ命令），又は、論理和命令（ＯＲ命
令）の、上記Ａステート（オペランドアドレス計算ステ
ート）での論理積，又は、論理和の演算結果を、上記バ
イパスルートを介して後続命令の上記Ａステート（オ
ペランドアドレス計算ステート）のオペランドアドレス
計算回路 1にバイパスするように制御する。
おいて、レジスタレジスタ形式（ＲＲ形式）の論理積命
令（ＡＮＤ命令），論理和命令（ＯＲ命令）の演算結果
である汎用レジスタ(GR)の内容を、後続の命令がアドレ
スとして用いていることを検出するレジスタ干渉検出回
路 (比較器) 2 と、該レジスタレジスタ形式（ＲＲ形
式）の論理積命令（ＡＮＤ命令），論理和命令（ＯＲ命
令）のＡステート（オペランドアドレス計算ステート）
でオペランドアドレスの計算の中間結果である「ＳＵ
Ｍ」と「ＣＡＲＲＹ」の論理和したものを、該論理和命
令（ＯＲ命令）の演算結果とし、上記「ＳＵＭ」の否定
した結果と、上記「ＣＡＲＲＹ」の論理積したものを、
該論理積命令（ＡＮＤ命令）の演算結果として、後続命
令の上記Ａステート（オペランドアドレス計算ステー
ト）のオペランドアドレス計算回路 1にバイパスする手
段 3,4,5, とを設けて、上記レジスタ干渉検出回路
(比較器) 2 で、上記レジスタレジスタ形式（ＲＲ形
式）の論理積命令（ＡＮＤ命令），又は、論理和命令
（ＯＲ命令）と、後続命令との間でレジスタ干渉が検出
されたとき、上記レジスタレジスタ形式（ＲＲ形式）の
論理積命令（ＡＮＤ命令），又は、論理和命令（ＯＲ命
令）の、上記Ａステート（オペランドアドレス計算ステ
ート）での論理積，又は、論理和の演算結果を、上記バ
イパスルートを介して後続命令の上記Ａステート（オ
ペランドアドレス計算ステート）のオペランドアドレス
計算回路 1にバイパスするように制御する。
【００１３】
【作用】本発明においては、ＲＲ命令のＡステート（オ
ペランドアドレス計算ステート）で、該ＲＲ命令のオペ
ランドデータをその儘、用いていることに着目して、一
連のパイプラインのＥステート（演算ステート）で得ら
れていたＲＲ形式のＯＲ命令、ＡＮＤ命令の実行結果
を、それ以前のＡステート（アドレス計算ステート）
で、そのアドレス計算の中間和として得られる「ＳＵ
Ｍ」と「ＣＡＲＲＹ」の結果を用いて求めることによ
り、従来このＯＲ、ＡＮＤ命令により得られた結果をア
ドレスとして用いる後続命令は、該ＯＲ、ＡＮＤ命令が
終わるまで、インターロックされていたものが、ＲＲ形
式のＯＲ、ＡＮＤ命令がＡステートを終わると同時に、
後続命令がＡステートに入る事をできるようにしたもの
である。
ペランドアドレス計算ステート）で、該ＲＲ命令のオペ
ランドデータをその儘、用いていることに着目して、一
連のパイプラインのＥステート（演算ステート）で得ら
れていたＲＲ形式のＯＲ命令、ＡＮＤ命令の実行結果
を、それ以前のＡステート（アドレス計算ステート）
で、そのアドレス計算の中間和として得られる「ＳＵ
Ｍ」と「ＣＡＲＲＹ」の結果を用いて求めることによ
り、従来このＯＲ、ＡＮＤ命令により得られた結果をア
ドレスとして用いる後続命令は、該ＯＲ、ＡＮＤ命令が
終わるまで、インターロックされていたものが、ＲＲ形
式のＯＲ、ＡＮＤ命令がＡステートを終わると同時に、
後続命令がＡステートに入る事をできるようにしたもの
である。
【００１４】図１は本発明の原理図である。従来、Ａス
テートにおいて、オペランドアドレス生成の為に、ベー
スレジスタ(BR)と、インデックスレジスタ(XR)とを用い
て、２つのオペランドアドレスを、２つのワークレジス
タ(WAR 1,WAR 2) に生成している。 (尚、命令によって
は、オペランドアドレスの計算結果を、上記ベースレジ
スタ(BR), 又は、インデックスレジスタ(XR)に格納する
ことがあるので、上記のように、演算結果は、２つのワ
ークレジスタ(WAR 1,WAR 2) に生成される。)一般的
に、オペランドアドレスの生成には、桁上げ保存加算器
(CSA) を用いて、上記ベースレジスタ(BR)と、インデッ
クスレジスタ(XR)の中間和である合計(SUM) と、桁上が
り(CARRY) とを求め、次の桁上げ先見加算器(CLHA)によ
り、上記ベースレジスタ(BR)と、インデックスレジスタ
(XR)の最終和を求めている。
テートにおいて、オペランドアドレス生成の為に、ベー
スレジスタ(BR)と、インデックスレジスタ(XR)とを用い
て、２つのオペランドアドレスを、２つのワークレジス
タ(WAR 1,WAR 2) に生成している。 (尚、命令によって
は、オペランドアドレスの計算結果を、上記ベースレジ
スタ(BR), 又は、インデックスレジスタ(XR)に格納する
ことがあるので、上記のように、演算結果は、２つのワ
ークレジスタ(WAR 1,WAR 2) に生成される。)一般的
に、オペランドアドレスの生成には、桁上げ保存加算器
(CSA) を用いて、上記ベースレジスタ(BR)と、インデッ
クスレジスタ(XR)の中間和である合計(SUM) と、桁上が
り(CARRY) とを求め、次の桁上げ先見加算器(CLHA)によ
り、上記ベースレジスタ(BR)と、インデックスレジスタ
(XR)の最終和を求めている。
【００１５】従って、該オペランドアドレス計算の中間
結果である合計（ＳＵＭ）と桁上がり (ＣＡＲＲＹ）
を、ビット単位で論理和（ＯＲ）することにより、該２
つのオペランドアドレスのＯＲを取ることができ、又、
該合計（ＳＵＭ）の反転したものと桁上がり（ＣＡＲＲ
Ｙ）をビット単位で論理積（ＡＮＤ）を取ることによ
り、２つのオペランドアドレスのＡＮＤを取ることがで
きる。
結果である合計（ＳＵＭ）と桁上がり (ＣＡＲＲＹ）
を、ビット単位で論理和（ＯＲ）することにより、該２
つのオペランドアドレスのＯＲを取ることができ、又、
該合計（ＳＵＭ）の反転したものと桁上がり（ＣＡＲＲ
Ｙ）をビット単位で論理積（ＡＮＤ）を取ることによ
り、２つのオペランドアドレスのＡＮＤを取ることがで
きる。
【００１６】ＲＲ形式のＯＲ命令，ＡＮＤ命令は、その
オペランド１，２を、該命令に従ってＥステートにおい
て処理し、オペランド１に書き込む命令であるため、Ａ
ステートにおいて、第１，及び、第２オペランドのレジ
スタとして、ベースレジスタ(BR)と、インデックスレジ
スタ(XR)とを用い、該命令のＡステートの実行によって
得られたオペランドアドレスをワークレジスタ(WAR 1)
に書き込むことにより、該ワークレジスタ(WAR 1) で得
られた結果と、上記Ｅステート（演算ステート）におい
て、Ｅユニット（演算ユニット）で得られた結果は等価
である。
オペランド１，２を、該命令に従ってＥステートにおい
て処理し、オペランド１に書き込む命令であるため、Ａ
ステートにおいて、第１，及び、第２オペランドのレジ
スタとして、ベースレジスタ(BR)と、インデックスレジ
スタ(XR)とを用い、該命令のＡステートの実行によって
得られたオペランドアドレスをワークレジスタ(WAR 1)
に書き込むことにより、該ワークレジスタ(WAR 1) で得
られた結果と、上記Ｅステート（演算ステート）におい
て、Ｅユニット（演算ユニット）で得られた結果は等価
である。
【００１７】これにより、ＲＲ形式のＯＲ命令、ＡＮＤ
命令はＥユニット（演算ユニット）を経由せずに実行す
る事が可能であるため、本発明においては、後続命令が
レジスタ干渉を起こしているかどうかを、該後続命令の
ベースレジスタ(BR)と、インデックスレジスタ(XR)をデ
コードした内容と、上記先行のＯＲ命令、ＡＮＤ命令の
Ａステート（アドレス計算ステート）での、上記ベース
レジスタ(BR)と、インデックスレジスタ(XR)をデコード
した内容とを比較し、一致した場合には、レジスタ干渉
があったとして、該後続命令のＡステート (アドレス計
算ステート) では、上記先行命令のＡステートでの演算
結果であるワークレジスタ(WAR 1) の内容を選択して、
オペランドアドレスの計算を行うようにする。
命令はＥユニット（演算ユニット）を経由せずに実行す
る事が可能であるため、本発明においては、後続命令が
レジスタ干渉を起こしているかどうかを、該後続命令の
ベースレジスタ(BR)と、インデックスレジスタ(XR)をデ
コードした内容と、上記先行のＯＲ命令、ＡＮＤ命令の
Ａステート（アドレス計算ステート）での、上記ベース
レジスタ(BR)と、インデックスレジスタ(XR)をデコード
した内容とを比較し、一致した場合には、レジスタ干渉
があったとして、該後続命令のＡステート (アドレス計
算ステート) では、上記先行命令のＡステートでの演算
結果であるワークレジスタ(WAR 1) の内容を選択して、
オペランドアドレスの計算を行うようにする。
【００１８】例えば、Ａステート（アドレス計算ステー
ト）において、図１に示す通り、ワークレジスタ(WAR
1) に得られた２つのオペランド 1,2の論理積（ＡＮ
Ｄ），又は、論理和（ＯＲ）のアドレスを、バイパスル
ートを介して後続命令のＡステートのオペランドアド
レス計算回路にバイパスすることにより、後続命令のパ
イプラインの乱れを抑えることができる。
ト）において、図１に示す通り、ワークレジスタ(WAR
1) に得られた２つのオペランド 1,2の論理積（ＡＮ
Ｄ），又は、論理和（ＯＲ）のアドレスを、バイパスル
ートを介して後続命令のＡステートのオペランドアド
レス計算回路にバイパスすることにより、後続命令のパ
イプラインの乱れを抑えることができる。
【００１９】
【実施例】以下本発明の実施例を図面によって詳述す
る。前述の図１は、本発明の原理説明図であり、図２
は、本発明の一実施例を示した図である。
る。前述の図１は、本発明の原理説明図であり、図２
は、本発明の一実施例を示した図である。
【００２０】本発明においては、パイプラインで制御さ
れる情報処理装置において、ＲＲ形式のＡＮＤ命令，Ｏ
Ｒ命令の演算結果である汎用レジスタ(GR)の内容を、後
続の命令がアドレスとして用いていることを検出するレ
ジスタ干渉検出回路 (比較器) 2 と、該ＲＲ形式ＡＮＤ
命令，ＯＲ命令のＡステート（オペランドアドレス計算
ステート）でオペランドアドレスの計算の中間結果であ
る「ＳＵＭ」と「ＣＡＲＲＹ」をビット単位で論理和し
たものを、該ＯＲ命令の演算結果とし、上記「ＳＵＭ」
の否定した結果と、上記「ＣＡＲＲＹ」をビット単位で
論理積したものを、該ＡＮＤ命令の演算結果として、後
続命令の上記Ａステートのオペランドアドレス計算回路
2にバイパスする手段 3,4,5, が、本発明を実施する
のに必要な手段である。尚、全図を通して同じ符号は同
じ対象物を示している。
れる情報処理装置において、ＲＲ形式のＡＮＤ命令，Ｏ
Ｒ命令の演算結果である汎用レジスタ(GR)の内容を、後
続の命令がアドレスとして用いていることを検出するレ
ジスタ干渉検出回路 (比較器) 2 と、該ＲＲ形式ＡＮＤ
命令，ＯＲ命令のＡステート（オペランドアドレス計算
ステート）でオペランドアドレスの計算の中間結果であ
る「ＳＵＭ」と「ＣＡＲＲＹ」をビット単位で論理和し
たものを、該ＯＲ命令の演算結果とし、上記「ＳＵＭ」
の否定した結果と、上記「ＣＡＲＲＹ」をビット単位で
論理積したものを、該ＡＮＤ命令の演算結果として、後
続命令の上記Ａステートのオペランドアドレス計算回路
2にバイパスする手段 3,4,5, が、本発明を実施する
のに必要な手段である。尚、全図を通して同じ符号は同
じ対象物を示している。
【００２１】以下、図１、図２を用いて、本発明のレジ
スタ干渉制御回路の構成と動作を説明する。図２は、本
発明の一実施例を示した図であり、上記オペランドアド
レス計算回路で、ＯＲ命令，又は、ＡＮＤ命令が指示す
る２つのオペランドデータ (第１オペランドと、第２オ
ペランド）の論理和（ＯＲ）と、論理積（ＡＮＤ）を求
める回路の具体例を示している。
スタ干渉制御回路の構成と動作を説明する。図２は、本
発明の一実施例を示した図であり、上記オペランドアド
レス計算回路で、ＯＲ命令，又は、ＡＮＤ命令が指示す
る２つのオペランドデータ (第１オペランドと、第２オ
ペランド）の論理和（ＯＲ）と、論理積（ＡＮＤ）を求
める回路の具体例を示している。
【００２２】前述のように、オペランドアドレスの生成
には、桁上げ保存加算器(CSA) 101を用いて、上記ベー
スレジスタ(BR)と、インデックスレジスタ(XR)の中間和
である合計(SUM) と、桁上がり(CARRY) とを求め、次の
桁上げ先見加算器(CLHA) 102により、上記ベースレジス
タ(BR)と、インデックスレジスタ(XR)の最終和を、ワー
クレジスタ(WAR 1, 又は、WAR 2) 5に求めている。
には、桁上げ保存加算器(CSA) 101を用いて、上記ベー
スレジスタ(BR)と、インデックスレジスタ(XR)の中間和
である合計(SUM) と、桁上がり(CARRY) とを求め、次の
桁上げ先見加算器(CLHA) 102により、上記ベースレジス
タ(BR)と、インデックスレジスタ(XR)の最終和を、ワー
クレジスタ(WAR 1, 又は、WAR 2) 5に求めている。
【００２３】従って、該オペランドアドレス計算の中間
結果である合計（ＳＵＭ）と，桁上がり（ＣＡＲＲＹ）
の論理和（ＯＲ）を、論理和回路(OR)3でビット対応で
論理和（ＯＲ）することにより、該２つのオペランドデ
ータのＯＲを取ることができ、又、該合計（ＳＵＭ）の
反転したものと，桁上がり（ＣＡＲＲＹ）の論理積（Ａ
ＮＤ）を、論理積回路(AND) 4 でビット対応で論理積
（ＡＮＤ）することにより、２つのオペランドデータの
ＡＮＤを取ることができる。
結果である合計（ＳＵＭ）と，桁上がり（ＣＡＲＲＹ）
の論理和（ＯＲ）を、論理和回路(OR)3でビット対応で
論理和（ＯＲ）することにより、該２つのオペランドデ
ータのＯＲを取ることができ、又、該合計（ＳＵＭ）の
反転したものと，桁上がり（ＣＡＲＲＹ）の論理積（Ａ
ＮＤ）を、論理積回路(AND) 4 でビット対応で論理積
（ＡＮＤ）することにより、２つのオペランドデータの
ＡＮＤを取ることができる。
【００２４】上記２つのオペランドデータのＯＲ／ＡＮ
Ｄと、通常のオペランドアドレスの計算結果である、上
記桁上げ先見加算器(CLHA) 102の出力結果を、セレクタ
(SEL) で選択して、ワークレジスタ(WAR 1) 5 に格納す
る。
Ｄと、通常のオペランドアドレスの計算結果である、上
記桁上げ先見加算器(CLHA) 102の出力結果を、セレクタ
(SEL) で選択して、ワークレジスタ(WAR 1) 5 に格納す
る。
【００２５】一方、図１に示したように、先行のＯＲ／
ＡＮＤ命令のＡステート（オペランドアドレス計算ステ
ート）でのベースレジスタ(BR)と, インデックスレジス
タ(XR)とをデコードしたものと、該ＯＲ／ＡＮＤ命令の
後続命令のＡステート（オペランドアドレス計算ステー
ト）でのベースレジスタ(BR)と, インデックスレジスタ
(XR)とをデコードしたものとを、比較回路 2で比較し
て、一致出力が得られたとき、該先行のＯＲ／ＡＮＤ命
令と、後続命令との間でレジスタ干渉が発生しているも
のと認識して、先行している上記ＯＲ／ＡＮＤ命令の演
算結果をバイパスルートを介して、当該後続命令の、
例えば、Ａステートのオペランドアドレスの計算に使用
するように構成することで、図１に示したように、パイ
プラインの乱れをなくして、後続命令のパイプライン処
理を行うことができる。
ＡＮＤ命令のＡステート（オペランドアドレス計算ステ
ート）でのベースレジスタ(BR)と, インデックスレジス
タ(XR)とをデコードしたものと、該ＯＲ／ＡＮＤ命令の
後続命令のＡステート（オペランドアドレス計算ステー
ト）でのベースレジスタ(BR)と, インデックスレジスタ
(XR)とをデコードしたものとを、比較回路 2で比較し
て、一致出力が得られたとき、該先行のＯＲ／ＡＮＤ命
令と、後続命令との間でレジスタ干渉が発生しているも
のと認識して、先行している上記ＯＲ／ＡＮＤ命令の演
算結果をバイパスルートを介して、当該後続命令の、
例えば、Ａステートのオペランドアドレスの計算に使用
するように構成することで、図１に示したように、パイ
プラインの乱れをなくして、後続命令のパイプライン処
理を行うことができる。
【００２６】このように、本発明は、パイプラインで制
御される情報処理装置において、ＲＲ形式のＡＮＤ，Ｏ
Ｒ命令の演算結果である汎用レジスタ(GR)の内容を、後
続の命令がアドレスとして用いていることを検出したと
き、該ＲＲ形式のＡＮＤ，ＯＲ命令のＡステートでのオ
ペランドアドレスの計算の中間結果である「ＳＵＭ」と
「ＣＡＲＲＹ」の論理和したものを、該ＯＲ命令の演算
結果とし、上記「ＳＵＭ」の否定した結果と、上記「Ｃ
ＡＲＲＹ」の論理積したものを、該ＡＮＤ命令の演算結
果として、後続命令のＡステートのオペランドアドレス
計算回路にバイパスするようにしたところに特徴があ
る。
御される情報処理装置において、ＲＲ形式のＡＮＤ，Ｏ
Ｒ命令の演算結果である汎用レジスタ(GR)の内容を、後
続の命令がアドレスとして用いていることを検出したと
き、該ＲＲ形式のＡＮＤ，ＯＲ命令のＡステートでのオ
ペランドアドレスの計算の中間結果である「ＳＵＭ」と
「ＣＡＲＲＹ」の論理和したものを、該ＯＲ命令の演算
結果とし、上記「ＳＵＭ」の否定した結果と、上記「Ｃ
ＡＲＲＹ」の論理積したものを、該ＡＮＤ命令の演算結
果として、後続命令のＡステートのオペランドアドレス
計算回路にバイパスするようにしたところに特徴があ
る。
【００２７】
【発明の効果】以上、詳細に説明したように、本発明の
レジスタ干渉制御方式は、パイプラインで制御される情
報処理装置において、そのＡステート（オペランドアド
レス計算ステート）で、桁上げ保存加算器(CSA) 101 を
用いて、該パイプラインに投入される命令の第１，第２
オペランドが示すベースレジスタ(BR)と、インデックス
レジスタ(XR)の中間和である合計(SUM) と、桁上がり(C
ARRY) とを求め、次の桁上げ先見加算器(CLHA) 102によ
り、上記ベースレジスタ(BR)と、インデックスレジスタ
(XR)の最終和を求めていることに着目し、該命令がＯＲ
命令，ＡＮＤ命令であるとき、該オペランドアドレス計
算の中間和である合計(SUM) と、桁上がり(CARRY) の論
理和を求めて、該ＯＲ命令の演算結果とし、該オペラン
ドアドレス計算の中間和である合計(SUM) の否定と、該
桁上がり(CARRY) の論理積を求めて、該ＡＮＤ命令の演
算結果として、該ＯＲ命令，ＡＮＤ命令と後続命令との
間にレジスタ干渉が発生しているこが検出されたとき、
上記Ａステート（オペランドアドレス計算ステート）の
論理和（ＯＲ），論理積（ＡＮＤ）結果を、該後続命令
のＡステート（オペランドアドレス計算ステート）のオ
ペランドアドレス計算回路 2にバイパスするようにした
ものであるので、ＲＲ形式のＯＲ、ＡＮＤ命令を実行す
る時、その結果をアドレスとして用いる後続命令を抑止
せず、図３に示した従来よりも、例えば、４サイクル早
く処理を始めることができ、それによりＤステートのイ
ンタロックを回避してパイプラインの乱れを無くす事が
できるため、処理の高速化ができる効果がある。
レジスタ干渉制御方式は、パイプラインで制御される情
報処理装置において、そのＡステート（オペランドアド
レス計算ステート）で、桁上げ保存加算器(CSA) 101 を
用いて、該パイプラインに投入される命令の第１，第２
オペランドが示すベースレジスタ(BR)と、インデックス
レジスタ(XR)の中間和である合計(SUM) と、桁上がり(C
ARRY) とを求め、次の桁上げ先見加算器(CLHA) 102によ
り、上記ベースレジスタ(BR)と、インデックスレジスタ
(XR)の最終和を求めていることに着目し、該命令がＯＲ
命令，ＡＮＤ命令であるとき、該オペランドアドレス計
算の中間和である合計(SUM) と、桁上がり(CARRY) の論
理和を求めて、該ＯＲ命令の演算結果とし、該オペラン
ドアドレス計算の中間和である合計(SUM) の否定と、該
桁上がり(CARRY) の論理積を求めて、該ＡＮＤ命令の演
算結果として、該ＯＲ命令，ＡＮＤ命令と後続命令との
間にレジスタ干渉が発生しているこが検出されたとき、
上記Ａステート（オペランドアドレス計算ステート）の
論理和（ＯＲ），論理積（ＡＮＤ）結果を、該後続命令
のＡステート（オペランドアドレス計算ステート）のオ
ペランドアドレス計算回路 2にバイパスするようにした
ものであるので、ＲＲ形式のＯＲ、ＡＮＤ命令を実行す
る時、その結果をアドレスとして用いる後続命令を抑止
せず、図３に示した従来よりも、例えば、４サイクル早
く処理を始めることができ、それによりＤステートのイ
ンタロックを回避してパイプラインの乱れを無くす事が
できるため、処理の高速化ができる効果がある。
【図１】本発明の原理説明図
【図２】本発明の一実施例を示した図
【図３】従来のパイプライン制御におけるＲＲ形式のＯ
Ｒ、ＡＮＤ命令の処理の流れを示した図
Ｒ、ＡＮＤ命令の処理の流れを示した図
1 オペランドアドレス計算回路 101 桁上げ保存加算器(CSA) 102 桁上げ
先見加算器(CLHA) 2 レジスタ干渉検出回路 (比較器) 3 論理和回路(OR) 4 論理積
回路(AND) 5 ワークレジスタ(WAR 1,WAR 2) バイパスルート D,A,T,B,E,W パイプラインの各ステート BR ベースレジスタ XR インデ
ックスレジスタ
先見加算器(CLHA) 2 レジスタ干渉検出回路 (比較器) 3 論理和回路(OR) 4 論理積
回路(AND) 5 ワークレジスタ(WAR 1,WAR 2) バイパスルート D,A,T,B,E,W パイプラインの各ステート BR ベースレジスタ XR インデ
ックスレジスタ
Claims (1)
- 【請求項１】パイプラインで制御される情報処理装置に
おいて、レジスタレジスタ形式（ＲＲ形式）の論理積命
令（ＡＮＤ命令），論理和命令（ＯＲ命令）の演算結果
である汎用レジスタ(GR)の内容を、後続の命令がアドレ
スとして用いていることを検出するレジスタ干渉検出回
路(2) と、 該レジスタレジスタ形式（ＲＲ形式）の論理積命令（Ａ
ＮＤ命令），論理和命令（ＯＲ命令）のＡステート（オ
ペランドアドレス計算ステート）でのオペランドアドレ
スの計算の中間結果である「ＳＵＭ」と「ＣＡＲＲＹ」
の論理和したものを、該論理和命令（ＯＲ命令）の演算
結果とし、上記「ＳＵＭ」の否定した結果と、上記「Ｃ
ＡＲＲＹ」の論理積したものを、該論理積命令（ＡＮＤ
命令）の演算結果として、後続命令の上記Ａステートの
オペランドアドレス計算回路(1)にバイパスする手段(3,
4,5, ) とを設けて、 上記レジスタ干渉検出回路(2) で、上記レジスタレジス
タ形式（ＲＲ形式）の論理積命令（ＡＮＤ命令），又
は、論理和命令（ＯＲ命令）と、後続命令との間でレジ
スタ干渉が検出されたとき、上記レジスタレジスタ形式
（ＲＲ形式）の論理積命令（ＡＮＤ命令），又は、論理
和命令（ＯＲ命令）の、上記Ａステートでの論理積，又
は、論理和の演算結果を、上記バイパスルート () を
介して後続命令の上記Ａステートのオペランドアドレス
計算回路(1) にバイパスするように制御することを特徴
とするレジスタ干渉制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20666091A JPH0546385A (ja) | 1991-08-19 | 1991-08-19 | レジスタ干渉制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20666091A JPH0546385A (ja) | 1991-08-19 | 1991-08-19 | レジスタ干渉制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0546385A true JPH0546385A (ja) | 1993-02-26 |
Family
ID=16527027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20666091A Withdrawn JPH0546385A (ja) | 1991-08-19 | 1991-08-19 | レジスタ干渉制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0546385A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62101676A (ja) * | 1985-10-30 | 1987-05-12 | Nippon Carbide Ind Co Ltd | 半透明合成樹脂接着シ−ト |
-
1991
- 1991-08-19 JP JP20666091A patent/JPH0546385A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62101676A (ja) * | 1985-10-30 | 1987-05-12 | Nippon Carbide Ind Co Ltd | 半透明合成樹脂接着シ−ト |
| JPH0525270B2 (ja) * | 1985-10-30 | 1993-04-12 | Nippon Carbide Kogyo Kk |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |