JPH0546385A - レジスタ干渉制御回路 - Google Patents

レジスタ干渉制御回路

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JPH0546385A
JPH0546385A JP20666091A JP20666091A JPH0546385A JP H0546385 A JPH0546385 A JP H0546385A JP 20666091 A JP20666091 A JP 20666091A JP 20666091 A JP20666091 A JP 20666091A JP H0546385 A JPH0546385 A JP H0546385A
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JP
Japan
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instruction
register
state
sum
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Prior art date
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Withdrawn
Application number
JP20666091A
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English (en)
Inventor
Hiroshi Kawano
博司 川野
Fumio Matsunoshita
文郎 松野下
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Abstract

(57)【要約】 【目的】 本発明は、RR形式のAND,OR命令の演
算結果であるレジスタの内容を、後続の命令がアドレス
として用いている場合のレジスタ干渉制御方式に関し、
レジスタ干渉があるときのパイプラインの乱れを無くす
ることを目的とする。 【構成】 パイプラインで制御される情報処理装置にお
いて、RR形式のAND,OR命令の演算結果である汎
用レジスタ(GR)の内容を、後続の命令がアドレスとして
用いていることを検出したとき、該RR形式のAND,
OR命令のAステートでのオペランドアドレスの計算の
中間結果である「SUM」と「CARRY」の論理和し
たものを、該OR命令の演算結果とし、上記「SUM」
の否定した結果と、上記「CARRY」の論理積したも
のを、該AND命令の演算結果として、後続命令のAス
テートのオペランドアドレス計算回路にバイパスするよ
うに構成する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、パイプラインで制御さ
れる情報処理装置において、レジスタレジスタ形式(R
R形式)のAND,OR命令の演算結果であるレジスタ
の内容を、後続の命令がアドレスとして用いている場合
のレジスタ干渉制御方式に関する。
【0002】パイプラインで制御される情報処理装置で
は、例えば、複数個のステートで構成されるパイプライ
ンに、1マシンサイクル毎に命令を投入して、複数マシ
ンサイクルで各命令の実行が完了する命令を、見掛け
上、1マシンサイクルで完了するように制御される。
【0003】然しながら、該パイプラインに投入される
命令の相互にレジスタ干渉があると、後続の命令は、先
行のレジスタの演算結果が、例えば、Eステートで出力
されるまで、該当のステート、例えば、Aステートを待
つ、所謂、インタロック制御が行われ、該パイプライン
に乱れが生じる。
【0004】従って、最近のように、情報処理装置の一
層の高速化が要求されている場合には、できる限り、該
インタロック制御のかかることのないレジスタ干渉制御
方式が要求される。
【0005】
【従来の技術】図3は、従来のパイプライン制御におけ
るRR形式のOR、AND命令の処理の流れを示した図
である。
【0006】従来、論理和命令(以下、OR命令とい
う)、論理積命令(以下、AND命令という)の処理
は、図示されている如くに、Eステート(演算ステー
ト)で演算され、Wステート(格納ステート)で、汎用
レジスタ(以下、GRという)に書き込まれる。
【0007】その時、後続命令がその結果を、例えば、
Aステート(オペランドアドレス計算ステート)で、オ
ペランドアドレスの計算の為のアドレスとして用いるな
らば、後続命令はDステート(デコードステート)のま
まで抑止(インタロックされる)され、結果が上記GR
に書込む時、即ち、該OR命令,又は、AND命令の、
上記Wステートで、後続命令のAステート(アドレス計
算ステート)にバイパスされ、ベースレジスタ(B
R),又は、インデックスレジスタ(XR)等にセット
されて、Aステート(アドレス計算ステート)に入る事
ができる。そのためパイプラインに乱れが生じている。
【0008】
【発明が解決しようとする課題】従って、RR形式のO
R、AND命令の実行結果が後続命令で用いられる時、
従来は、実行結果が得られるまで、後続命令はインター
ロックされるために、その間、当該情報処理装置は何ら
処理を行わない無駄が生じていた。
【0009】つまりパイプラインのより早いステートで
RR形式のOR命令,AND命令が処理される場合と比
較すると、後続命令が抑止されている分だけ処理速度が
遅くなっていることがわかる。
【0010】本発明は上記従来の欠点に鑑み、パイプラ
インで制御される情報処理装置において、RR形式のA
ND命令,OR命令の演算結果であるレジスタの内容
を、後続の命令がアドレスとして用いている場合のレジ
スタ干渉があった場合の、パイプラインの乱れを無くす
ることができるパイプライン制御回路を提供することを
目的とするものである。
【0011】
【課題を解決するための手段】図1は、本発明の原理説
明図である。上記の問題点は下記の如くに構成したレジ
スタ干渉制御回路によって解決される。
【0012】パイプラインで制御される情報処理装置に
おいて、レジスタレジスタ形式(RR形式)の論理積命
令(AND命令),論理和命令(OR命令)の演算結果
である汎用レジスタ(GR)の内容を、後続の命令がアドレ
スとして用いていることを検出するレジスタ干渉検出回
路 (比較器) 2 と、該レジスタレジスタ形式(RR形
式)の論理積命令(AND命令),論理和命令(OR命
令)のAステート(オペランドアドレス計算ステート)
でオペランドアドレスの計算の中間結果である「SU
M」と「CARRY」の論理和したものを、該論理和命
令(OR命令)の演算結果とし、上記「SUM」の否定
した結果と、上記「CARRY」の論理積したものを、
該論理積命令(AND命令)の演算結果として、後続命
令の上記Aステート(オペランドアドレス計算ステー
ト)のオペランドアドレス計算回路 1にバイパスする手
段 3,4,5, とを設けて、上記レジスタ干渉検出回路
(比較器) 2 で、上記レジスタレジスタ形式(RR形
式)の論理積命令(AND命令),又は、論理和命令
(OR命令)と、後続命令との間でレジスタ干渉が検出
されたとき、上記レジスタレジスタ形式(RR形式)の
論理積命令(AND命令),又は、論理和命令(OR命
令)の、上記Aステート(オペランドアドレス計算ステ
ート)での論理積,又は、論理和の演算結果を、上記バ
イパスルートを介して後続命令の上記Aステート(オ
ペランドアドレス計算ステート)のオペランドアドレス
計算回路 1にバイパスするように制御する。
【0013】
【作用】本発明においては、RR命令のAステート(オ
ペランドアドレス計算ステート)で、該RR命令のオペ
ランドデータをその儘、用いていることに着目して、一
連のパイプラインのEステート(演算ステート)で得ら
れていたRR形式のOR命令、AND命令の実行結果
を、それ以前のAステート(アドレス計算ステート)
で、そのアドレス計算の中間和として得られる「SU
M」と「CARRY」の結果を用いて求めることによ
り、従来このOR、AND命令により得られた結果をア
ドレスとして用いる後続命令は、該OR、AND命令が
終わるまで、インターロックされていたものが、RR形
式のOR、AND命令がAステートを終わると同時に、
後続命令がAステートに入る事をできるようにしたもの
である。
【0014】図1は本発明の原理図である。従来、Aス
テートにおいて、オペランドアドレス生成の為に、ベー
スレジスタ(BR)と、インデックスレジスタ(XR)とを用い
て、2つのオペランドアドレスを、2つのワークレジス
タ(WAR 1,WAR 2) に生成している。 (尚、命令によって
は、オペランドアドレスの計算結果を、上記ベースレジ
スタ(BR), 又は、インデックスレジスタ(XR)に格納する
ことがあるので、上記のように、演算結果は、2つのワ
ークレジスタ(WAR 1,WAR 2) に生成される。)一般的
に、オペランドアドレスの生成には、桁上げ保存加算器
(CSA) を用いて、上記ベースレジスタ(BR)と、インデッ
クスレジスタ(XR)の中間和である合計(SUM) と、桁上が
り(CARRY) とを求め、次の桁上げ先見加算器(CLHA)によ
り、上記ベースレジスタ(BR)と、インデックスレジスタ
(XR)の最終和を求めている。
【0015】従って、該オペランドアドレス計算の中間
結果である合計(SUM)と桁上がり (CARRY)
を、ビット単位で論理和(OR)することにより、該2
つのオペランドアドレスのORを取ることができ、又、
該合計(SUM)の反転したものと桁上がり(CARR
Y)をビット単位で論理積(AND)を取ることによ
り、2つのオペランドアドレスのANDを取ることがで
きる。
【0016】RR形式のOR命令,AND命令は、その
オペランド1,2を、該命令に従ってEステートにおい
て処理し、オペランド1に書き込む命令であるため、A
ステートにおいて、第1,及び、第2オペランドのレジ
スタとして、ベースレジスタ(BR)と、インデックスレジ
スタ(XR)とを用い、該命令のAステートの実行によって
得られたオペランドアドレスをワークレジスタ(WAR 1)
に書き込むことにより、該ワークレジスタ(WAR 1) で得
られた結果と、上記Eステート(演算ステート)におい
て、Eユニット(演算ユニット)で得られた結果は等価
である。
【0017】これにより、RR形式のOR命令、AND
命令はEユニット(演算ユニット)を経由せずに実行す
る事が可能であるため、本発明においては、後続命令が
レジスタ干渉を起こしているかどうかを、該後続命令の
ベースレジスタ(BR)と、インデックスレジスタ(XR)をデ
コードした内容と、上記先行のOR命令、AND命令の
Aステート(アドレス計算ステート)での、上記ベース
レジスタ(BR)と、インデックスレジスタ(XR)をデコード
した内容とを比較し、一致した場合には、レジスタ干渉
があったとして、該後続命令のAステート (アドレス計
算ステート) では、上記先行命令のAステートでの演算
結果であるワークレジスタ(WAR 1) の内容を選択して、
オペランドアドレスの計算を行うようにする。
【0018】例えば、Aステート(アドレス計算ステー
ト)において、図1に示す通り、ワークレジスタ(WAR
1) に得られた2つのオペランド 1,2の論理積(AN
D),又は、論理和(OR)のアドレスを、バイパスル
ートを介して後続命令のAステートのオペランドアド
レス計算回路にバイパスすることにより、後続命令のパ
イプラインの乱れを抑えることができる。
【0019】
【実施例】以下本発明の実施例を図面によって詳述す
る。前述の図1は、本発明の原理説明図であり、図2
は、本発明の一実施例を示した図である。
【0020】本発明においては、パイプラインで制御さ
れる情報処理装置において、RR形式のAND命令,O
R命令の演算結果である汎用レジスタ(GR)の内容を、後
続の命令がアドレスとして用いていることを検出するレ
ジスタ干渉検出回路 (比較器) 2 と、該RR形式AND
命令,OR命令のAステート(オペランドアドレス計算
ステート)でオペランドアドレスの計算の中間結果であ
る「SUM」と「CARRY」をビット単位で論理和し
たものを、該OR命令の演算結果とし、上記「SUM」
の否定した結果と、上記「CARRY」をビット単位で
論理積したものを、該AND命令の演算結果として、後
続命令の上記Aステートのオペランドアドレス計算回路
2にバイパスする手段 3,4,5, が、本発明を実施する
のに必要な手段である。尚、全図を通して同じ符号は同
じ対象物を示している。
【0021】以下、図1、図2を用いて、本発明のレジ
スタ干渉制御回路の構成と動作を説明する。図2は、本
発明の一実施例を示した図であり、上記オペランドアド
レス計算回路で、OR命令,又は、AND命令が指示す
る2つのオペランドデータ (第1オペランドと、第2オ
ペランド)の論理和(OR)と、論理積(AND)を求
める回路の具体例を示している。
【0022】前述のように、オペランドアドレスの生成
には、桁上げ保存加算器(CSA) 101を用いて、上記ベー
スレジスタ(BR)と、インデックスレジスタ(XR)の中間和
である合計(SUM) と、桁上がり(CARRY) とを求め、次の
桁上げ先見加算器(CLHA) 102により、上記ベースレジス
タ(BR)と、インデックスレジスタ(XR)の最終和を、ワー
クレジスタ(WAR 1, 又は、WAR 2) 5に求めている。
【0023】従って、該オペランドアドレス計算の中間
結果である合計(SUM)と,桁上がり(CARRY)
の論理和(OR)を、論理和回路(OR)3でビット対応で
論理和(OR)することにより、該2つのオペランドデ
ータのORを取ることができ、又、該合計(SUM)の
反転したものと,桁上がり(CARRY)の論理積(A
ND)を、論理積回路(AND) 4 でビット対応で論理積
(AND)することにより、2つのオペランドデータの
ANDを取ることができる。
【0024】上記2つのオペランドデータのOR/AN
Dと、通常のオペランドアドレスの計算結果である、上
記桁上げ先見加算器(CLHA) 102の出力結果を、セレクタ
(SEL) で選択して、ワークレジスタ(WAR 1) 5 に格納す
る。
【0025】一方、図1に示したように、先行のOR/
AND命令のAステート(オペランドアドレス計算ステ
ート)でのベースレジスタ(BR)と, インデックスレジス
タ(XR)とをデコードしたものと、該OR/AND命令の
後続命令のAステート(オペランドアドレス計算ステー
ト)でのベースレジスタ(BR)と, インデックスレジスタ
(XR)とをデコードしたものとを、比較回路 2で比較し
て、一致出力が得られたとき、該先行のOR/AND命
令と、後続命令との間でレジスタ干渉が発生しているも
のと認識して、先行している上記OR/AND命令の演
算結果をバイパスルートを介して、当該後続命令の、
例えば、Aステートのオペランドアドレスの計算に使用
するように構成することで、図1に示したように、パイ
プラインの乱れをなくして、後続命令のパイプライン処
理を行うことができる。
【0026】このように、本発明は、パイプラインで制
御される情報処理装置において、RR形式のAND,O
R命令の演算結果である汎用レジスタ(GR)の内容を、後
続の命令がアドレスとして用いていることを検出したと
き、該RR形式のAND,OR命令のAステートでのオ
ペランドアドレスの計算の中間結果である「SUM」と
「CARRY」の論理和したものを、該OR命令の演算
結果とし、上記「SUM」の否定した結果と、上記「C
ARRY」の論理積したものを、該AND命令の演算結
果として、後続命令のAステートのオペランドアドレス
計算回路にバイパスするようにしたところに特徴があ
る。
【0027】
【発明の効果】以上、詳細に説明したように、本発明の
レジスタ干渉制御方式は、パイプラインで制御される情
報処理装置において、そのAステート(オペランドアド
レス計算ステート)で、桁上げ保存加算器(CSA) 101 を
用いて、該パイプラインに投入される命令の第1,第2
オペランドが示すベースレジスタ(BR)と、インデックス
レジスタ(XR)の中間和である合計(SUM) と、桁上がり(C
ARRY) とを求め、次の桁上げ先見加算器(CLHA) 102によ
り、上記ベースレジスタ(BR)と、インデックスレジスタ
(XR)の最終和を求めていることに着目し、該命令がOR
命令,AND命令であるとき、該オペランドアドレス計
算の中間和である合計(SUM) と、桁上がり(CARRY) の論
理和を求めて、該OR命令の演算結果とし、該オペラン
ドアドレス計算の中間和である合計(SUM) の否定と、該
桁上がり(CARRY) の論理積を求めて、該AND命令の演
算結果として、該OR命令,AND命令と後続命令との
間にレジスタ干渉が発生しているこが検出されたとき、
上記Aステート(オペランドアドレス計算ステート)の
論理和(OR),論理積(AND)結果を、該後続命令
のAステート(オペランドアドレス計算ステート)のオ
ペランドアドレス計算回路 2にバイパスするようにした
ものであるので、RR形式のOR、AND命令を実行す
る時、その結果をアドレスとして用いる後続命令を抑止
せず、図3に示した従来よりも、例えば、4サイクル早
く処理を始めることができ、それによりDステートのイ
ンタロックを回避してパイプラインの乱れを無くす事が
できるため、処理の高速化ができる効果がある。
【図面の簡単な説明】
【図1】本発明の原理説明図
【図2】本発明の一実施例を示した図
【図3】従来のパイプライン制御におけるRR形式のO
R、AND命令の処理の流れを示した図
【符号の説明】
1 オペランドアドレス計算回路 101 桁上げ保存加算器(CSA) 102 桁上げ
先見加算器(CLHA) 2 レジスタ干渉検出回路 (比較器) 3 論理和回路(OR) 4 論理積
回路(AND) 5 ワークレジスタ(WAR 1,WAR 2) バイパスルート D,A,T,B,E,W パイプラインの各ステート BR ベースレジスタ XR インデ
ックスレジスタ

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】パイプラインで制御される情報処理装置に
    おいて、レジスタレジスタ形式(RR形式)の論理積命
    令(AND命令),論理和命令(OR命令)の演算結果
    である汎用レジスタ(GR)の内容を、後続の命令がアドレ
    スとして用いていることを検出するレジスタ干渉検出回
    路(2) と、 該レジスタレジスタ形式(RR形式)の論理積命令(A
    ND命令),論理和命令(OR命令)のAステート(オ
    ペランドアドレス計算ステート)でのオペランドアドレ
    スの計算の中間結果である「SUM」と「CARRY」
    の論理和したものを、該論理和命令(OR命令)の演算
    結果とし、上記「SUM」の否定した結果と、上記「C
    ARRY」の論理積したものを、該論理積命令(AND
    命令)の演算結果として、後続命令の上記Aステートの
    オペランドアドレス計算回路(1)にバイパスする手段(3,
    4,5, ) とを設けて、 上記レジスタ干渉検出回路(2) で、上記レジスタレジス
    タ形式(RR形式)の論理積命令(AND命令),又
    は、論理和命令(OR命令)と、後続命令との間でレジ
    スタ干渉が検出されたとき、上記レジスタレジスタ形式
    (RR形式)の論理積命令(AND命令),又は、論理
    和命令(OR命令)の、上記Aステートでの論理積,又
    は、論理和の演算結果を、上記バイパスルート () を
    介して後続命令の上記Aステートのオペランドアドレス
    計算回路(1) にバイパスするように制御することを特徴
    とするレジスタ干渉制御回路。
JP20666091A 1991-08-19 1991-08-19 レジスタ干渉制御回路 Withdrawn JPH0546385A (ja)

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JP20666091A JPH0546385A (ja) 1991-08-19 1991-08-19 レジスタ干渉制御回路

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JPH0546385A true JPH0546385A (ja) 1993-02-26

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62101676A (ja) * 1985-10-30 1987-05-12 Nippon Carbide Ind Co Ltd 半透明合成樹脂接着シ−ト

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62101676A (ja) * 1985-10-30 1987-05-12 Nippon Carbide Ind Co Ltd 半透明合成樹脂接着シ−ト
JPH0525270B2 (ja) * 1985-10-30 1993-04-12 Nippon Carbide Kogyo Kk

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Effective date: 19981112