JPS6051137B2 - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS6051137B2 JPS6051137B2 JP55032184A JP3218480A JPS6051137B2 JP S6051137 B2 JPS6051137 B2 JP S6051137B2 JP 55032184 A JP55032184 A JP 55032184A JP 3218480 A JP3218480 A JP 3218480A JP S6051137 B2 JPS6051137 B2 JP S6051137B2
- Authority
- JP
- Japan
- Prior art keywords
- data processing
- address
- operand
- circuit
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1695—Error detection or correction of the data by redundancy in hardware which are operating with time diversity
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
Description
【発明の詳細な説明】
この発明は高信頼性データ処理装置に関するものであ
る。
る。
高信頼性データ処理装置では、データ処理のハードウェ
アを２重系にして、同一のデータ処理を２重系の各ハー
ドウェアを用いて行い各−ハードウェアによる処理結果
を相互に比較することによりデータ処理の正当性を確認
しているが、この発明はこのようなデータ処理装置に関
するものである。 第１図はこのようなデータ処理装置
の従来の構成を示すブロック図であつて、１、２、３、
４はそれぞれ同様な構成を有するアドレスアダー（ａｄ
ｄｒｅｓｓａｄｄｅｒ）、５、６は互に同様な構成を有
する比較回路である。
アを２重系にして、同一のデータ処理を２重系の各ハー
ドウェアを用いて行い各−ハードウェアによる処理結果
を相互に比較することによりデータ処理の正当性を確認
しているが、この発明はこのようなデータ処理装置に関
するものである。 第１図はこのようなデータ処理装置
の従来の構成を示すブロック図であつて、１、２、３、
４はそれぞれ同様な構成を有するアドレスアダー（ａｄ
ｄｒｅｓｓａｄｄｅｒ）、５、６は互に同様な構成を有
する比較回路である。
アドレスアダー１と２では第１のデータ処理が同時に行
われてその結果が比較回路５により比較されアドレスア
ダー１とアドレスアダー２の出力が一致しておればこの
第１のデータ処理は正しく行われたと判定する。またア
″ドレスアダー３と４ては第１のデータ処理に類似した
データ処理である第２のデータ処理が同時に行われてそ
の結果が比較回路６により比較されアドレスアダー３と
アドレスアダー４の出力が一致しておればこの第２のデ
ータ処理は正しく行われたと判定する。このように互に
類似したデータ処理である第１のデータ処理と第２のデ
ータ処理が行われるのは以下に説明するような理由によ
る。 すなわち、高性能ディジタル計算機においては、
高速化を実現するために先行制御方式が用いられており
、この先行制御方式では一つの命令の実行終了以前に次
の命令の処理を開始することによつて命令の並列処理を
行うが、このような場合にいわゆるオペランド競合を検
出するため第１のデータ処理と第２のデータ処理とを行
うことが必要になる。先行制御方式では、命令の先行処
理の一つとして命令オペランドの先取りが行なす）れる
が、この時先取りされる後続命令のオペランドが先行命
令によつて変更される場合があり、この場合には先行命
令が完了するまで後続命令はオペランドをフエツチ（Ｆ
ｅｔｃｈ）してはならない。したがつてオペランドがフ
エツチされる前に上記のような状態を検出して、後続命
令によるオペランドフエツチが行われないようにする必
要がある。このような状態をオペランド競合と言い、オ
ペランド競合を検出するには、先行命令が変更するオペ
ランドのアドレスと後続命令がフエツチするオペランド
のアドレスを比較するとによつて行われる。この処理に
おいて、後続命令又は先行命令のオペランドが可変長で
ある場合には、オペランド競合を検出するにあたりオペ
ランドの上限と下限のアドレスを求める必要があり、こ
れを高速に行うためにはオペランドの上限と下限のアド
レスを同時に計算して求めることがのぞましい。第１図
において説明した第１のデータ処理とはたとえばオペラ
ンドの上限アドレスを算出する処理であり、第２のデー
タ処理とはたとえばオペランドの下限アドレスを算出す
る処理である。
われてその結果が比較回路５により比較されアドレスア
ダー１とアドレスアダー２の出力が一致しておればこの
第１のデータ処理は正しく行われたと判定する。またア
″ドレスアダー３と４ては第１のデータ処理に類似した
データ処理である第２のデータ処理が同時に行われてそ
の結果が比較回路６により比較されアドレスアダー３と
アドレスアダー４の出力が一致しておればこの第２のデ
ータ処理は正しく行われたと判定する。このように互に
類似したデータ処理である第１のデータ処理と第２のデ
ータ処理が行われるのは以下に説明するような理由によ
る。 すなわち、高性能ディジタル計算機においては、
高速化を実現するために先行制御方式が用いられており
、この先行制御方式では一つの命令の実行終了以前に次
の命令の処理を開始することによつて命令の並列処理を
行うが、このような場合にいわゆるオペランド競合を検
出するため第１のデータ処理と第２のデータ処理とを行
うことが必要になる。先行制御方式では、命令の先行処
理の一つとして命令オペランドの先取りが行なす）れる
が、この時先取りされる後続命令のオペランドが先行命
令によつて変更される場合があり、この場合には先行命
令が完了するまで後続命令はオペランドをフエツチ（Ｆ
ｅｔｃｈ）してはならない。したがつてオペランドがフ
エツチされる前に上記のような状態を検出して、後続命
令によるオペランドフエツチが行われないようにする必
要がある。このような状態をオペランド競合と言い、オ
ペランド競合を検出するには、先行命令が変更するオペ
ランドのアドレスと後続命令がフエツチするオペランド
のアドレスを比較するとによつて行われる。この処理に
おいて、後続命令又は先行命令のオペランドが可変長で
ある場合には、オペランド競合を検出するにあたりオペ
ランドの上限と下限のアドレスを求める必要があり、こ
れを高速に行うためにはオペランドの上限と下限のアド
レスを同時に計算して求めることがのぞましい。第１図
において説明した第１のデータ処理とはたとえばオペラ
ンドの上限アドレスを算出する処理であり、第２のデー
タ処理とはたとえばオペランドの下限アドレスを算出す
る処理である。
第１図かられかるように、従来の装置ではオペランドが
可変長である場合、オペランド競合を検出するにはアド
レスアダー４個を必要とし、しかもオペランドが可変長
でない場合の処理にはこのアドレスアダー４個のうち２
個だけしか用いられぬので、データ処理回路の数が多く
なりかつその使用効率が低下するという欠点があつた。
この発明の主な目的は従来の装置における上述の欠点を
除去し類似なデータ処理に対しては同一のデータ処理回
路をタイミングをずらして用いることによりデータ処理
回路の数を減少することである。
可変長である場合、オペランド競合を検出するにはアド
レスアダー４個を必要とし、しかもオペランドが可変長
でない場合の処理にはこのアドレスアダー４個のうち２
個だけしか用いられぬので、データ処理回路の数が多く
なりかつその使用効率が低下するという欠点があつた。
この発明の主な目的は従来の装置における上述の欠点を
除去し類似なデータ処理に対しては同一のデータ処理回
路をタイミングをずらして用いることによりデータ処理
回路の数を減少することである。
またこの発明の他の目的は２重系を構成する１対のデー
タ処理回路において特定のタイミングで互に異なるデー
タ処理を並列して行うことによつて処理速度を向上する
ことてあり、以下図面についてこの発明の実施例を説明
する。第２図はこの発明の一実施例を示すブロック図で
、７，９はそれぞれアドレスアダーで、この明細書では
アドレスアダー７を第１のデータ処理回路、アドレスア
ダー９を第２のデータ処理回路というこにする。
タ処理回路において特定のタイミングで互に異なるデー
タ処理を並列して行うことによつて処理速度を向上する
ことてあり、以下図面についてこの発明の実施例を説明
する。第２図はこの発明の一実施例を示すブロック図で
、７，９はそれぞれアドレスアダーで、この明細書では
アドレスアダー７を第１のデータ処理回路、アドレスア
ダー９を第２のデータ処理回路というこにする。
８は第１のレジスタ、１０は第２のレジスタ、１１は第
１の比較回路、１２は第２の比較回路、１３は第３の比
較回路である。
１の比較回路、１２は第２の比較回路、１３は第３の比
較回路である。
第３図は第２図の回路の動作タイミングを示すタイミン
グチャートで、第３図ａは第１のデータ処理回路７で行
われるデータ処理、同図ｂは第１のレジスタ８の内容、
同図ｃは第２のデータ処理回路９で行われるデータ処理
、同図ｄは第２のレジスタ１０の内容を示しＴ１は第１
のタイミング、Ｔ２は第２のタイミング、Ｓは第１のデ
ータ処理又はその結果のデータ、Ｓ＋Ｌは第２のデータ
処理又はその結果のデータを示す。この場合Ｓ，Ｓ＋Ｌ
はそれぞれオペランドアドレスの上限、下限を算出する
処理又はその結果を示す。オペランドが可変長とならな
い通常の動作ではアドレスアダー７，９で同一の演算を
同時に行いその結果を第１の比較回路１１で比較する。
オペランドが可変長の場合、タイミングＴ１ではアドレ
スアダー７でデータ処理Ｓを、アドレスアダー９でデー
タ処理Ｓ＋Ｌを行い、アドレスアダー７による処理結果
はレジスタ８に格納し、アドレスアダー９による処理結
果ははレジスタ９に格納する。次にタイミングＴ１に続
くタイミングＴ２ではアドレスアダー７でデータ処理Ｓ
＋Ｌを行いその結果とレジスタ１０の内容とを第３の比
較回路１３で比較し、アドレスアダー９ではデータ処理
Ｓを行いその結果とレジスタ８の内容とを第２の比較回
路１２で比較する。以上のようにしてデータ処理Ｓに対
してもＳ＋Ｌに対しても演算結果の２重系チェックが行
われる。第１図と第２図の比較から明らかなように、こ
の発明ではレジスタを２個追加するかわりアドレスアダ
ーの数を２個減少している。
グチャートで、第３図ａは第１のデータ処理回路７で行
われるデータ処理、同図ｂは第１のレジスタ８の内容、
同図ｃは第２のデータ処理回路９で行われるデータ処理
、同図ｄは第２のレジスタ１０の内容を示しＴ１は第１
のタイミング、Ｔ２は第２のタイミング、Ｓは第１のデ
ータ処理又はその結果のデータ、Ｓ＋Ｌは第２のデータ
処理又はその結果のデータを示す。この場合Ｓ，Ｓ＋Ｌ
はそれぞれオペランドアドレスの上限、下限を算出する
処理又はその結果を示す。オペランドが可変長とならな
い通常の動作ではアドレスアダー７，９で同一の演算を
同時に行いその結果を第１の比較回路１１で比較する。
オペランドが可変長の場合、タイミングＴ１ではアドレ
スアダー７でデータ処理Ｓを、アドレスアダー９でデー
タ処理Ｓ＋Ｌを行い、アドレスアダー７による処理結果
はレジスタ８に格納し、アドレスアダー９による処理結
果ははレジスタ９に格納する。次にタイミングＴ１に続
くタイミングＴ２ではアドレスアダー７でデータ処理Ｓ
＋Ｌを行いその結果とレジスタ１０の内容とを第３の比
較回路１３で比較し、アドレスアダー９ではデータ処理
Ｓを行いその結果とレジスタ８の内容とを第２の比較回
路１２で比較する。以上のようにしてデータ処理Ｓに対
してもＳ＋Ｌに対しても演算結果の２重系チェックが行
われる。第１図と第２図の比較から明らかなように、こ
の発明ではレジスタを２個追加するかわりアドレスアダ
ーの数を２個減少している。
アドレスアダーのハードウェア量がレジスタと比較して
かなり大きなものとなることを考えれば、この発明によ
りハードウェア量を軽減できることは明らかである。以
上はこの発明をアドレスアグーの２重系に応用した例に
ついて説明したが、他のデータ処理回路の２重系に応用
できることは申すまでもない。
かなり大きなものとなることを考えれば、この発明によ
りハードウェア量を軽減できることは明らかである。以
上はこの発明をアドレスアグーの２重系に応用した例に
ついて説明したが、他のデータ処理回路の２重系に応用
できることは申すまでもない。
以上説明したようにこの発明によれば、オペランドが可
変長である場合には、オペランドアドレスの土限と下限
とを同時に求め、それらの２重系チェックを行うデータ
処理を装置よりも少ないハードウェアにより実行可能に
し、オベランドが可ノ変長でない場合に無駄となるハー
ドウェア量を軽減することができる。
変長である場合には、オペランドアドレスの土限と下限
とを同時に求め、それらの２重系チェックを行うデータ
処理を装置よりも少ないハードウェアにより実行可能に
し、オベランドが可ノ変長でない場合に無駄となるハー
ドウェア量を軽減することができる。
第１図は従来の装置の一例を示すブロック図、第２図は
この発明の一実施例を示すブロック図、第３図は第２図
の回路の動作タイミングを示すタイミングチャート図で
ある。 ７・・・・・・第１のデータ処理回路、８・・・・・・
第１のレジスタ、９・・・・・・第２のデータ処理回路
、１０・・第２のレジスタ、１１・・・・・・第１の比
較回路、１２・・・・第２の比較回路、１３・・・・・
・第３の比較回路。
この発明の一実施例を示すブロック図、第３図は第２図
の回路の動作タイミングを示すタイミングチャート図で
ある。 ７・・・・・・第１のデータ処理回路、８・・・・・・
第１のレジスタ、９・・・・・・第２のデータ処理回路
、１０・・第２のレジスタ、１１・・・・・・第１の比
較回路、１２・・・・第２の比較回路、１３・・・・・
・第３の比較回路。
Claims (1)
- １ 第１のデータ処理回路と、この第１のデータ処理回
路と同様な構成を有する第２のデータ処理回路と、上記
第１のデータ処理回路と上記第２のデータ処理回路とを
用いて同時に同一のデータ処理を行つた結果を比較する
第１の比較回路と、上記第１のデータ処理回路を用いて
第１のタイミングにおいて第１のデータ処理を行つた結
果を格納する第１のレジスタと、上記第２のデータ処理
回路を用いて上記第１のタイミングにおいて第２のデー
タ処理を行つた結果を格納する第２のレジスタと、上記
第２のデータ処理回路を用いて上記第１のタイミングに
続く第２のタイミングにおいて上記第１のデータ処理を
行つた結果を上記第１のレジスタの内容と比較する第２
の比較回路と、上記第１のデータ処理回路を用いて上記
第２のタイミングにおいて上記第２のデータ処理を行つ
た結果を上記第２のレジスタの内容と比較する第３の比
較回路とを備えたことを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55032184A JPS6051137B2 (ja) | 1980-03-14 | 1980-03-14 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55032184A JPS6051137B2 (ja) | 1980-03-14 | 1980-03-14 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56129955A JPS56129955A (en) | 1981-10-12 |
| JPS6051137B2 true JPS6051137B2 (ja) | 1985-11-12 |
Family
ID=12351825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55032184A Expired JPS6051137B2 (ja) | 1980-03-14 | 1980-03-14 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6051137B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5794843A (en) * | 1980-12-05 | 1982-06-12 | Nec Corp | Arithmetic device |
-
1980
- 1980-03-14 JP JP55032184A patent/JPS6051137B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56129955A (en) | 1981-10-12 |
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