JPS617903A - シ−ケンス制御装置 - Google Patents
シ−ケンス制御装置Info
- Publication number
- JPS617903A JPS617903A JP59127426A JP12742684A JPS617903A JP S617903 A JPS617903 A JP S617903A JP 59127426 A JP59127426 A JP 59127426A JP 12742684 A JP12742684 A JP 12742684A JP S617903 A JPS617903 A JP S617903A
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- JP
- Japan
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- output
- program
- processing
- sequence control
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/054—Input/output
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/11—Plc I-O input output
- G05B2219/1169—Activating output if input changes, transition input and output not yet on
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はストアドブログラム式シーケンス制御装置に係
り、特に条件制御と順序制御が混在するシステムの制御
に好適なシーケンス制御装置に関する0 〔発明の背景〕 従来のストアドブログラム式シーケンス制御装置のシス
テム構成を第5図に示す。
り、特に条件制御と順序制御が混在するシステムの制御
に好適なシーケンス制御装置に関する0 〔発明の背景〕 従来のストアドブログラム式シーケンス制御装置のシス
テム構成を第5図に示す。
図中、1は外部入力信号源である接点群、2は接点群1
からの外部入力信号を受ける入力部、3は論理判定部で
ある中央演算処理ユニット (以下CPUと称する)、
4はシーケンスプログラム記憶部であるユーザRAM
、5はシーケンスプログラムの処理手順およびプログラ
ム手順を記憶したシステムROM、6はCPU3の出力
処理の結果を外部に出力する出力部、7はプログラム部
で、シーケンス命令をプログラムとしてユーザRAM4
に記憶させるための命令書込手段である。CPU3はユ
ーザRAM!からシーケンスプログラムな順次呼び出し
、入力部2を通して読み込まれた入力信号00,01.
・・・・・・・・・mが当該プログラムで設定した論理
状態を満足したか否かの判定を行ない、出力処理の結果
は出力部6の出力50,51゜・・・・・・・・・nと
して外部機器に与えられる。
からの外部入力信号を受ける入力部、3は論理判定部で
ある中央演算処理ユニット (以下CPUと称する)、
4はシーケンスプログラム記憶部であるユーザRAM
、5はシーケンスプログラムの処理手順およびプログラ
ム手順を記憶したシステムROM、6はCPU3の出力
処理の結果を外部に出力する出力部、7はプログラム部
で、シーケンス命令をプログラムとしてユーザRAM4
に記憶させるための命令書込手段である。CPU3はユ
ーザRAM!からシーケンスプログラムな順次呼び出し
、入力部2を通して読み込まれた入力信号00,01.
・・・・・・・・・mが当該プログラムで設定した論理
状態を満足したか否かの判定を行ない、出力処理の結果
は出力部6の出力50,51゜・・・・・・・・・nと
して外部機器に与えられる。
このようなシーケンス制御装置の命令処理方式には大別
して次の2つがある。その1つは条件制御式とよばれる
もので、第6図に示すようにシーケンスプログラムの各
ザイクルごとに外部入力信号のスキャンニングをして、
外部入力信号が当該プログラムで設定した論理状態を満
足すれば特定の出力処理を行ない、満足しなければ出力
処理を行なわずに次のステップへ進むといったサイクリ
ック処理であるため、複雑なランダムロジックの条件制
御に適している。
して次の2つがある。その1つは条件制御式とよばれる
もので、第6図に示すようにシーケンスプログラムの各
ザイクルごとに外部入力信号のスキャンニングをして、
外部入力信号が当該プログラムで設定した論理状態を満
足すれば特定の出力処理を行ない、満足しなければ出力
処理を行なわずに次のステップへ進むといったサイクリ
ック処理であるため、複雑なランダムロジックの条件制
御に適している。
他の1つは順序制御式とよばれ未もので、第7図に示す
ようにある工程(ステップ)が終了するまで特定の出力
状態を保持し、その工程が終了すると次の工程へ進むと
いった工程歩進形の処理を行なう。
ようにある工程(ステップ)が終了するまで特定の出力
状態を保持し、その工程が終了すると次の工程へ進むと
いった工程歩進形の処理を行なう。
順序制御の具体例を第8図のフローチャートにより説明
すると、初期状態としてはステップaの状態にちり、入
力信号00がONになるとステップaからステップbへ
進み、出力5oをONKする0さらに入力信号01がO
NになるとステップbからステップCへ進み、出力50
をOFFにし、出力51をONにするというように、ス
テップの終了を確認する信号によりつぎつぎにステップ
ヶ進めるものである。このような制御には前述した順序
制御式のシーケンス制御装置が適しており、第9′図に
示すようなシーケンスプログラムによって実現できる。
すると、初期状態としてはステップaの状態にちり、入
力信号00がONになるとステップaからステップbへ
進み、出力5oをONKする0さらに入力信号01がO
NになるとステップbからステップCへ進み、出力50
をOFFにし、出力51をONにするというように、ス
テップの終了を確認する信号によりつぎつぎにステップ
ヶ進めるものである。このような制御には前述した順序
制御式のシーケンス制御装置が適しており、第9′図に
示すようなシーケンスプログラムによって実現できる。
順序制御式のシーケンス制御装置は常に工程を遷移させ
る歩進条件のみを監視する方式であるため、工程(ステ
ップ)間のインタロックが不要で動作フローに合わせて
プログラムが簡単に組めるという利点がある反面、並列
処理が困難であり、非常停止の割込処理には非常停止条
件を検出する特別な外部回路を要する等の欠点があった
。
る歩進条件のみを監視する方式であるため、工程(ステ
ップ)間のインタロックが不要で動作フローに合わせて
プログラムが簡単に組めるという利点がある反面、並列
処理が困難であり、非常停止の割込処理には非常停止条
件を検出する特別な外部回路を要する等の欠点があった
。
一方、第8図のような順序制御の動作フローは前述した
条件制御式のシーケンス制御装置でも実現でき、そのシ
ーケンスプログラムはラダー図で表わせば第10図のよ
うになる。
条件制御式のシーケンス制御装置でも実現でき、そのシ
ーケンスプログラムはラダー図で表わせば第10図のよ
うになる。
条件制御式の場合、サイクリック処理であるため、並列
処理や非常停止時の割込処理は容易である。しかし、第
5図に示す従来のシーケンス制御装置のシステム構成で
は、出力部6は0PU3から出力情報を受けている間だ
けしか出力状態にないため、順序制御に適用した場合、
歩進条件が成立するまで出力状態を保持させるためには
内部処理による自己保持機能を持たせることが必要で、
これに伴い第10図に示すよ5な内部出力200〜21
0を用いたステップ間のインタロックが必要となシ、プ
ログラムが複雑になるという欠点があった。
処理や非常停止時の割込処理は容易である。しかし、第
5図に示す従来のシーケンス制御装置のシステム構成で
は、出力部6は0PU3から出力情報を受けている間だ
けしか出力状態にないため、順序制御に適用した場合、
歩進条件が成立するまで出力状態を保持させるためには
内部処理による自己保持機能を持たせることが必要で、
これに伴い第10図に示すよ5な内部出力200〜21
0を用いたステップ間のインタロックが必要となシ、プ
ログラムが複雑になるという欠点があった。
本発明の目的は、条件制御と順序制御に共用でき、順序
制御に適用した場合、ステップ間の複雑なインタロック
を要せずに簡単にプログラミングができるシーケンス制
御装置を提供することにある。
制御に適用した場合、ステップ間の複雑なインタロック
を要せずに簡単にプログラミングができるシーケンス制
御装置を提供することにある。
本発明は、シーケンスプログラム記憶部と、上記記憶部
からプログラムを呼び出し処理する動作を周期的に繰ジ
返し、外部入力信号が当該プログラムで設定した論理状
態を満足したとき特定の出力処理を行なう論理判定剤と
、上記論理判定部の出力処理の結果を外部に出力する出
力部とを備えたシーケンス制御装置において、上記記憶
部に順序制御専用の特定命令を記憶させる命令書込手段
と、上記出力部の各出力にそれぞれ対応した複数のラッ
チ回路とを備え、上記ラッチ回路は上記論理判定部から
の信号により制御され、上記論理判定部による上記特定
命令の処理時に当岐プログラムの歩進条件が成立すれば
それに対応した上記出力部の出力状態を次の歩進条件が
成立するまで保持し、次の歩進条件の成立時に前の出力
状態の保持を解除するように構成されてなることを特徴
とするものである。
からプログラムを呼び出し処理する動作を周期的に繰ジ
返し、外部入力信号が当該プログラムで設定した論理状
態を満足したとき特定の出力処理を行なう論理判定剤と
、上記論理判定部の出力処理の結果を外部に出力する出
力部とを備えたシーケンス制御装置において、上記記憶
部に順序制御専用の特定命令を記憶させる命令書込手段
と、上記出力部の各出力にそれぞれ対応した複数のラッ
チ回路とを備え、上記ラッチ回路は上記論理判定部から
の信号により制御され、上記論理判定部による上記特定
命令の処理時に当岐プログラムの歩進条件が成立すれば
それに対応した上記出力部の出力状態を次の歩進条件が
成立するまで保持し、次の歩進条件の成立時に前の出力
状態の保持を解除するように構成されてなることを特徴
とするものである。
以下、本発明の一実施例を第1〜4図によυ説明する。
第1図は本実施例のシステム構成を示す図で、外部入力
信号源である接点群1に接続された入力部2、論理判定
部である0PU3、シーケンスプログラム記憶部である
ユーザRAM4、シーケンスプログラムの処理手順およ
びプログラム手順を記憶したシステムROM5、CPU
3の出力処理の結果を外部に出力する出力部6、および
命令書込手段であるプログラム部7からなる基本的構成
については第5図と同一であり、CPU5はシステムF
、 OM 5に記憶された処理手順に従って、ユーザR
AM4からプログラムを呼び出し処理する動作を周期的
に繰り返し、入力部2を通して読み込まれた外部入力信
号が当該プログラムで設定した論理状態を満足したとき
特定の出力処理を行なう。すなわち、命令処理方式とし
ては従来の条件制御式のシーケンス制御装置と同様なサ
イクリック処理である。
信号源である接点群1に接続された入力部2、論理判定
部である0PU3、シーケンスプログラム記憶部である
ユーザRAM4、シーケンスプログラムの処理手順およ
びプログラム手順を記憶したシステムROM5、CPU
3の出力処理の結果を外部に出力する出力部6、および
命令書込手段であるプログラム部7からなる基本的構成
については第5図と同一であり、CPU5はシステムF
、 OM 5に記憶された処理手順に従って、ユーザR
AM4からプログラムを呼び出し処理する動作を周期的
に繰り返し、入力部2を通して読み込まれた外部入力信
号が当該プログラムで設定した論理状態を満足したとき
特定の出力処理を行なう。すなわち、命令処理方式とし
ては従来の条件制御式のシーケンス制御装置と同様なサ
イクリック処理である。
本実施例の従来例と異なる点は、順序制御の歩進条件が
成立てるまで出力部6の出力状態を保持する手段として
出力部6の各出力50.51.・・・nにそれぞれ対応
したラッチ回路8−0. 8−1゜・・・・・・・・・
8−nを設けたことにある。これらラッチ回路に対し0
PU3からは順序制御プログラムの出力処理の結果とし
てセット信号10、リセット信号11、およびアドレス
信号12が送出され、図示しないアドレスデコーダによ
シ選択されたラッチ回路がセットまたはリセットされる
ようになっている。ラッチ回路8−0.8−1. ・・
・・・・・・・8−nの出力信号はOR回路9−0.9
−1. ・・・・・・9−nを介して出力部6へ送ら
れミそれぞれに対応した出力50,51.・・・・・・
・・・nをON、OFFさせる。
成立てるまで出力部6の出力状態を保持する手段として
出力部6の各出力50.51.・・・nにそれぞれ対応
したラッチ回路8−0. 8−1゜・・・・・・・・・
8−nを設けたことにある。これらラッチ回路に対し0
PU3からは順序制御プログラムの出力処理の結果とし
てセット信号10、リセット信号11、およびアドレス
信号12が送出され、図示しないアドレスデコーダによ
シ選択されたラッチ回路がセットまたはリセットされる
ようになっている。ラッチ回路8−0.8−1. ・・
・・・・・・・8−nの出力信号はOR回路9−0.9
−1. ・・・・・・9−nを介して出力部6へ送ら
れミそれぞれに対応した出力50,51.・・・・・・
・・・nをON、OFFさせる。
一方、条件制御プログラムの出力処理の結果は出力デー
タ13、アドレス信号14としてCPU3から送出され
、出力データ13はOR回路9−019−’I ・・・
・・・・・・9−nを経由して出力部6へ入す、図示し
ないアドレスデコーダによシ選択された出力50,51
.・・・・・・・・・nをON、OFFさせる。
タ13、アドレス信号14としてCPU3から送出され
、出力データ13はOR回路9−019−’I ・・・
・・・・・・9−nを経由して出力部6へ入す、図示し
ないアドレスデコーダによシ選択された出力50,51
.・・・・・・・・・nをON、OFFさせる。
次に第2.3図に示すプログラム例について動作を説明
する。
する。
第2図(a)は条件制御のプログラム例を示すラダー図
、(blは入出力のタイムチャートであり、同図(a)
のプログラムをプログラム部7によりユーザRAM4に
記憶させ運転するときは、0PUIは従来例と同様に処
理し、入力信号00がONのとき出力50をONさせ、
入力信号00がOFFのとき出力50をOFFさせる。
、(blは入出力のタイムチャートであり、同図(a)
のプログラムをプログラム部7によりユーザRAM4に
記憶させ運転するときは、0PUIは従来例と同様に処
理し、入力信号00がONのとき出力50をONさせ、
入力信号00がOFFのとき出力50をOFFさせる。
同様に入力信号01のON、OFFに伴い出力51をO
N、OFFさせる。
N、OFFさせる。
第3図(a)は順序制御のプログラム例を示すラダー図
、(b)は入出力のタイムチャートである。同図(a)
のFUNl、FUN2は順序制御専用の特定命令(出力
状態保持命令)で、他のシーケンス命令と同様圧プログ
ラ21部7によりユーザRAM4に記憶されるものであ
る。
、(b)は入出力のタイムチャートである。同図(a)
のFUNl、FUN2は順序制御専用の特定命令(出力
状態保持命令)で、他のシーケンス命令と同様圧プログ
ラ21部7によりユーザRAM4に記憶されるものであ
る。
第3図(a)のプログラムをユーザRAMAに記憶させ
運転すると、ユーザRAM4から特定命令FUN1が呼
び出されたとき、0PU3は入力信号00の状態により
歩進条件が成立したか否かを判定し、入力信号00がO
FFであれば何も処理しないが、ONであればラッチ回
路8−0に対してセット信号を出し、出力50をONさ
せる。入力信号00が0FPKなっても0PU3は何も
処理しないため〜ラッチ回路8−0はセットされたまま
であり、出力50はON状態に保持される。
運転すると、ユーザRAM4から特定命令FUN1が呼
び出されたとき、0PU3は入力信号00の状態により
歩進条件が成立したか否かを判定し、入力信号00がO
FFであれば何も処理しないが、ONであればラッチ回
路8−0に対してセット信号を出し、出力50をONさ
せる。入力信号00が0FPKなっても0PU3は何も
処理しないため〜ラッチ回路8−0はセットされたまま
であり、出力50はON状態に保持される。
次に特定命令FUN2が呼び出されると、CPU3は入
力信号01の状態により次の歩進条件が成立したか否か
を判定し、入力信号01がONであればラッチ回路8−
1にセット信号を出し、ラッチ回路8−0にはリセット
信号を出て。どれにより出力51がONし、出力51は
OFFする。
力信号01の状態により次の歩進条件が成立したか否か
を判定し、入力信号01がONであればラッチ回路8−
1にセット信号を出し、ラッチ回路8−0にはリセット
信号を出て。どれにより出力51がONし、出力51は
OFFする。
したがって、第8図の動作をさせるには第4図のように
プログラムを組めばよく、内部処理により出力状態を保
持させる必要がないため、第10図のように複数なイン
タロックを取らなくてすむ。
プログラムを組めばよく、内部処理により出力状態を保
持させる必要がないため、第10図のように複数なイン
タロックを取らなくてすむ。
本発明によれば、条件制御式のシーケンス制御装置で順
序制御を行なう場合、シーケンスプログラム記憶部に記
憶された特定命令を処理させることにより、当該プログ
ラムの歩進条件が成立したときラッチ回路を動作させ、
次の歩進条件が成立するまでこのラッチ回路により出力
部の出力状態を保持するようにしたため、ステップ間の
複雑なインタロックを要せずに簡単にプログラムを組む
ことができ、またサイクリック処理であるため、並列処
理や非常停止の割込処理も容易に行なうことができる。
序制御を行なう場合、シーケンスプログラム記憶部に記
憶された特定命令を処理させることにより、当該プログ
ラムの歩進条件が成立したときラッチ回路を動作させ、
次の歩進条件が成立するまでこのラッチ回路により出力
部の出力状態を保持するようにしたため、ステップ間の
複雑なインタロックを要せずに簡単にプログラムを組む
ことができ、またサイクリック処理であるため、並列処
理や非常停止の割込処理も容易に行なうことができる。
第1図は本発明の一実施例を示すシステム構成図、第2
図(a)、 (blは本実施例を条件制御に適用した場
合のプログラム例を示すラダー図および入出力のタイム
チャート、第3図(a)、 (b)は本実施例を順序制
御に適用した場合のプログラム例を示すラダー図および
入出力のタイムチャート−第4図は本実施例を順序制御
に適用した場合の他のプログラム例を示すラダー図、第
5図は従来のシーケンス制御装置のシステム構成図、第
6図は条件制御の処理方式を示すフローチャート、第7
図は順序制御の処理方式な示すフローチャート、第8図
は順序制御の動作フローチャート、第9図は順序制御式
シーケンス制御装置でのプログラム例を示す図表、第1
0図は条件制御式シーケンス制御装置でのプログラム例
を示すラダー図である。 3:論理判定部、4ニジ−ケンスプログラム記憶部、6
:出力部、7:命令書込手段、8−0゜8−1.・・・
・・・・・・8−n:ラッチ回路、FUN1〜FUN5
:%定命令、On、01. ・・・・・・・・・m:
外$+121 □−−〇9 第 2 図 茅 3 図 $ 4 回 ン 率 、5(21 悌 6 口 第 7 目 沸 8図 $ 9図 ilO図
図(a)、 (blは本実施例を条件制御に適用した場
合のプログラム例を示すラダー図および入出力のタイム
チャート、第3図(a)、 (b)は本実施例を順序制
御に適用した場合のプログラム例を示すラダー図および
入出力のタイムチャート−第4図は本実施例を順序制御
に適用した場合の他のプログラム例を示すラダー図、第
5図は従来のシーケンス制御装置のシステム構成図、第
6図は条件制御の処理方式を示すフローチャート、第7
図は順序制御の処理方式な示すフローチャート、第8図
は順序制御の動作フローチャート、第9図は順序制御式
シーケンス制御装置でのプログラム例を示す図表、第1
0図は条件制御式シーケンス制御装置でのプログラム例
を示すラダー図である。 3:論理判定部、4ニジ−ケンスプログラム記憶部、6
:出力部、7:命令書込手段、8−0゜8−1.・・・
・・・・・・8−n:ラッチ回路、FUN1〜FUN5
:%定命令、On、01. ・・・・・・・・・m:
外$+121 □−−〇9 第 2 図 茅 3 図 $ 4 回 ン 率 、5(21 悌 6 口 第 7 目 沸 8図 $ 9図 ilO図
Claims (1)
- シーケンスプログラム記憶部と、上記記憶部からプログ
ラムを呼び出し処理する動作を周期的に繰り返し、外部
入力信号が当該プログラムで設定した論理状態を満足し
たとき特定の出力処理を行なう論理判定部と、上記論理
判定部の出力処理の結果を外部に出力する出力部とを備
えたシーケンス制御装置において、上記記憶部に順序制
御専用の特定命令を記憶させる命令書込手段と、上記出
力部の各出力にそれぞれ対応した複数のラッチ回路とを
備え、上記ラッチ回路は上記論理判定部からの信号によ
り制御され、上記論理判定部による上記特定命令の処理
時に当該プログラムの歩進条件が成立すればそれに対応
した上記出力部の出力状態を次の歩進条件が成立するま
で保持し、次の歩進条件の成立時に前の出力状態の保持
を解除するように構成されてなることを特徴とするシー
ケンス制御装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59127426A JPH0619651B2 (ja) | 1984-06-22 | 1984-06-22 | シ−ケンス制御装置 |
US06/743,148 US4752909A (en) | 1984-06-22 | 1985-06-10 | Sequence controller |
DE8585107683T DE3579509D1 (de) | 1984-06-22 | 1985-06-21 | Sequenzsteuerung. |
EP85107683A EP0166391B1 (en) | 1984-06-22 | 1985-06-21 | Sequence controller |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59127426A JPH0619651B2 (ja) | 1984-06-22 | 1984-06-22 | シ−ケンス制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS617903A true JPS617903A (ja) | 1986-01-14 |
JPH0619651B2 JPH0619651B2 (ja) | 1994-03-16 |
Family
ID=14959663
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59127426A Expired - Lifetime JPH0619651B2 (ja) | 1984-06-22 | 1984-06-22 | シ−ケンス制御装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4752909A (ja) |
EP (1) | EP0166391B1 (ja) |
JP (1) | JPH0619651B2 (ja) |
DE (1) | DE3579509D1 (ja) |
Families Citing this family (6)
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---|---|---|---|---|
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JPH01205336A (ja) * | 1988-02-12 | 1989-08-17 | Nec Corp | シーケンサ制御回路 |
JPH03268006A (ja) * | 1990-03-19 | 1991-11-28 | Hitachi Ltd | プログラマブルコントローラ |
DE4235342A1 (de) * | 1992-10-20 | 1994-04-21 | Siemens Ag | Programmiergerät |
US5306995A (en) * | 1992-10-30 | 1994-04-26 | General Electric Company | Reconfiguration automatic electronic control system with automatic model determination, internally restructurable control and flexible programmable test modes |
CN101770210B (zh) * | 2008-12-31 | 2012-08-22 | 中国远洋物流有限公司 | 用于控制在船舶上滚装大型货物的系统和方法 |
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