JPH03244003A - プログラマブルコントローラおよびシーケンスプログラムの部分実行方法 - Google Patents
プログラマブルコントローラおよびシーケンスプログラムの部分実行方法Info
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- JPH03244003A JPH03244003A JP2041501A JP4150190A JPH03244003A JP H03244003 A JPH03244003 A JP H03244003A JP 2041501 A JP2041501 A JP 2041501A JP 4150190 A JP4150190 A JP 4150190A JP H03244003 A JPH03244003 A JP H03244003A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/36—Preventing errors by testing or debugging software
- G06F11/3664—Environments for testing or debugging software
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
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- G—PHYSICS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、プログラマブルコントローラに係り、特に
シーケンスプログラムのデパック（Ｄ ｅ １）１１
ｇ ）に関するものである。
シーケンスプログラムのデパック（Ｄ ｅ １）１１
ｇ ）に関するものである。
［従来の技術］
制御対象としての各種装置、プラント類をブロダラム制
御するプログラマブルコントローラ（以下、ＰＣと記す
）が多用されている。
御するプログラマブルコントローラ（以下、ＰＣと記す
）が多用されている。
第６図は従来のＰＣのＨ／Ｗ構成図であり、図において
、（１１）はＣＰＵ、（１２）はＣＰ Ｕ （１１）の
制御手段がプログラムされたＯＳプログラム、（１３）
はユーザが外部機器によりプログラムを書込むユーザシ
ーケンスプログラム（以下、シーケンスプログラムと記
す）を格納するシーケンスプログラムメモリである。ユ
ーザは通信Ｉ ／ Ｆ （１５１を介して外部機器（１
６）により作成したシーケンスプログラムを、シーケン
スプログラムメモリ〔１３）へ書込む。（１４）はユー
ザが自由に読み書きできる内部メモリとしてのデバイス
メモリである。（１６）とはシーケンスプログラムを作
成したり、デバイスメモリ（１４）のデータをモニタし
たり、上記シーケンスプログラムの部分実行指令をｃ
Ｐ Ｕ （ｕ）へ送信したりすることのできる外部機器
である。
、（１１）はＣＰＵ、（１２）はＣＰ Ｕ （１１）の
制御手段がプログラムされたＯＳプログラム、（１３）
はユーザが外部機器によりプログラムを書込むユーザシ
ーケンスプログラム（以下、シーケンスプログラムと記
す）を格納するシーケンスプログラムメモリである。ユ
ーザは通信Ｉ ／ Ｆ （１５１を介して外部機器（１
６）により作成したシーケンスプログラムを、シーケン
スプログラムメモリ〔１３）へ書込む。（１４）はユー
ザが自由に読み書きできる内部メモリとしてのデバイス
メモリである。（１６）とはシーケンスプログラムを作
成したり、デバイスメモリ（１４）のデータをモニタし
たり、上記シーケンスプログラムの部分実行指令をｃ
Ｐ Ｕ （ｕ）へ送信したりすることのできる外部機器
である。
なおＰ Ｃ（ｔｏ）は上記ＣＰ Ｕ （１１）、ＯＳプ
ログラム（１２）、ユーザシーケンスプログラムメモリ
（１３）、デバイスメモリ（１４）、通信Ｉ／Ｆ（１５
）とによって構成されており、ｐ ｃ （ｔｏ）と外部
機器（１６）とは通信ケーブル（１７）によって接続さ
れている。
ログラム（１２）、ユーザシーケンスプログラムメモリ
（１３）、デバイスメモリ（１４）、通信Ｉ／Ｆ（１５
）とによって構成されており、ｐ ｃ （ｔｏ）と外部
機器（１６）とは通信ケーブル（１７）によって接続さ
れている。
シーケンスプログラムの部分実行とは、シーケンスプロ
グラムを構成する命令ステップの１命令ごとの実行、あ
るいは指定ステップにまでの実行、あるいは指定ステッ
プに指定回数到達するまでの実行のことであり、外部機
器（１６）はモニタ手段（図示せず）を備え、それぞれ
の実行方式によりデバイスの変化が実行単位ごとにわか
るようにしたものである。一般に、部分実行は、ユーザ
がシーケンスプログラム作成後、制御対象（図示せず）
ヲｐ ｃ （ｉｏ）につながないでシーケンスプログラ
ムのデハックをする時に使用する。
グラムを構成する命令ステップの１命令ごとの実行、あ
るいは指定ステップにまでの実行、あるいは指定ステッ
プに指定回数到達するまでの実行のことであり、外部機
器（１６）はモニタ手段（図示せず）を備え、それぞれ
の実行方式によりデバイスの変化が実行単位ごとにわか
るようにしたものである。一般に、部分実行は、ユーザ
がシーケンスプログラム作成後、制御対象（図示せず）
ヲｐ ｃ （ｉｏ）につながないでシーケンスプログラ
ムのデハックをする時に使用する。
第７図はラダー図で表示したシーケンスプログラムの一
例であり、上記シーケンスプログラムの部分実行方式に
関するものである。第８図は第７図に示したシーケンス
プログラムの実行手順を示すフローチャートである。
例であり、上記シーケンスプログラムの部分実行方式に
関するものである。第８図は第７図に示したシーケンス
プログラムの実行手順を示すフローチャートである。
第７図に示したシーケンスプログラムは、デバイス「Ｘ
」が「９」 となった時にシーケンスプログラムの実行
を停止し、何スキャン後の何ステップ目で停止したかを
外部機器（１６）でモニタする為のシーケンスプログラ
ムであるが、第８図に示したフローチャートにより、こ
の実行手順を説明する。
」が「９」 となった時にシーケンスプログラムの実行
を停止し、何スキャン後の何ステップ目で停止したかを
外部機器（１６）でモニタする為のシーケンスプログラ
ムであるが、第８図に示したフローチャートにより、こ
の実行手順を説明する。
ここでいうスキャンとは、上記シーケンスプログラムの
０ステツプから、ＥＮＤ命令まで実行して、次にＯステ
ップを実行するまでの間のことである。
０ステツプから、ＥＮＤ命令まで実行して、次にＯステ
ップを実行するまでの間のことである。
次に動作について説明する。第７図、第８図において、
ステップ（１００）でシーケンスプログラムの部分実行
を開始し、ステップ（１０１）でデバイスＸのデータを
変化させ、即ち第７図のステップ５１でＸ＝Ｘ＋１ （
初期値Ｘ＝０）を実行ＬｆＸ＝１を得る。次にステップ
（１０２）で、即ち第７図のステップ（５２）でＸ＝９
であるか否かを判別し、もしＸ＝９であればステップ（
１０８） 、即ち第７図のステップ（５８）を実行する
が、この場合はＸ＝１であり否であるからステップ（１
０３） 、即ち第７藺のステップ（５３）を実行し、Ｘ
＝Ｘ＋２よりＸ＝３を得る。次にステップｆ１０４１で
、即ち第７図のステップ（５４）で再びＸ＝９であるか
を判別し、否であるからステップ（１０５） 、即ち第
７図のステップ（５５）を実行し、Ｘ＝Ｘ＋３よりＸ＝
６を得る。次にステップ（１０６） 、即ち第７図のス
テップ（５６）で再びＸ＝９であるか否かを判別し、否
であるからステップ（１０７） 、即ち第７図のステッ
プ（５７）を実行し、スキャン回数をカウントするデバ
イスＹにｒｌＪを加算する。このデバイスＹには初期値
Ｙ＝１が予め格納されているのでＹ＝Ｙ＋１よりＹ＝２
を得る。第７図において、Ｉ Ｎ ＣｒＹＪ とはデバ
イスＹに１を加算すること、即ちＹ＝Ｙ＋１を実行する
ことを示し、Ｊ Ｍ Ｐ ｒＰＩＪは、次にステップＰ
１のＥＮＤ命令ステップ（ステップ６０）ヘジャンブさ
せる命令を示す。
ステップ（１００）でシーケンスプログラムの部分実行
を開始し、ステップ（１０１）でデバイスＸのデータを
変化させ、即ち第７図のステップ５１でＸ＝Ｘ＋１ （
初期値Ｘ＝０）を実行ＬｆＸ＝１を得る。次にステップ
（１０２）で、即ち第７図のステップ（５２）でＸ＝９
であるか否かを判別し、もしＸ＝９であればステップ（
１０８） 、即ち第７図のステップ（５８）を実行する
が、この場合はＸ＝１であり否であるからステップ（１
０３） 、即ち第７藺のステップ（５３）を実行し、Ｘ
＝Ｘ＋２よりＸ＝３を得る。次にステップｆ１０４１で
、即ち第７図のステップ（５４）で再びＸ＝９であるか
を判別し、否であるからステップ（１０５） 、即ち第
７図のステップ（５５）を実行し、Ｘ＝Ｘ＋３よりＸ＝
６を得る。次にステップ（１０６） 、即ち第７図のス
テップ（５６）で再びＸ＝９であるか否かを判別し、否
であるからステップ（１０７） 、即ち第７図のステッ
プ（５７）を実行し、スキャン回数をカウントするデバ
イスＹにｒｌＪを加算する。このデバイスＹには初期値
Ｙ＝１が予め格納されているのでＹ＝Ｙ＋１よりＹ＝２
を得る。第７図において、Ｉ Ｎ ＣｒＹＪ とはデバ
イスＹに１を加算すること、即ちＹ＝Ｙ＋１を実行する
ことを示し、Ｊ Ｍ Ｐ ｒＰＩＪは、次にステップＰ
１のＥＮＤ命令ステップ（ステップ６０）ヘジャンブさ
せる命令を示す。
次にステップ（１１０１、即ち第７図のステップ（６０
）のＥＮＤ処理ステップ実行後再び０ステツプ、即ちス
テップ（１０１）に戻り、上記処理を繰返す。
）のＥＮＤ処理ステップ実行後再び０ステツプ、即ちス
テップ（１０１）に戻り、上記処理を繰返す。
この結果２回目のスキャンでデバイスＸの値はステップ
（１０１） 、即ぢ第７図のステップ（５１）でＸＸ＋
１よりＸ＝７を得、ステップ（１０３） 、即ち第７図
のステップ（５３）でＸ＝Ｘ＋２よりＸ＝９を得る。従
ってステップ（１０４１、即ち第７図のステップ（５４
）でＸ＝９が成立し、ステップ（１０８）で、即ち第７
図のステップ（５８）でデバイスＺにステップＮｏ、こ
の場合Ｚ＝２を格納し、ステップＰＯヘジャンプする。
（１０１） 、即ぢ第７図のステップ（５１）でＸＸ＋
１よりＸ＝７を得、ステップ（１０３） 、即ち第７図
のステップ（５３）でＸ＝Ｘ＋２よりＸ＝９を得る。従
ってステップ（１０４１、即ち第７図のステップ（５４
）でＸ＝９が成立し、ステップ（１０８）で、即ち第７
図のステップ（５８）でデバイスＺにステップＮｏ、こ
の場合Ｚ＝２を格納し、ステップＰＯヘジャンプする。
デバイスＸが「９」 となった時のみＰＯヘジャンプさ
せている為、ＰＯにシーケンスプログラムを停止させる
位置であるブレークポイントを設定しておけば、シーケ
ンスプログラムの実行が停止した時にはデバイスｒＹＪ
にスキャン回数、デバイスｒＺＪに停止したステップＮ
ｏが格納されている為、この２つのデバイスを外部機器
（１６）によりモニタすれば停止スキャン回数、停止ス
テップがわかるようになっている。なお第７図のＮＯＰ
は、無処理の命令であり、制御に何ら影響のない命令で
ある。ＪＭＰＰＩでは、ＮＯＰ命令を実行させないため
にＰ１ジャンプしている。
せている為、ＰＯにシーケンスプログラムを停止させる
位置であるブレークポイントを設定しておけば、シーケ
ンスプログラムの実行が停止した時にはデバイスｒＹＪ
にスキャン回数、デバイスｒＺＪに停止したステップＮ
ｏが格納されている為、この２つのデバイスを外部機器
（１６）によりモニタすれば停止スキャン回数、停止ス
テップがわかるようになっている。なお第７図のＮＯＰ
は、無処理の命令であり、制御に何ら影響のない命令で
ある。ＪＭＰＰＩでは、ＮＯＰ命令を実行させないため
にＰ１ジャンプしている。
［発明が解決しようとする課題］
従来のＰＣのシーケンスプログラムの処理方式は上記の
ように行なっているので、デバイスのデ夕を変化させた
い場合には、その都度これ等に対応する関連のシーケン
スプログラムを追加して部分実行をしなければならない
ため、即ち、第７図のステップＴ５１） （５３） （
５５）にそれぞれ対応させステップ（５２）＋ステップ
（５８）、ステップ（５４）＋ステップ（５８）、ステ
ップ（５６）＋ステップ（５８）を、およびステップ（
５７）、（５９）を追加しなければならないため、シー
ケンスプログラムが複雑、拡大化していくなどの問題点
があった。
ように行なっているので、デバイスのデ夕を変化させた
い場合には、その都度これ等に対応する関連のシーケン
スプログラムを追加して部分実行をしなければならない
ため、即ち、第７図のステップＴ５１） （５３） （
５５）にそれぞれ対応させステップ（５２）＋ステップ
（５８）、ステップ（５４）＋ステップ（５８）、ステ
ップ（５６）＋ステップ（５８）を、およびステップ（
５７）、（５９）を追加しなければならないため、シー
ケンスプログラムが複雑、拡大化していくなどの問題点
があった。
この発明は上記のような問題点を解決するためになされ
たもので、余分なプログラムステップを追加することな
しにシーケンスプログラムの部分実行を可能とするＰＣ
およびシーケンスプログラムの部分実行方法を得ること
を目的とする。
たもので、余分なプログラムステップを追加することな
しにシーケンスプログラムの部分実行を可能とするＰＣ
およびシーケンスプログラムの部分実行方法を得ること
を目的とする。
［課題を解決するための手段］
第１の発明に係るプログラマブルコントローラは、複数
の命令ステップからなるシーケンスプログラムを実行す
るプログラム実行手段と、上記シーケンスプログラムの
部分実行に必要な指定デバイス、上記指定デバイスに対
する指定デバイスアクセス方式および指定データからな
る部分実行条件を予め登録してお（部分実行条件登録手
段と、上記部分実行条件とシーケンスプログラムの実行
結果を比較し、一致すれば上記プログラム実行手段へ上
記シーケンスプログラムの実行を停止すべく信号を出力
する比較手段と、上記シーケンスプログラムの停止ステ
ップおよびスキャン回数を表示する表示手段とを備えた
ものである。
の命令ステップからなるシーケンスプログラムを実行す
るプログラム実行手段と、上記シーケンスプログラムの
部分実行に必要な指定デバイス、上記指定デバイスに対
する指定デバイスアクセス方式および指定データからな
る部分実行条件を予め登録してお（部分実行条件登録手
段と、上記部分実行条件とシーケンスプログラムの実行
結果を比較し、一致すれば上記プログラム実行手段へ上
記シーケンスプログラムの実行を停止すべく信号を出力
する比較手段と、上記シーケンスプログラムの停止ステ
ップおよびスキャン回数を表示する表示手段とを備えた
ものである。
また、第２の発明に係るシーケンスプログラムの部分実
行方法はシーケンスプログラム実行手段実行条件等の入
力手段、実行結果の表示手段を備えたプログラマブルコ
ントローラによりシーケンスプログラムの部分実行を行
なうに際し、上記入力手段により上記シーケンスプログ
ラムの部分実行に必要な指定デバイス、上記指定デバイ
スに対する指定デバイスアクセス方式および指定データ
からなる部分実行条件を入力する段階と、上記シーケン
スプログラム実行手段により上２シーケンスプログラム
を実行する段階と、上記部分実行条件とと記シーケンス
プログラムの実行結果が一致すれば上記シーケンスプロ
グラムの実行を停止する段階と、上記表示手段に上記シ
ーケンスプログラムの停止ステップおよびスキャン回数
を表示する段階とからなるものである。
行方法はシーケンスプログラム実行手段実行条件等の入
力手段、実行結果の表示手段を備えたプログラマブルコ
ントローラによりシーケンスプログラムの部分実行を行
なうに際し、上記入力手段により上記シーケンスプログ
ラムの部分実行に必要な指定デバイス、上記指定デバイ
スに対する指定デバイスアクセス方式および指定データ
からなる部分実行条件を入力する段階と、上記シーケン
スプログラム実行手段により上２シーケンスプログラム
を実行する段階と、上記部分実行条件とと記シーケンス
プログラムの実行結果が一致すれば上記シーケンスプロ
グラムの実行を停止する段階と、上記表示手段に上記シ
ーケンスプログラムの停止ステップおよびスキャン回数
を表示する段階とからなるものである。
第１の発明におけるプログラム実行手段はシーケンスプ
ログラムを実行し、部分実行条件登録手段は上記シーケ
ンスプログラムの部分実行に必要な指定デバイス、上記
指定デバイスに対する指定デバイスアクセス方式および
指定データからなる部分実行条件を予め登録しておき、
比較手段は上記部分実行条件とシーケンスプログラムの
実行結果を比較し、一致すれば上記プログラム実行手段
へ上記シーケンスプログラムの実行を停止すべく信号を
出力し、表示手段は上記シーケンスプログラムの停止ス
テップおよびスキャン回数を表示する。
ログラムを実行し、部分実行条件登録手段は上記シーケ
ンスプログラムの部分実行に必要な指定デバイス、上記
指定デバイスに対する指定デバイスアクセス方式および
指定データからなる部分実行条件を予め登録しておき、
比較手段は上記部分実行条件とシーケンスプログラムの
実行結果を比較し、一致すれば上記プログラム実行手段
へ上記シーケンスプログラムの実行を停止すべく信号を
出力し、表示手段は上記シーケンスプログラムの停止ス
テップおよびスキャン回数を表示する。
また、第２の発明においてはシーケンスプログラムの部
分実行を行なうに際し、上記入力手段により上記シーケ
ンスプログラムの部分実行に必要な指定デバイス、上記
指定デバイスに対する指定デバイスアクセス方式および
指定データからなる部分実行条件が入力され、上記実行
手段により上記シーケンスプログラムが実行され、上記
部分実行条件と上記シーケンスプログラムの実行結果が
一致すれば上記実行手段による上記シーケンスプログラ
ムの実行が停止され、上記表示手段に上記シーケンスプ
ログラムの停止ステップおよび一致に至るスキャン回数
が表示される。
分実行を行なうに際し、上記入力手段により上記シーケ
ンスプログラムの部分実行に必要な指定デバイス、上記
指定デバイスに対する指定デバイスアクセス方式および
指定データからなる部分実行条件が入力され、上記実行
手段により上記シーケンスプログラムが実行され、上記
部分実行条件と上記シーケンスプログラムの実行結果が
一致すれば上記実行手段による上記シーケンスプログラ
ムの実行が停止され、上記表示手段に上記シーケンスプ
ログラムの停止ステップおよび一致に至るスキャン回数
が表示される。
［発明の実施例１
以下、第１および第２の発明の一実施例を図について説
明する。
明する。
第１図はＰＣのＨ／Ｗ構成図、第２図は第１図に示す比
較回路部分の詳細を示すＨ，／Ｗ構成図である。
較回路部分の詳細を示すＨ，／Ｗ構成図である。
第１図において、この図に示すＰ Ｃ（ＩＯＡ）は、第
６図で示す従来のＰ Ｃ（１０）に比較回路（１）を追
加したものであり、（８）は停止要求割込ラインである
。
６図で示す従来のＰ Ｃ（１０）に比較回路（１）を追
加したものであり、（８）は停止要求割込ラインである
。
次に、第２図に示す比較回路（１）は、データ登録メモ
リ（２Ａ）、デバイス登録メモリ（２Ｂ）、アクセス方
式（読／書）登録メモリ（２Ｃ）からなるシーケンスプ
ログラムの部分実行条件登録手段（２）、および４つの
ＡＮＤ素子（３Ａ）〜（３Ｄ）からなる比較手段（３）
により構成されている。（５）はデータバスであり、デ
ータ登録メモリ（２Ａ）の出力ライン（４Ａ）と共にＡ
ＮＤ素子（３Ａ）に接続されている。（６）はアドレス
バスであり、デバイス登録メモリ（２Ｂ）の出力ライン
（４Ｂ）と共にＡＮＤ素子（３Ｂ）に接続されている。
リ（２Ａ）、デバイス登録メモリ（２Ｂ）、アクセス方
式（読／書）登録メモリ（２Ｃ）からなるシーケンスプ
ログラムの部分実行条件登録手段（２）、および４つの
ＡＮＤ素子（３Ａ）〜（３Ｄ）からなる比較手段（３）
により構成されている。（５）はデータバスであり、デ
ータ登録メモリ（２Ａ）の出力ライン（４Ａ）と共にＡ
ＮＤ素子（３Ａ）に接続されている。（６）はアドレス
バスであり、デバイス登録メモリ（２Ｂ）の出力ライン
（４Ｂ）と共にＡＮＤ素子（３Ｂ）に接続されている。
（７）はコントロールバスであり、アクセス方式（読／
書）登録メモリ（２Ｃ）の出力ライン（４Ｃ）と共にＡ
ＮＤ素子（３Ｃ）に接続されている。データ登録メモリ
（２Ａ）とデータバス（５）、デバイス登録メモリ（２
Ｂ）とアドレスバス（６）、アクセス方式（読／書）登
録メモリ（２Ｃ）とコントロールバス（７）とをそれぞ
れＡＮＤ素子（３Ａ）〜（３Ｃ）で論理積をとり、これ
ら３つの信号を更にＡＮＤ素子（３Ｄ）で論理積をとっ
てその出力を停止要求割込ライン（８）を介してＣＰ
Ｕ （１１）に入力している。そして上記ＡＮＤ素子（
３Ｄ）の出力が旧ｇｈｒｔ」ならこれがＣＰ Ｕ （１
１）に対するシーケンスプログラムの停止要求となる。
書）登録メモリ（２Ｃ）の出力ライン（４Ｃ）と共にＡ
ＮＤ素子（３Ｃ）に接続されている。データ登録メモリ
（２Ａ）とデータバス（５）、デバイス登録メモリ（２
Ｂ）とアドレスバス（６）、アクセス方式（読／書）登
録メモリ（２Ｃ）とコントロールバス（７）とをそれぞ
れＡＮＤ素子（３Ａ）〜（３Ｃ）で論理積をとり、これ
ら３つの信号を更にＡＮＤ素子（３Ｄ）で論理積をとっ
てその出力を停止要求割込ライン（８）を介してＣＰ
Ｕ （１１）に入力している。そして上記ＡＮＤ素子（
３Ｄ）の出力が旧ｇｈｒｔ」ならこれがＣＰ Ｕ （１
１）に対するシーケンスプログラムの停止要求となる。
Ｌｏｗならば何もしない。
第３図は第７図に示した従来のラダー図に対応するこの
第１および第２の発明に関連するシーケンスプログラム
の部分実行方式に関するラダー図、第４図は第３図に示
したシーケンスプログラムの実行手順を示すフローチャ
ートである。
第１および第２の発明に関連するシーケンスプログラム
の部分実行方式に関するラダー図、第４図は第３図に示
したシーケンスプログラムの実行手順を示すフローチャ
ートである。
次に動作について説明する。
第３図のシーケンスプログラムを部分実行させるに際し
、ユーザは第５図に示すように外部機器（１６）により
Ｐ Ｃ（ＩＯＡ）内部の比較回路（１）の内のデータ登
録メモリ（２Ａ）、デバイス登録メモリ（２Ｂ）、アク
セス方式登録メモリ（２Ｃ）へあらかじめ停止させるた
めの条件である指定データ、指定デバイス、指定アクセ
ス方式からなるシーケンスプログラムの部分実行条件を
登録しておく必要がある。
、ユーザは第５図に示すように外部機器（１６）により
Ｐ Ｃ（ＩＯＡ）内部の比較回路（１）の内のデータ登
録メモリ（２Ａ）、デバイス登録メモリ（２Ｂ）、アク
セス方式登録メモリ（２Ｃ）へあらかじめ停止させるた
めの条件である指定データ、指定デバイス、指定アクセ
ス方式からなるシーケンスプログラムの部分実行条件を
登録しておく必要がある。
上記部分実行条件を比較回路（１）へ登録後、ＰＣ（Ｉ
ＯＡ）を部分実行指令待ち状態とする。ユーザは外部機
器（１６）により部分実行指令をＰ Ｃ（ＩＯＡ＋へ送
るとＰ ＣＣｌ０Ａ）は部分実行を開始する。
ＯＡ）を部分実行指令待ち状態とする。ユーザは外部機
器（１６）により部分実行指令をＰ Ｃ（ＩＯＡ＋へ送
るとＰ ＣＣｌ０Ａ）は部分実行を開始する。
第４図のフローチャートにおいて、ステップ（２００）
でシーケンスプログラムの部分実行を開始し、ステップ
（２０１）で最初の命令ステップ、即ち第３図のステッ
プ（６１）、Ｘ＝Ｘ＋１を実行する。
でシーケンスプログラムの部分実行を開始し、ステップ
（２０１）で最初の命令ステップ、即ち第３図のステッ
プ（６１）、Ｘ＝Ｘ＋１を実行する。
デバイスＸのデータの初期値ばＸ＝１であるから実行結
果Ｘ＝２を得る。
果Ｘ＝２を得る。
ステップ（２０２）〜（２０４）は第２図に示す比較回
路（１）における比較手段（３）の処理に関するもので
あり、 （Ｉ）ステップ（２０２）は第２図のＡＮＤ素子（３Ｂ
）において、アドレスバス（６）のアドレスがデバイス
登録メモリ（２Ｂ）の指定アドレス「Ｘ」であるかを比
較するもの。
路（１）における比較手段（３）の処理に関するもので
あり、 （Ｉ）ステップ（２０２）は第２図のＡＮＤ素子（３Ｂ
）において、アドレスバス（６）のアドレスがデバイス
登録メモリ（２Ｂ）の指定アドレス「Ｘ」であるかを比
較するもの。
（ＴＩ）ステップ（２０３＋は第２図のＡＮＤ素子（３
Ａ）において、データバス（５）のデータ、即ちステッ
プ（２０１）の実行結果がデータ登録メモリ（２Ａ）の
指定データ「９」 と一致するかを比較するもの。
Ａ）において、データバス（５）のデータ、即ちステッ
プ（２０１）の実行結果がデータ登録メモリ（２Ａ）の
指定データ「９」 と一致するかを比較するもの。
（Ｉ■）ステップ（２０４）は第２図（７）ＡＮＤ素子
（３ｃ）において、コントロールバス（７）の指令とア
クセス方式登録メモリ（２Ｃ）のアクセス方式が同一で
あるかを比較するもので、それぞれのＡＮＤ素子（３Ａ
）〜（３Ｃ）で論理積をとり、更に、ＡＮＤ素子（３Ｄ
）によりそれぞれの論理積の結果の論理積をとる。ステ
ップ（２０１）の実行結果はＸ＝１であったのでＡＮＤ
素子（３Ｂ） ｆ３Ｇ）はＨｉｇｈｒｌＪとなるが、Ａ
ＮＤ素子（３Ｃ）では実行結果のデータが指定ブタ「９
」 と一致しないためＬｏｗｒｏＪとなり結果的にＡＮ
Ｄ素子（３Ｄ）の出力である論理積はＬｏｗｒＯＪとな
るためＣＰ Ｕ （１１）へのシーケンスプログラム停
止要求割込は発生しない。ステップ（２０３）において
、上記のごとく部分実行条件における指定データの不一
致により、ステップ（２０１）に戻り、即ち第３図にお
けるステップ（６２）を実行する。
（３ｃ）において、コントロールバス（７）の指令とア
クセス方式登録メモリ（２Ｃ）のアクセス方式が同一で
あるかを比較するもので、それぞれのＡＮＤ素子（３Ａ
）〜（３Ｃ）で論理積をとり、更に、ＡＮＤ素子（３Ｄ
）によりそれぞれの論理積の結果の論理積をとる。ステ
ップ（２０１）の実行結果はＸ＝１であったのでＡＮＤ
素子（３Ｂ） ｆ３Ｇ）はＨｉｇｈｒｌＪとなるが、Ａ
ＮＤ素子（３Ｃ）では実行結果のデータが指定ブタ「９
」 と一致しないためＬｏｗｒｏＪとなり結果的にＡＮ
Ｄ素子（３Ｄ）の出力である論理積はＬｏｗｒＯＪとな
るためＣＰ Ｕ （１１）へのシーケンスプログラム停
止要求割込は発生しない。ステップ（２０３）において
、上記のごとく部分実行条件における指定データの不一
致により、ステップ（２０１）に戻り、即ち第３図にお
けるステップ（６２）を実行する。
ステップ（２０１） 、即ち第３図のステップ（６２）
の命令はＸ＝Ｘ＋２の実行であり、デバイスＸのブタは
ｒｌ」であるから実行結果Ｘ＝３が得られ、ステップ（
２０３）で登録データとの比較において再び不一致とな
り、ステップ（２０１）へ戻り、即ち第３図のステップ
（６３）に進み命令Ｘ＝Ｘ＋３を実行し、実行結果Ｘ＝
６を得る。しかし、ステップ（１５） （２０３）で登録データとの比較において再び不一致と
なり、ステップ（６４）のＥＮＤ処理後、再びステップ
（６１）、即ち第３図のステップ（２０１）に戻り上記
処理を繰返す。
の命令はＸ＝Ｘ＋２の実行であり、デバイスＸのブタは
ｒｌ」であるから実行結果Ｘ＝３が得られ、ステップ（
２０３）で登録データとの比較において再び不一致とな
り、ステップ（２０１）へ戻り、即ち第３図のステップ
（６３）に進み命令Ｘ＝Ｘ＋３を実行し、実行結果Ｘ＝
６を得る。しかし、ステップ（１５） （２０３）で登録データとの比較において再び不一致と
なり、ステップ（６４）のＥＮＤ処理後、再びステップ
（６１）、即ち第３図のステップ（２０１）に戻り上記
処理を繰返す。
第３図における次スキャンの２ステツプ（６２）の命令
Ｘ＝Ｘ＋２の実行により、この命令を実行前のデバイス
Ｘのデータが「７」であったため、実行結果がＸ＝９と
なり、ステップ（２０３）で登録された指定データ「９
Ｊ との比較において、これが一致するためステップ（
２０４）の実行後、ステップ（２０５）を実行すること
によりシーケンスプログラムの実行を中断すると共に中
断ステップＮｏおよび実行スキャン数を内部メモリへ格
納する。即ち、第２図におけるＡＮＤ素子（３Ａ）〜（
３Ｃ）の出力が全てＨｉｇｈｒｌＪ となるため、これ
等３つの信号をＡＮＤ素子（３Ｄ）で論理積をとると、
ｆｌｉｇｈｒＬＪ となり、ｃｐＵ （１１）に対する
シーケンスプログラム実行停止要求割込みを発生ずる。
Ｘ＝Ｘ＋２の実行により、この命令を実行前のデバイス
Ｘのデータが「７」であったため、実行結果がＸ＝９と
なり、ステップ（２０３）で登録された指定データ「９
Ｊ との比較において、これが一致するためステップ（
２０４）の実行後、ステップ（２０５）を実行すること
によりシーケンスプログラムの実行を中断すると共に中
断ステップＮｏおよび実行スキャン数を内部メモリへ格
納する。即ち、第２図におけるＡＮＤ素子（３Ａ）〜（
３Ｃ）の出力が全てＨｉｇｈｒｌＪ となるため、これ
等３つの信号をＡＮＤ素子（３Ｄ）で論理積をとると、
ｆｌｉｇｈｒＬＪ となり、ｃｐＵ （１１）に対する
シーケンスプログラム実行停止要求割込みを発生ずる。
この実行停止要求割込みを受けたＣ Ｐ Ｕ ｆｉｌ）
はＯＳプログラム（１２）内で直ちにシーケンスプログ
ラムの実行を中断し、部分実（１６） 行を開始してから停止要求割込みを受けるまでのスキャ
ン数を停止ステップをＰ Ｃ（１０）内の外部機器（１
６）が常時モニタできるメモリへ格納し、ステップ（２
０６） テ外部機器（１６）からのユーザの再部分運転
指令を待つ。ユーザは、外部機器（１６）が常時、上記
の２つのメモリをモニタしているため、何スキャン目の
何ステップ目で、デバイスＸに「９」が書かれたかを容
易に知ることができる。
はＯＳプログラム（１２）内で直ちにシーケンスプログ
ラムの実行を中断し、部分実（１６） 行を開始してから停止要求割込みを受けるまでのスキャ
ン数を停止ステップをＰ Ｃ（１０）内の外部機器（１
６）が常時モニタできるメモリへ格納し、ステップ（２
０６） テ外部機器（１６）からのユーザの再部分運転
指令を待つ。ユーザは、外部機器（１６）が常時、上記
の２つのメモリをモニタしているため、何スキャン目の
何ステップ目で、デバイスＸに「９」が書かれたかを容
易に知ることができる。
これら一連の処理を繰り返すことにより、予め登録され
ている指定デバイスと、指定デバイスに対する指定デバ
イスアクセス方式、および指定ブタからなるシーケンス
プログラムの部分運転条件に基づく部分運転実行が可能
となる。
ている指定デバイスと、指定デバイスに対する指定デバ
イスアクセス方式、および指定ブタからなるシーケンス
プログラムの部分運転条件に基づく部分運転実行が可能
となる。
なお、上記実施例では、比較回路（１）において比較条
件が成立した場合、比較回路（１）がＣＰＵ（１１）に
割込みをかけてシーケンスプログラムの実行を停止させ
ていたが、上記割り込みの代りに比較回路（１）からＣ
Ｐ Ｕ （１１）に停止コードを送っても実現可能であ
る。
件が成立した場合、比較回路（１）がＣＰＵ（１１）に
割込みをかけてシーケンスプログラムの実行を停止させ
ていたが、上記割り込みの代りに比較回路（１）からＣ
Ｐ Ｕ （１１）に停止コードを送っても実現可能であ
る。
〔発明の効果１
以上のように、第１および第２の発明によれば、シーケ
ンスプログラムの部分実行に必要な指定デバイス、指定
デバイスアクセス方式および指定データからなる部分実
行条件を予め登録しておき、上記部分実行条件とシーケ
ンスプログラムの実行結果を比較して一致すれば上記シ
ーケンスプログラムの実行を停止し、上記シーケンスプ
ログラムの停止ステップおよび一致に至るスキャン回数
を表示するようにしたので、余分なプログラムを追加す
る必要なしに上記シーケンスプログラムの部分実行を可
能とし、上記シーケンスプログラムのデパック作業の容
易なものが得られる効果がある。
ンスプログラムの部分実行に必要な指定デバイス、指定
デバイスアクセス方式および指定データからなる部分実
行条件を予め登録しておき、上記部分実行条件とシーケ
ンスプログラムの実行結果を比較して一致すれば上記シ
ーケンスプログラムの実行を停止し、上記シーケンスプ
ログラムの停止ステップおよび一致に至るスキャン回数
を表示するようにしたので、余分なプログラムを追加す
る必要なしに上記シーケンスプログラムの部分実行を可
能とし、上記シーケンスプログラムのデパック作業の容
易なものが得られる効果がある。
第１図〜第５図は第１および第２の発明の一実施例に係
り、第１図はＰＣのＨ／Ｗ構成図、第２図は第１図に示
す比較回路の詳細を示すＨ／Ｗ構成図、第３図はシーケ
ンスプログラム例を示すラダー図、第４図は第３図のシ
ーケンスプログラムの部分実行処理手順を示すフローチ
ャート、第５図は予め登録しておく部分実行条件データ
を示す図、第６図〜第８図は従来のＰＣに係り、第６間
はＰＣのＨ／Ｗ構成図、第７図はシーケンスプログラム
例を示すラダー図、第８図は第７図のシーケンスプログ
ラムの部分実行処理手順を示すフロチャートである。 図において、（月は比較回路、（２）は部分実行条件登
録手段、（２人）はデータ登録メモリ、（２Ｂ）はデバ
イス登録メモリ、（２Ｃ）はアクセス方式登録メモリ、
（３）は比較手段、（３Ａ）〜（３Ｄ）はＡＮＤ素子、
（５）はデータバス、（６）はアドレスバス、（７）は
コントロールバス、（８）は停止要求割込ライン、（１
０）はプログラマブルコントローラ、（１１）はＣＰＵ
、（１２）はＯＳプログラムメモリ、（１３）はシーケ
ンスプログラムメモリ、（１４）はデバイスメモリ、（
１５）は通信Ｉ／Ｆ、（１６）は外部機器、（１７）は
通信ケーブルを示す。 なお、図中、同一符号は同一、または相当部分を示す。
り、第１図はＰＣのＨ／Ｗ構成図、第２図は第１図に示
す比較回路の詳細を示すＨ／Ｗ構成図、第３図はシーケ
ンスプログラム例を示すラダー図、第４図は第３図のシ
ーケンスプログラムの部分実行処理手順を示すフローチ
ャート、第５図は予め登録しておく部分実行条件データ
を示す図、第６図〜第８図は従来のＰＣに係り、第６間
はＰＣのＨ／Ｗ構成図、第７図はシーケンスプログラム
例を示すラダー図、第８図は第７図のシーケンスプログ
ラムの部分実行処理手順を示すフロチャートである。 図において、（月は比較回路、（２）は部分実行条件登
録手段、（２人）はデータ登録メモリ、（２Ｂ）はデバ
イス登録メモリ、（２Ｃ）はアクセス方式登録メモリ、
（３）は比較手段、（３Ａ）〜（３Ｄ）はＡＮＤ素子、
（５）はデータバス、（６）はアドレスバス、（７）は
コントロールバス、（８）は停止要求割込ライン、（１
０）はプログラマブルコントローラ、（１１）はＣＰＵ
、（１２）はＯＳプログラムメモリ、（１３）はシーケ
ンスプログラムメモリ、（１４）はデバイスメモリ、（
１５）は通信Ｉ／Ｆ、（１６）は外部機器、（１７）は
通信ケーブルを示す。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (2)
- （１）複数の命令ステップからなるシーケンスプログラ
ムを実行するプログラム実行手段と、上記シーケンスプ
ログラムの部分実行に必要な指定デバイス、上記指定デ
バイスに対する指定デバイスアクセス方式および指定デ
ータからなる部分実行条件を予め登録しておく部分実行
条件登録手段と、上記部分実行条件とシーケンスプログ
ラムの実行結果を比較し、一致すれば上記プログラム実
行手段へ上記シーケンスプログラムの実行を停止すべく
信号を出力する比較手段と、上記シーケンスプログラム
の停止ステップおよびスキャン回数を表示する表示手段
とを備えたプログラマブルコントローラ。 - （２）シーケンスプログラム実行手段、実行条件等の入
力手段、実行結果の表示手段を備えたプログラマブルコ
ントローラによりシーケンスプログラムの部分実行を行
なうに際し、上記入力手段により上記シーケンスプログ
ラムの部分実行に必要な指定デバイス、上記指定デバイ
スに対する指定デバイスアクセス方式および指定データ
からなる部分実行条件を入力する段階と、上記シーケン
スプログラム実行手段により上記シーケンスプログラム
を実行する段階と、上記部分実行条件と上記シーケンス
プログラムの実行結果が一致すれば上記シーケンスプロ
グラムの実行を停止する段階と、上記表示手段に上記シ
ーケンスプログラムの停止ステップおよびスキャン回数
を表示する段階とからなるシーケンスプログラムの部分
実行方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2041501A JP2526688B2 (ja) | 1990-02-22 | 1990-02-22 | プログラマブルコントロ―ラおよびシ―ケンスプログラムの部分実行方法 |
| US07/652,751 US5218525A (en) | 1990-02-22 | 1991-02-08 | Method and apparatus for partially running a sequence program for debugging thereof |
| EP91102472A EP0443556B1 (en) | 1990-02-22 | 1991-02-20 | Method and apparatus for partially running a sequence program for debugging thereof |
| DE69121937T DE69121937T2 (de) | 1990-02-22 | 1991-02-20 | Verfahren und Gerät zum teilweisen Lauf eines Sequenzprogramms zwecks Fehlersuche |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2041501A JP2526688B2 (ja) | 1990-02-22 | 1990-02-22 | プログラマブルコントロ―ラおよびシ―ケンスプログラムの部分実行方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03244003A true JPH03244003A (ja) | 1991-10-30 |
| JP2526688B2 JP2526688B2 (ja) | 1996-08-21 |
Family
ID=12610107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2041501A Expired - Lifetime JP2526688B2 (ja) | 1990-02-22 | 1990-02-22 | プログラマブルコントロ―ラおよびシ―ケンスプログラムの部分実行方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5218525A (ja) |
| EP (1) | EP0443556B1 (ja) |
| JP (1) | JP2526688B2 (ja) |
| DE (1) | DE69121937T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5889669A (en) * | 1994-10-24 | 1999-03-30 | Mitsubishi Denki Kabushiki Kaisha | Programmable controller allowing an external peripheral device to monitor an internal operation state of a CPU unit |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03257508A (ja) * | 1990-03-08 | 1991-11-18 | Fanuc Ltd | 対話形言語ｎｃ自動プログラミング方式 |
| GB2266606B (en) * | 1992-04-27 | 1996-02-14 | Intel Corp | A microprocessor with an external command mode |
| GB2266605B (en) * | 1992-04-27 | 1995-10-11 | Intel Corp | Microprocessor having a run/stop pin for accessing an idle mode |
| JPH08123515A (ja) * | 1994-10-25 | 1996-05-17 | Fanuc Ltd | シーケンス・プログラムの表示方式 |
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| JP4190114B2 (ja) * | 1999-11-10 | 2008-12-03 | 株式会社ルネサステクノロジ | マイクロコンピュータ |
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| US9390388B2 (en) | 2012-05-31 | 2016-07-12 | Johnson Controls Technology Company | Systems and methods for measuring and verifying energy usage in a building |
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1990
- 1990-02-22 JP JP2041501A patent/JP2526688B2/ja not_active Expired - Lifetime
-
1991
- 1991-02-08 US US07/652,751 patent/US5218525A/en not_active Expired - Lifetime
- 1991-02-20 DE DE69121937T patent/DE69121937T2/de not_active Expired - Lifetime
- 1991-02-20 EP EP91102472A patent/EP0443556B1/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| DE69121937T2 (de) | 1997-03-06 |
| EP0443556B1 (en) | 1996-09-11 |
| US5218525A (en) | 1993-06-08 |
| DE69121937D1 (de) | 1996-10-17 |
| EP0443556A2 (en) | 1991-08-28 |
| JP2526688B2 (ja) | 1996-08-21 |
| EP0443556A3 (en) | 1992-05-27 |
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