JPS6010642B2 - シ−ケンス制御装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、記憶装置にシーケンス制御回路の制御プログ
ラムを記憶させておき「 これを順次に読み出しながら
論理演算を行ない、シーケンス制御を実行していくよう
に構成したいわゆるストア−ドプログラム式シーケンス
制御装置に関し、特に条件式および順序式のいずれのシ
ーケンスをも容易に実行できるようにしたシーケソス制
御装置に関するものである。

ストア−ドプログラム式シーケソス制御装置としては、
リレーシーケンスや無接点、論理素子を用いたプール代
数によるシーケンスをブ。

グラムとして記憶させ、このプログラムを順次に読み出
しながら、入力、出力、直列演算、並列演算、反転等の
論理演算を行ない、上記プログラムを高速度で実行する
ことによりシーケンス制御を行なう方式が従釆より知ら
れている。このような原理のストアードプログラム式シ
ーケンス制御装置は、リレーシーケンスのように、入出
力の条件の組合せにより出力を規定する種類のシーケン
ス制御、すなわち条件式シーケンス制御には好適である
とされている。他方トステッピングリレ−「カムトドラ
ムやステップカウンタ等を用いてステップ（工程）に応
じてシーケンス制御を行なうステップ式シーケンス制御
装置も従来から知られており、この種シ−ケンス制御装
置はシーケンスがステップにより進む順序式制御に好適
であるとされている。しかしながら、実際のシーケンス
制御は条件式制御と打頃序式制御とが複雑に入り組んだ
内容のものが多いので、前者のシーケンス制御装置を用
いて順序式シーケンス制御を実現するためには、直列演
算、並列演算、反転、自己保持等のプログラムの組合せ
により等価的にステツピングリレーを記述するという間
接的手法をとる必要があり、他方、後者のステップ式シ
ーケンス制御装置を用いて条件式シーケソス制御を実行
する場合には、ステップ条件が単純なために条件式シー
ケンスの記述には多数のステップを要し、非循環型のシ
ーケンス記述が困難であるという欠点がある。

そこで、本発明の目的は、上述したような種々の制約を
排して「条件式および順序式のいずれのシーケンスをも
容易に実行できるストアードプログラム式シーケンス制
御装置を提供することにある。

本発明は、条件式シーケンス制御装置において、ステツ
ピングリレーに類似の機能を有する多入力多出力型演算
回路を演算制御部に内蔵し、その出力に上記機能を付加
させるように構成することにより、みかけ上、順序式シ
ーケンス制御装置を有する条件式シーケンス制御装置を
機成することで上記目的を達成せんとするものである。

すなわち「本発明は、シーケンス制御プログラムを蓄積
するプログラム記憶装置と、シーケンス制御用入出力デ
ータおよびシーケンス処理過程で発生するデータを蓄積
する入出力記憶装置と、前記プログラム記憶装置から前
記シーケンス制御プログラムを読み出し、該プログラム
の指定するアドレスに応じて前記入出力記憶装置からデ
ータを読み出し、前記プログラムの指定する命令を前記
デー外こ施す演算制御部とを有するシーケンス制御装置
において、前記演算制御部は前記入出力記憶装置のビッ
トに対応して設けられた複数個の出力端子を有し、入力
に応じていずれか１つの出力端子に排他的な出力が生じ
るように構成された多入力多出力の演算回路を備え、該
演算回路は、前記プログラム記憶装置から順序式シーケ
ンス制御命令を供給される時に、該命令に基づいて命令
のアドレス部のうちのビット位置アドレスを入力として
、このビット位置アドレスにて指定されたビットに対応
する出力端子に排他的出力を生じさせ、前記演算回路か
らの出力を前記入出力記憶装置の前記命令にて指定され
たアドレスに書き込むようにしたものである。以下に図
面に沿って本発明を詳細に説明する。

本発明シーケンス制御装置で用いる上述した演算回路の
原理的構成を第１図に示し、それを拡張した一般的構成
を第２図に示し、更に第２図の｝般的演算回路に外部回
路を付加したものを第３図に示す。第１図はフリップフ
ロッブ（自己保持回路）により構成した演算回路１を示
し、２個の入力（セット入力信号）ＳＩおよびＳ２に対
して２個の排他的出力ＱＩおよびＱ２を生じるものであ
る。

第２図は第１図示の２入力、２出力の演算回路をＮ個の
入力およびＮ個の出力を有する演算回路２に拡張したも
のであり、Ｎ個のセット入力ＳＩ．Ｓ２，・・・・・・
，ＳＮを加えることによって、互いに排他的なＮ個の出
力Ｑ１，Ｑ２，……，ＱＮを生じる。ここに、排他的な
出力とは、あるひとつの出力が生じているときに、他の
すべての出力は生じないような形態の出力を意味する。
かかる演算回路は、各入力ＳＩ〜ＳＮ‘こ対してフリツ
プフロツプを設け、これらフリップフロップの出力を論
理ゲート回路に加えて排他的出力ＱＩ〜ＱＮを取り出す
ように構成でき、ここでは、便宜上、多入力多出力自己
保持回路と称することにする。なお、順序式シーケンス
制御装置は、各ステップ出力と、そのステップにセット
するためのステップ入力とで信号の受渡しを行なってい
ることから、第２図示の演算回路２は順序式シーケンス
制御装置のステッピングリレ一やステップカウンタと類
似しているが、一般の順序式シーケンス制御装置では、
あるステップの直前のステップの出力が有意であるとき
のみに当該ステップへの歩進条件入力が加わってそのス
テップにセットされるのが通例であるのに対して、第２
図の演算回路２では、直前のステップとの関係を問うこ
となく、互いに排他的出力を発生するものである。換言
すると、本発明では、直前ステップではなく、入力条件
との関係でステップが進められる。かかる入力条件のひ
とつとして、従来例のような直前ステップの出力を用い
ることは勿論可能である。第３図は、外部回路を演算回
路２に付加することで上述した通常のステップ歩進を行
なうように構成した例を示し、各段のセット入力Ｓｉ（
ｉ＝１，２，……，Ｎ）として、前段の排他的出力Ｑｉ
一１と外部条件入力Ｓｉ′とをアンドゲート３−ｉに加
えて得たアンド出力を用いる。

このような外部条件の設定は、条件式シーケンス制御装
置では容易であるので、第２図示の演算回路により日頃
序式シーケンスを容易に構成できる。次に、上述したよ
うな機能をもつ多入力多出力自己保持回路をフリップフ
ロップを用いずに構成した演算制御部を有する本発明シ
ーケンス制御装置の構成の一例を第４図および第５図に
示す。

第４図はかかるシーケンス制御菱鷹の全体の構成を示し
、図中、４はシーケンスのプログラムを記憶するプログ
ラム記憶装置、５はシーケンス制御の対象との間の入力
および出力の受渡しを行なう入出力部、６は入出力部５
に対する入出力データおよびシーケンス処理過程で発生
するデータを一時記憶する入出力記憶装置、および８は
、プログラム記憶装置４からのプログラムの指令の下に
、入出力記憶装置６から読み出した入力を処理してシー
ケンス制御を実行し「その結果を入出力記憶装置６を介
して入出力部５に供総合または入出力記憶装置６に一時
記憶させるための演算制御部である。更に詳述すると、
シーケンス制御の開始にあたり、演算制御部８よりプロ
グラム記憶装置４に所望プログラムのプログラムアドレ
スａを送出し、プログラム記憶装置４から読み出したプ
ログラムデータｂを、演算制御部８の命令レジスタ９に
収納する。この命令レジスタ９内に収容されているプロ
グラムに応じて、入出力記憶装置６へ指定アドレスｃを
送出し、それにより読み出されたデータｄを演算制御部
８の入出力レジスタ１０に収容する。演算制御部８の１
ビット演算レジスタ１１では、入出力レジスタ１０‘こ
収容されているデータに対して、命令レジスタ９の命令
を実行する。その実行結果は、直列演算、並列演算、反
転のときには演算制御部８内に一時記憶しておき、出力
命令の場合には入出力記憶装置６にデータｅを送出して
書込む。演算制御部８で実行する命令としては、例えば
次の第１表に示すようなものがある。

船 澱 上述した演算制御部８の具体例を、データ長が８ビット
の場合について、第５図に示す。

第５図において第４図と同様の部分には同一符号を付す
ものとする。演算制御部８から送出されたプログラムア
ドレスａによってプログラム記憶装置４から読み出され
たプログラムデータｂを命令レジスタ９に収容する。こ
の命令レジスタ９のうち、レジスタ部分９−１には第１
表に示した命令コード部を収容し、レジスタ部分９一２
には同じくアドレス部のうちビット位置アドレスＫ（す
なわち、入出力記憶装置６内のアドレスＭにおけるビッ
ト位置Ｋを表わす数値）を収容し、レジスタ部分９−３
にはアドレス部のうちのアドレス指定部Ｍを収容する。
このアドレス指定部Ｍ、すなわち第５図示の信号ｃを入
出力記憶装置６に送出し、そのアドレスＭに記憶されて
いるデータｄを読み出して入出力レジスタ１川こ一時蓄
積する。上述した命令コード部の信号ｆを命令解読器１
２に加える。命令解読器１２の解読出力のうち、出力ｈ
‘ま第１表に示した反転命令（Ｎ）の部分であり、出力
ｉはステップ制御命令ＷＲＩＴＥＳＣを意味する。その
他の命令ＲＥＡＤ，ＡＮＤ，ＯＲおよびＷＲＩＴＥもそ
れぞれ図示のように出力ｍ，ｎ，ｐおよびｑとして取り
出される。これら出力ｍ，ｎ，ｐおよびｑにもとずく通
常の入力、直列演算、並列演算および出力は１ビットの
演算レジスタ１１を中心に行なわれる。上述の出力ｈと
演算レジスタ１１の出力とを排他的論理和回路１３に加
え、その排他的論理和世力と上述の出力ｉとをアンドゲ
ート１４に加える。

アンドゲート１４のアンド出力ｉおよび上記しジスタ部
分９一２のビット位置アドレスＫを表わす信号ｇをビッ
ト位置アドレス解読器１５に加える。今、命令ＷＲＩＴ
ＥＳＣ（Ｎ）が命令解読器１２に入力されたとすると、
アンド出力ｉは、演算レジス夕１１の出力条件（または
反転結果）が有意ぐ１”）の場合、すなわち、多入力多
出力自己保持回路のセット条件が成立した場合に、論理
レベル‘‘１”をとる。ビット位置アドレス解読器１５
は、上記アンド出力ｊが“１”のときにビット位置アド
レス信号ｇを解読し、その解読出力ｋのうち、Ｋビット
目の出力のみを“１”となし、残余のビットの出力をす
べて“０”とする。アンド出力ｉが論理レベル“０”の
ときには、解読出力ｋのすべてのビットの出力が“０”
となる。すなわち、解読出力ｋは上述した排他的出力Ｑ
ＩないしＱＮを礎成する。更に第５図において、入出力
レジスタ１０の各出力１およびアンド出力ｊをインバー
タ１６に通して反転した出力をそれぞれアンドゲート１
７−１ないし１７‐８に加え、これらアンドゲート１７
−１なし、し１７−８の各出力と上記ビット位置アドレ
ス解読器１５の各出力とをそれぞれオアゲート１８−１
なし、し１８−８に加え、これらオアゲート１８−１な
し、し１８一８からの出力を出力データｅとして入出力
記憶装置６に転送する。

従って、入出力レジスタ１０に収納されている入出力デ
ータ１は、上記アンド出力ｉが“０”のときには、アン
ドゲート１７一１なし、し１７−８より取り出され、更
にオアゲート１８−１ないし１８−８を経て出力データ
ｅとして入出力記憶装置６に転送される。このとき、解
読器１５の解読出力（排他的出力）いますべて“０”で
あるから、オアゲート１８一１なし、し１８−８にはア
ンドゲート１７一１なし、し１７一８からの出力しか加
わらない。アンド出力ｉが“１”のときには、アンドゲ
ート１７一１ないし１７一８の出力はすべて“０”とな
るから、解読器１５からの解読出力（排他的出力）Ｋ、
すなわちＫビット目のみ“１”で残余のビットはすべて
“０”である出力Ｋがオアゲート１８一１なし、し１８
−８よりデータ出力ｅとして取り出される。ここで、Ｗ
ＲＩＴＥＳＣ命令のときに、入出力記憶装置６のアドレ
スＭにかかるデータ出力ｅが書き込まれ、以て第１表の
ステップ制御命令「ＷＲＩＴＥＳＣ（Ｎ）Ｍ．Ｋ」が実
行される。

第５図示の本発明における演算制御部を用いて、例えば
第６図に示すような外部回路２０を付加した８段構成の
多入力多出力自己保持回路２によるステップコントロー
ラを実現したシーケンス制御装置の１例を説明する。

第６図において、０．０，１．０，０．１等のＭ．Ｋア
ドレスは入出力データのアドレスを示し、１００．７，
１００．僕姿のアドレスは命令のアドレスを示す。自己
保持回路２の各段はそれぞれアドレス１００．０ないし
１００．７に対応する。この第６図示のシーケンス制御
装置を実現するために記述したプログラムの１例を第７
図に示す。ここで、入出力データ１．０によって１００
．０ステップにセットされた後、入出力データ０．１に
より１ステップ歩進して１００．１ステップとなり、順
次に入出力データ０．２ないし０．７により１００．２
ステップから１００．７ステップに至るまで歩進し、最
終ステップ１００．７にあるときに、入出力データ０．
０により再び１００．０ステップに戻る。但し、１００
．１ステップにあるときに、入出力データ０．５が“０
”になると、１００．２なし、し１００．４ステップを
飛越して１００．５ステップとなる。また「１００．６
ステップから１００．７ステップへの歩進条件は入出力
データ０．７と１．１とが共に“１”になることである
ことが判る。第５図示のシーケンスを通常の論理演算機
能「すなわち入力、出力、直列演算、並列演算、反転等
のみにより実現するのは極めて煩雑であるのに対して、
本発明では第６図に示すように多入力多出力自己保持回
路機能による簡単なプログラム記述で簡単に実現できる
。

以上のように「本発明によれば、互いに排他的な出力を
生じる多入力多出力自己保持回路を構成し、その各入力
への設定条件を個別にプログラム設定し得るようにした
のでｔ排他的ステップを上記自己保持回路の出力に直接
に割り当てることができ、シーケンスのプログラム記述
が極めて容易であり、しかもかかる自己保持回路は、ス
テップ命令ＷＲＩＴＥＳＣによりプログラム上の１種の
機能素子として取扱うことができ、従って、このステッ
プ命令をタイマー命令やカウソタ命令などと同様にプロ
グラム記憶装置４に記憶しておき、前ステップの出力を
歩進条件の１つに加えることによって、本発明シーケン
ス制御装置を、各ステップに歩進条件を付加できる順序
式シーケンス制御装置として用いることができる。

すなわち、本発明シーケンス制御装置はラダ−方式制御
を基本とするも順序制御を実現することができる。更に
加えて、本発明によれば、通常の順次式シーケンス制御
では実行できないような複雑な歩進条件や、ステップ間
の移り変わりが単純な繰り返し型ではない非循環型の順
序式シーケンス制御を行なうこともでき、本発明はシー
ケンス制御装置全般にわたって適用して極めて有効なも
のである。

【図面の簡単な説明】

第１図、第２図および第３図はそれぞれ本発明における
自己保持回路の説明図、第４図は本発明シーケンス制御
装置の全体の概略構成を示すブロック線図、第５図はそ
の演算制御部の構成の一実施例を示すブロック線図、第
６図は本発明で実現すべき対象としてのステップコント
ローラの一例を示すブロック線図、および第７図は第６
図のステップコントローラを本発明シーケンス制御装置
で実現する場合のプログラムの記述例を示す説明図であ
る。 １・…・・フリップフロップ、２・…・・多入力多出力
自己保持回路、３一１〜３一Ｎ，１４，１７一１〜１７
一８……アンドゲート、４…・・・プログラム記憶装置
、５・・・・・・入出力部、６…・・・入出力記憶装置
、８……演算制御部、９・・・…命令レジスタ、９−１
，９−２，９−３…・・・レジスタ部分〜 １０・・・
・・・入出力レジスタ、１１…・・・演算レジス夕、１
２……命令解読器、１３……排他的論理和回路、１５…
・・・ビット位置アドレス解読器、１６…・・・ィンバ
ータ、１８一１〜１８一８……オアゲート、２８…・・
・外部回路、ＳＩ〜ＳＮ，ＳＩ′〜ＳＮ′・・・・・・
入力、ＱＩ〜ＱＮ・・・・・・排他的出力、ａ・・・・
・・プログラムアドレス、ｂ……プログラムデータ、ｃ
……入出力部指定アドレス、ｄ・・・・・・入出力デー
タ、ｅ・・９…出力データ、ｆ・…・・命令コード部信
号、ｇ・・・・・・ビット位置アドレス信号、ｈ…・・
・反転命令、ｉ……ステップ制御命令、ｊ・・・・・・
アンド出力、ｋ・・・・・・排他的出力、１・…・・入
出力データ、ｍ，ｎ，ｐ，ｑ・・・・・・各種命令。 第１図 第２図 第３図 第４図 第５図 第６図 第７図

Claims (1)

1. 【特許請求の範囲】 １ シーケンス制御プログラムを蓄積するプログラム記
   憶装置と、シーケンス制御用入出力データおよびシーケ
   ンス処理過程で発生するデータを蓄積する入出力記憶装
   置と、前記プログラム記憶装置から前記シーケンス制御
   プログラムを読み出し、該プログラムの指定するアドレ
   スに応じて前記入出力記憶装置からデータを読み出し、
   前記プログラムの指示する命令を前記データに施す演算
   制御部とを有するシーケンス制御装置において、前記演
   算制御部は前記入出力記憶装置のビツトに対応して設け
   られた複数個の出力端子を有し、入力に応じていずれか
   １つの出力端子に排他的な出力が生じるように構成され
   た多入力多出力の演算回路を備え、該演算回路は、前記
   プログラム記憶装置から順序式シーケンス制御命令を供
   給される時に、該命令に基づいて命令のアドレス部のう
   ちのビツト位置アドレスを入力として、このビツト位置
   アドレスにて指定されたビツトに対応する出力端子に排
   他的出力を生じさせ、前記演算回路からの出力を前記入
   出力記憶装置の前記命令にて指定されたアドレスに書き
   込むようにしたことを特徴とするシーケンス制御装置。 ２ 特許請求の範囲第１項記載の装置において、前記多
   入力多出力演算回路は、前記プログラム記憶装置から読
   み出したプログラムを一時蓄積する命令レジスタに収容
   されているプログラムの命令コード部を解読する命令解
   読器と、該命令解読器より解読された命令によってデー
   タの演算を行ない、その結果を蓄積する演算レジスタの
   内容と前記命令解読器から解読された順序式シーケンス
   制御命令とを供給され、セツト入力の成立を判定するセ
   ツト条件判定回路と、前記入出力記憶装置のビツトに対
   応する出力端子を有し該セツト条件判定回路からのセツ
   ト入力および前記命令レジスタに収容されたプログラム
   のアドレス部のうちのビツト位置アドレスを供給され、
   当該ビツト位置アドレスにて指定されるビツト位置に対
   応する出力端子にのみ有意の出力を生じるビツト位置ア
   ドレス解読器と、前記セツト条件判定回路からのセツト
   入力を受信し、セツト条件の成立時には前記ビツト位置
   アドレス解読器からの出力を取り出し、セツト条件不成
   立の時には前記入出力記憶装置に入出力されるデータを
   一時蓄積する入出力レジスタの内容を取り出して前記入
   出力記憶装置に転送するゲート回路とを具備したことを
   特徴とするシーケンス制御装置。３ 特許請求の範囲第
   ２項記載の装置において、前記セツト条件判定回路は、
   前記命令解読器からの反転命令出力と前記演算レジスタ
   からの出力とを供給される排他的論理和回路および前記
   命令解読器からの順序式シーケンス制御命令と前記排他
   的論理和回路からの出力とを供給されるアンドゲートを
   有し、該アンドゲートより前記セツト入力を取り出すよ
   うにしたことを特徴とするシーケンス制御装置。 ４ 特許請求の範囲第２項記載の装置において、前記ゲ
   ート回路は前記入出力レジスタの各レジスタ段の出力と
   前記セツト条件反転回路からのセツト入力の反転信号と
   をそれぞれ供給されるアンドゲートおよび該アンドゲー
   トの各アンド出力と前記ビツト位置アドレス解読器の各
   解読出力とをそれぞれ供給されるオアゲートを有し、該
   オアゲートの各オア出力を前記入出力記憶装置に供給す
   るようにしたことを特徴とするシーケンス制御装置。