JP2750311B2 - データ処理装置内のデータ・オペレーションの実行を制御する装置及び方法 - Google Patents

データ処理装置内のデータ・オペレーションの実行を制御する装置及び方法

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JP2750311B2
JP2750311B2 JP5096440A JP9644093A JP2750311B2 JP 2750311 B2 JP2750311 B2 JP 2750311B2 JP 5096440 A JP5096440 A JP 5096440A JP 9644093 A JP9644093 A JP 9644093A JP 2750311 B2 JP2750311 B2 JP 2750311B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、データ処理装置内のデ
ータ・オペレーション（以下「オペレーション」と略
記）を制御する複数の命令を順次に処理するための命令
パイプラインに係り、更に詳細に説明すれば、この命令
パイプラインを通して複数の命令を選択的に且つ個別的
に経路指定するための手段に係る。
【０００２】データ処理装置内のデータ処理速度を改善
する１つの方法は、各プログラム命令を一の命令パイプ
ラインに与えられる一連の制御ワード又はマイクロ命令
（以下「マイクロ命令」と総称）として構成するととも
に、これらのマイクロ命令又はこれらのマイクロ命令に
従った他のデータが命令パイプライン内の一連のパイプ
ライン段を通して順次に進行する際に、それぞれのオペ
レーションを実行することである。このようにすると、
各パイプライン段に１つずつ存在する複数の命令を、同
時に実行することが可能となる。パイプライン・プロセ
ッサの例は、米国特許第４４５０５２５号に記述されて
いる。
【０００３】マイクロ命令の構成は、データ処理装置ご
とに異なっていることがあるが、各マイクロ命令は、命
令パイプラインを含むデータ処理装置のハードウェアが
使用するような１組の制御フィールドを含んでいるのが
普通である。各制御フィールドは、１つのパイプライン
段にそのマイクロ命令が存在する場合にのみ有効である
という意味で、当該１つのパイプライン段に対し特別に
関係付けられている。特定のマイクロ命令は、１つ又は
全てのパイプライン段に関係する処の、１つ以上の制御
フィールドを含むことがある。
【０００４】
【発明が解決しようとする課題】複数のパイプライン段
は、一のパイプライン入口と一のパイプライン出口との
間に直列に接続されている。従って、各マイクロ命令
は、当該マイクロ命令が関係するパイプライン段の数と
は関係なく、全てのパイプライン段を通して直列に進行
するようになっている。このため、複数のマイクロ命令
が、これに関係しない複数のパイプライン段に存在する
場合、即ちこれらのマイクロ命令自体又は他のデータに
ついて如何なるオペレーションも実行されない場合に
は、相当なマシン・サイクル数が浪費されることにな
る。
【０００５】従って、本発明の目的は、各マイクロ命令
がこれに関係しないパイプラインに存在するようなマシ
ン・サイクル数を減少させることにより、使用可能なマ
シン・サイクルを有効に使用しうるように構成された、
命令パイプラインを提供することである。
【０００６】本発明の他の目的は、各マイクロ命令が選
択されたパイプライン段内にのみ一時的に存在するよう
に、各マイクロ命令を複数のパイプライン段を通して選
択的に且つ個別的に経路指定するための方法を提供する
ことである。
【０００７】本発明の他の目的は、各マイクロ命令内に
マッピング・フィールドを設けることにより、当該マイ
クロ命令が関係するオペレーション、従って当該マイク
ロ命令が関係するパイプライン段を識別することであ
る。
【０００８】本発明の他の目的は、複数のマイクロ命令
が命令パイプラインを通して進行する際に、特定のパイ
プライン段へのアクセスを競合している複数のマイクロ
命令間の調停を行うための手段を提供することである。
【０００９】
【課題を解決するための手段】前記の目的を達成するた
め、データ処理装置内の複数のオペレーションの実行を
制御するための装置が提供される。本発明に従ったこの
装置は、複数のパイプライン段を有する処の、命令パイ
プラインを含んでいる。各パイプライン段は、データ処
理装置内で実行される複数のオペレーションの１つに専
用化されるようになっている。
【００１０】一のパイプライン入口は、命令パイプライ
ンへの複数のマイクロ命令を受け取るためのものであ
る。これらのマイクロ命令は、命令パイプラインを通し
て進行する際に、複数のオペレーションの実行を制御す
る。各マイクロ命令は、少なくとも選択された１つのオ
ペレーションに対応する制御情報と、当該選択されたオ
ペレーションの各々を識別するマッピング情報とを含ん
でいる。
【００１１】更に、各マイクロ命令は、これが選択され
たオペレーションに専用化されている特定のパイプライ
ン段に存在する場合に、当該選択されたオペレーション
の実行を制御するようになっている。更に、本発明に従
った装置は、各マイクロ命令が任意のパイプライン段に
おいて当該命令パイプラインに入ったりそこから出たり
することができるように、前記パイプライン入口及び一
のパイプライン出口を各パイプライン段に接続するため
の手段を含んでいる。経路指定手段は、各マイクロ命令
のマッピング情報に応じて、当該マイクロ命令を当該命
令パイプラインを通して選択的に且つ個別的に経路指定
する。
【００１２】複数のパイプライン段は、選択されたパイ
プライン段を除く他のパイプライン段を各マイクロ命令
がバイパスするように、直列に接続されるのが好まし
い。各パイプライン段は、マッピング情報に基づいて選
択されるようになっている。即ち、各マイクロ命令が特
定のパイプライン段のオペレーションに対応する制御情
報を含む場合にのみ、当該マイクロ命令は、当該特定の
パイプライン段を通して経路指定されるのである。
【００１３】各マイクロ命令は、複数のパイプライン段
に１対１に対応する処の、複数のビット位置から成るマ
ッピング・フィールドを有することができる。所定のビ
ット位置に存在する「１」は、当該マイクロ命令が、当
該ビット位置に対応する特定のパイプライン段に関係す
る制御情報を含んでいる、ことを指示する。従って、こ
のマッピング・フィールドは、当該マイクロ命令に関係
する全てのパイプライン段を識別するとともに、これら
の関係するパイプライン段を通してのみ当該マイクロ命
令を経路指定するためのロード・マップを提供するので
ある。
【００１４】その結果、命令パイプライン内で使用可能
なマシン・サイクルを一層有効に使用することが可能と
なる。各マイクロ命令は、物理的に最初のパイプライン
段ではなく、当該マイクロ命令がオペレーションを実行
すべき最初のパイプライン段から命令パイプラインに入
ることができる。同様に、各マイクロ命令は、物理的に
最後のパイプライン段ではなく、当該マイクロ命令を実
行すべき最後のパイプライン段から、命令パイプライン
を出ることができる。
【００１５】各マイクロ命令は、その実行中に、幾つか
のパイプライン段をバイパスすることができる。この結
果、最初は命令パイプライン内で他の命令に後続してい
た特定の命令は、その実行のために中間のパイプライン
段を使用しないことを条件として、当該他の命令をバイ
パスすることができる。このようにすると、同じ数のマ
シン・サイクル中に、一層多くのマイクロ命令を実行す
ることができるので、データ処理装置の性能を相当に改
善することができる。
【００１６】前述のように、マイクロ命令が幾つかのパ
イプライン段をバイパスすると、特定のパイプライン段
に入ろうとしている複数のマイクロ命令間で潜在的な競
合が生ずることがある。従って、かかる競合を解決する
ために、調停論理が設けられる。かくて、本発明に従っ
た命令パイプラインは、従来技術の命令パイプラインが
必要としないような論理手段を必要とする。しかし、こ
の追加の論理手段は、プロセッサ・チップ上に構成する
ことができるから、性能の向上によって正当化されるも
の以上の効果を与える。
【００１７】本発明の他の側面は、複数のパイプライン
段を通して各マイクロ命令を経路指定するための方法に
係る。この方法は、 （１）各マイクロ命令ごとに、当該マイクロ命令を実行
すべき関係するパイプライン段を識別するためのステッ
プと、 （２）前記関係するパイプライン段の識別に応答して、
当該マイクロ命令を当該関係するパイプライン段だけを
含む一の経路に沿って選択的に経路指定するためのステ
ップとを含んでいる。
【００１８】更に、この方法は、各マイクロ命令が命令
パイプラインを通して進行する際に、当該マイクロ命令
が後続する次のパイプライン段に入る前に、各パイプラ
イン段に関係する制御情報を削除することにより、当該
マイクロ命令を変更するためのステップを含んでいる。
好ましい実施例では、各パイプライン段は、パイプライ
ン段レジスタとして構成されている。このレジスタは、
複数のマルチビット制御フィールドに対応する複数のラ
ッチ位置を有し、そして当該制御フィールドの各々は、
複数のパイプライン段の１つにそれぞれ対応している。
【００１９】この文脈において、後続する各パイプライ
ン段レジスタは、先行するパイプライン段の制御フィー
ルドに対応するラッチ位置を持たないように、構成され
ている。その結果、各マイクロ命令が命令パイプライン
を通して進行する際に、もはや有用でない情報を有効に
削除することができる。このように、後続する各パイプ
ライン段レジスタは、次第に減少する数のラッチ位置を
必要とするに過ぎないから、従来技術の命令パイプライ
ンと比較すると、本発明に従った論理（ハードウェア）
及び物理的空間の要件が減少することになる。
【００２０】このように、本発明によれば、各マイクロ
命令は、そのオペレーションを制御すべき特定のパイプ
ライン段にのみ選択的に経路指定されるようになってい
るから、命令パイプラインの効率を著しく向上させるこ
とができるのである。
【００２１】
【実施例】図１には、ビット・コード化されたデータに
ついて種々のオペレーションを実行し且つその結果を記
憶するための、データ処理装置１６が示されている。こ
のデータ処理装置１６は、プロセッサ１８、主メモリ２
０、プロセッサ１８及び主メモリ２０を接続するインタ
フェース２２を含んでいる。データ線２４はプロセッサ
１８をインタフェース２２に接続し、データ線２６はイ
ンタフェース２２を主メモリ２０に接続する。
【００２２】プロセッサ１８は、アセンブリ・レベルの
プログラム命令を順次に実行して、それぞれのオペレー
ション（例えば、格納、加算及び移動等の算術論理演
算）を遂行する。そのため、プロセッサ１８は、アセン
ブリ・レベルの各プログラム命令を、ハードウェアを制
御する一層簡単な複数の水平マイクロ命令（以下「マイ
クロ命令」と略記）に分解するための、水平マイクロコ
ードを使用する。
【００２３】プロセッサ１８は、この水平マイクロコー
ドを保持する制御メモリ２８と、制御メモリ出力レジス
タ３０を含んでいる。更に、プロセッサ１８は、オペレ
ーションを遂行するための演算論理３２と、主メモリ２
０とデータを授受するためのＩ／Ｏインタフェース３４
を含んでいる。
【００２４】図２には、演算論理３２のハードウェア構
成要素と、これらの構成要素間のデータ流の諸経路が示
されている。主メモリ２０からのデータは、Ｉ／Ｏイン
タフェース３４及び経路３６を介して、種々の宛先に供
給することができる。これらの宛先には、レジスタ４４
及び４６を通して演算ユニット４２に接続されたマルチ
プレクサ３８及び４０と、プログラム・カウンタ４８
と、命令アセンブリ・バッファ５０と、１組の汎用レジ
スタ５４にその出力を供給する汎用レジスタ・マルチプ
レクサ５２が含まれている。また、Ｉ／Ｏインタフェー
ス３４は、データを状況レジスタ５６及び条件コード
（ＣＣ）レジスタ５８に供給することができる。
【００２５】デコーダ６０は、命令アセンブリ・バッフ
ァ５０の出力を受け取り、この出力を複数のマイクロ命
令に分解する。これらのマイクロ命令は、命令パイプラ
イン６２に供給され、その１つ以上のパイプライン段を
通して順次に進行しつつ、プロセッサ１８内で実行され
る複数のオペレーションを制御する。
【００２６】命令パイプライン６２からの出力は、マル
チプレクサ３８及び４０と、第１のアドレス・マルチプ
レクサ６４と、実効アドレス加算器６６に供給すること
ができる。実効アドレス加算器６６は、その出力をマル
チプレクサ６７を介してレジスタ６８に供給し、レジス
タ６８からその出力をメモリ・データ・マルチプレクサ
７０、Ｉ／Ｏインタフェース３４、プログラム・カウン
タ４８及び汎用レジスタ・マルチプレクサ５２に供給す
ることができる。
【００２７】演算ユニット４２の出力は、レジスタ７２
からメモリ・データ・マルチプレクサ７０に、汎用レジ
スタ・マルチプレクサ５２に、そして状況レジスタ５６
及び条件コード・レジスタ５８に供給することができ
る。１組の汎用レジスタ５４の出力は、マルチプレクサ
３８及び４０と、第１及び第２のアドレス・マルチプレ
クサ６４及び７４と、その出力を減分／増分ユニット７
８に供給するマルチプレクサ７６とに使用可能である。
【００２８】減分／増分ユニット７８は、その出力を第
２のアドレス・マルチプレクサ７４及び汎用レジスタ・
マルチプレクサ５２に供給することができる。従って、
図２の複数の構成要素間でデータを転送するために、複
数の経路が使用可能である。しかし、実際のデータ転送
は、全ての使用可能な経路に沿って見境なく発生するも
のではなく、後述のようにマイクロ命令によって制御さ
れる。
【００２９】図３には、命令パイプライン６２を進行す
る各マイクロ命令の流れが示されている。命令パイプラ
イン６２は、その４つのパイプライン段として、アドレ
ス生成段８０と、オペランド・ロード段８２と、実行段
８４と、結果格納段８６を含んでいる。デコーダ６０
は、命令パイプライン６２への全てのマイクロ命令のた
めの入口を与える。
【００３０】命令パイプライン６２から出る全てのデー
タは、命令パイプライン出力の可能な宛先（前出）のう
ち１つ以上の宛先に送られる。参照番号８８は、命令パ
イプライン６２の出口を示している。但し、この出口８
８は、実際のハードウェア構成要素を表すものではな
い。むしろ、この出口８８は、１つ以上のパイプライン
段に沿って該当するオペレーションを遂行するという所
期の目的を達成した後、それぞれのマイクロ命令がもは
や必要とされなくなって、命令パイプライン６２から出
るような点を象徴的に示しているに過ぎない。
【００３１】全てのマイクロ命令は、命令パイプライン
６２を通して、同一の方向に（図３の下側に向かって）
進行する。しかし、このことは、各マイクロ命令が各パ
イプライン段を占有するという意味ではなく、従って全
てのマイクロ命令が順次に進行することを意味するもの
でもない。むしろ、複数のパイプライン段を相互に接続
する複数の相互接続経路９０が、１〜４つのパイプライ
ン段の使用可能な組み合わせに基づき、命令パイプライ
ン６２を通して１５種類の経路を提供するようになって
いる。
【００３２】本発明の１つの特徴は、複数のパイプライ
ン段、パイプライン入口及びパイプライン出口を相互接
続することにより、命令パイプライン６２を通して種々
の経路を供給することである。一般に、互いに異なるｎ
個のパイプライン段から成る命令パイプラインについ
て、このような相互接続を行うと、当該命令パイプライ
ンを通して、２n−１個の潜在的な経路を提供すること
ができる。
【００３３】各マイクロ命令は、どのパイプライン段か
らでも命令パイプライン６２に入ることができ、どのパ
イプライン段からでも命令パイプライン６２を出ること
ができ、また命令パイプライン６２を通して進行する際
に、１つ以上のパイプライン段をバイパスすることがで
きる。図６を参照して後述するように、各マイクロ命令
内の情報は、命令パイプライン６２を通して当該マイク
ロ命令が通過する特定の経路を予め決定する。
【００３４】相互接続経路９０は、マイクロ命令用の複
数の代替経路を提供するが、これを使用する場合には、
特定のパイプライン段へのアクセスを競合する複数のマ
イクロ命令間の調停を行うことが必要となる。かかる調
停の必要性は、デコーダ６０並びに先行するパイプライ
ン段８０、８２及び８４のうち任意のものからマイクロ
命令を受け取るように構成されている処の、結果格納段
８６において最も顕著となる。
【００３５】図４には、一の調停スキームを実現した調
停論理１２２と、複数のパイプライン段と、相互接続経
路９０が示されている。同図において、各パイプライン
段は、一のパイプライン段レジスタを含んでいる。詳述
すると、命令パイプライン６２は、アドレス生成レジス
タ９２、オペランド・ロード・レジスタ９４、実行レジ
スタ９６及び結果格納レジスタ９８の、４つのパイプラ
イン段レジスタを含んでいる。各パイプライン段レジス
タは、各マイクロ命令内の個別的な複数のビット又はフ
ィールドに対応する処の、個別的な複数のビット位置及
び複数のマルチビット制御フィールドを有するから、各
マイクロ命令は、命令パイプライン６２を通して進行す
る際に、１つ以上のパイプライン段レジスタを一時的に
且つ排他的に占有することができる。
【００３６】アドレス生成レジスタ９２は、マッピング
・フィールド１００と、条件コード・ビット１０２と、
有効ビット１０４と、命令従属フィールド１０６と、４
つの制御フィールド１０８〜１１４を含んでいる。制御
フィールド１０８〜１１４の各々は、他のパイプライン
段と同様に、各マイクロ命令が命令パイプライン６２を
通して進行する際に、特定の型のオペレーションに専用
化されるようになっている。
【００３７】例えば、制御フィールド１０８は、アドレ
ス生成に関係する各マイクロ命令の特定のフィールドの
みを記憶する。もし、特定のマイクロ命令が複数のアド
レス生成フィールドを含んでいれば、制御フィールド１
０８内に、複数のかかるフィールドを設けることができ
る。
【００３８】同様に、アドレス生成レジスタ９２内の残
りのフィールドも、１つの型のフィールドに制限される
ようになっているが、必要に応じて、その型の複数のフ
ィールドを収容するように適応させることができる。残
りのパイプライン段レジスタ９４〜９８も、アドレス生
成レジスタ９２と同様の複数のフィールド及びビット位
置を有しているが、その構成及び機能は、図１１を参照
して後述するように互いに異なっている。
【００３９】複数のパイプライン段レジスタを相互接続
するための手段は、パイプライン・マルチプレクサ１１
６、１１８及び１２０を含んでいる。各パイプライン・
マルチプレクサは、互いに隣接する１対のパイプライン
段レジスタの間にそれぞれ設けられている。各パイプラ
イン・マルチプレクサは、デコーダ６０及び先行する各
パイプライン段レジスタからの入力を受け取り、その出
力を後続するパイプライン段レジスタに供給したり、
「出口」８８によって概略的に示されているように、命
令パイプライン６２の外部に直接的に供給する。
【００４０】各パイプライン・マルチプレクサは、その
１つの入力だけを次の後続パイプライン段に供給するよ
うに、選択的に切り替えられる。例えば、パイプライン
・マルチプレクサ１１８は、デコーダ６０、アドレス生
成レジスタ９２又はオペランド・ロード・レジスタ９４
の何れかを、実行レジスタ９６に選択的に結合する。
【００４１】各パイプライン・マルチプレクサの切替
は、各マイクロ命令内の情報に従って、調停論理１２２
によって制御されるようになっている。調停論理１２２
は、その複数の入力を、デコーダ６０及び各パイプライ
ン段レジスタから受け取る。調停論理１２２は、これら
の入力に応じて、複数のパイプライン段レジスタに対
し、ラッチ・データ出力を発生する。また、調停論理１
２２は、パイプライン段レジスタ９４〜９８にロードす
るパイプライン・マルチプレクサ１１６〜１２０に対
し、制御信号を供給する。
【００４２】調停論理１２２は、図５の流れ図に従っ
て、複数のパイプライン段レジスタに対する競合を解決
する。
【００４３】もし、命令パイプライン６２が空であれ
ば、選択されたパイプライン段レジスタに、一のマイク
ロ命令が直ちに供給される。他方、命令パイプライン６
２が空でなければ、入力すべきマイクロ命令が、命令パ
イプライン６２に現に存在する処の先行する任意のマイ
クロ命令に対する従属性を有するか否かを決定する。
【００４４】言い換えれば、入力すべきマイクロ命令
が、現に実行中の任意のマイクロ命令からの結果に従属
するか否かについて、質問が行われるのである。具体的
には、パイプライン段レジスタ９２〜９８の各々を検査
して、当該パイプライン段レジスタに現に存在するマイ
クロ命令が、当該パイプライン段レジスタの内容を変更
したか否かを検知するのである。
【００４５】例えば、図３のアドレス生成段８０（図４
のアドレス生成レジスタ９２）から命令パイプライン６
２に入る一のマイクロ命令が、一のアドレスを計算する
ために、１組の汎用レジスタ５４の中から特定の汎用レ
ジスタを使用するように予定されているものと仮定す
る。また、実行段８４（実行レジスタ９６）に現に存在
する処の先行マイクロ命令が、前記特定の汎用レジスタ
へのデータの格納を必要とするものと仮定する。このよ
うな場合には、入力すべきマイクロ命令は、実行レジス
タ９６に現に存在する先行マイクロ命令のオペレーショ
ンが完了するまで、アドレス生成レジスタ９２にロード
されない。
【００４６】先行マイクロ命令のオペレーションが完了
するか、又は前述の従属性が検知されない場合には、選
択されたパイプライン段レジスタを走査して、当該パイ
プライン段レジスタが次のマシン・サイクルの間に使用
可能であるか否か、即ち命令パイプライン６２に現に存
在する他の如何なるマイクロ命令も、次のマシン・サイ
クルの間に当該選択されたパイプライン段レジスタに入
力すべきものとしてスケジュールされていないか否かを
決定する。
【００４７】この選択されたパイプライン段レジスタが
使用可能であるという指示が得られる場合は、入力すべ
きマイクロ命令をこのパイプライン段に入力する際に、
当該マイクロ命令が、命令パイプライン６２に現に存在
する任意の先行マイクロ命令をバイパスするか否かを決
定することが必要となる。他方、この選択されたパイプ
ライン段レジスタが使用可能であるという指示が得られ
ない場合には、入力すべきマイクロ命令は、直ちに適当
なパイプライン段レジスタにロードされる。
【００４８】しかし、入力すべきマイクロ命令を適当な
パイプライン段に入力する際に、当該マイクロ命令が、
任意の先行マイクロ命令をバイパスするのであれば、追
加の決定を行うことが必要となる。即ち、このマイクロ
命令が、任意の先行マイクロ命令をバイパスする際に、
かかる先行マイクロ命令が使用した、又はこれから使用
すべき条件を変更するか否かを、決定することが必要と
なる。
【００４９】この点を簡述するため、ここで、一のマイ
クロ命令が、図２のレジスタ７２からのデータを格納す
るため、結果格納段８６（結果格納レジスタ９８）にお
いて命令パイプライン６２に入ろうとしているものと仮
定する。また、オペランド・ロード段８２（オペランド
・ロード・レジスタ９４）に現に存在している一の先行
マイクロ命令が、次には実行段８４に進行して、レジス
タ７２の内容を変更するようなオペレーションを実行す
るものと仮定する。
【００５０】このような場合には、入力すべきマイクロ
命令は、この先行マイクロ命令が実行段８４においてそ
のオペレーションを完了するまで、結果格納段８６にロ
ードされない。言い換えれば、入力すべきマイクロ命令
は、先行マイクロ命令がそのオペレーションを完了する
ことを条件として、結果格納段８６にロードされること
になる。
【００５１】調停論理１２２は、例えば、結果格納レジ
スタ９８へのアクセスを競合している処の、デコーダ６
０及び先行パイプライン段レジスタからのマイクロ命令
間の衝突を回避するように、これらの競合を解決する。
詳述すると、実行レジスタ９６からのマイクロ命令は、
パイプライン・マルチプレクサ１２０に対する他の入力
よりも有利に取り扱われ、その後はオペランド・ロード
・レジスタ９４の出力、アドレス生成レジスタ９２の出
力及びデコーダ６０の出力が順次に続くようになってい
る、ということである。
【００５２】図６に示されているマイクロ命令１２４
は、パイプライン段レジスタ内の複数のビット位置及び
複数のフィールドに対応する処の、複数のビット及び複
数のフィールドを含んでいる。マイクロ命令１２４のマ
ッピング・フィールド１２６は４つのビット位置を含ん
でおり、図６において、これらのビット位置はＡ、Ｏ、
Ｘ及びＳとそれぞれ表記されている。条件コード・ビッ
ト１２８は、マッピング・フィールド１０６と複数の制
御フィールドとの間に設けられている。
【００５３】説明の便宜上、図６には、パイプライン段
レジスタ９２〜９８の各々にそれぞれ関連する処の、単
一の制御フィールドとして、アドレス生成（Ａ）制御フ
ィールド１３０、オペランド・ロード（Ｏ）制御フィー
ルド１３２、実行（Ｘ）制御フィールド１３４及び結果
格納（Ｓ）制御フィールド１３６が示されている。ま
た、プログラム・カウンタ（ＰＣ）フィールド１３５、
即値アドレス（ＩｍＡ）フィールド１３７及び即値デー
タ（ＩｍＤ）フィールド１３９も示されている。更に
は、マイクロ命令１２４は、パイプライン段の有効ビッ
ト１３８も含んでいる。
【００５４】マッピング・フィールド１２６は、如何な
る型の制御フィールドがマイクロ命令１２４に存在する
かを指示するという意味で、前述の制御フィールド１３
０〜１３６に関係している。例えば、マッピング・フィ
ールド１２６内のビット位置「Ａ」に「１」が存在する
と、このマイクロ命令１２４が少くとも１つのアドレス
生成制御フィールド１３０を含むことを指示する。従っ
て、このマイクロ命令１２４は、命令パイプライン６２
を通して進行する際に、データのアドレス計算オペレー
ションを制御するように予定されていることになる。
【００５５】他の例として、マッピング・フィールド１
２６内のビット位置「Ｘ」に「０」が存在すると、この
マイクロ命令１２４が如何なる実行制御フィールド１３
４も有していないことを指示する。かくて、このマイク
ロ命令１２４は、命令パイプライン６２を通して進行す
る際に、データについての実行機能を全く制御しないよ
うに予定されていることになる。このため、このマイク
ロ命令１２４は、実行段８４には入らない。
【００５６】各マイクロ命令１２４のマッピング・フィ
ールド１２６は、命令パイプライン６２を通して進行す
る際に当該マイクロ命令が占有する処の特定のパイプラ
イン段を予定することによって、当該マイクロ命令を経
路指定するものである。例えば、マッピング・フィール
ド１２６内の値「１１１１」は、当該マイクロ命令が４
つのパイプライン段の全てを直列に通るように経路指定
する。他方、マッピング・フィールド１２６内の値「１
００１」は、当該マイクロ命令がアドレス生成段２０及
び結果格納段８６のみを通るように経路指定する。
【００５７】データについて行われる幾つかの機能は、
４つの型の全てのオペレーションを必要とするが、その
他の多数の機能はそうではない。後者の機能について
は、各マイクロ命令を「使用する」パイプライン段だけ
を通して当該マイクロ命令の選択的な経路指定を行うこ
とにより、命令パイプライン６２の効率を実質的に改善
することができる。
【００５８】このようにすると、従来技術に比較して一
層少ない数のマシン・サイクルでそれぞれのマイクロ命
令を命令パイプライン６２を通して進行させることがで
き、それによって節約されたマシン・サイクルを他のマ
イクロ命令を受け入れるのに使用することができるから
である。この選択的な経路指定を実現するには、マッピ
ング・フィールド１２６内の諸ビットに対するハードウ
ェア応答だけが必要となるに過ぎないから、処理時間が
実質的に増えることはない。
【００５９】図７〜図１０には、マイクロ命令１２４内
の複数の制御フィールド１３０〜１３６が図２のハード
ウェアに対しどのように関係するかを容易に理解できる
ように、これらの制御フィールドが一層詳細に示されて
いる。アドレス生成制御フィールド１３０は、第１及び
第２のアドレス・マルチプレクサ６４及び７４に関連す
る処の、２つのマルチプレクサ・サブフィールド１４０
及び１４２を含んでいる。
【００６０】詳述すると、図７のサブフィールド１４０
の内容は、図２の潜在的な複数のデータ・ソースの中か
ら特定のデータ・ソースを決定するとともに、第１のア
ドレス・マルチプレクサ６４に対しゼロを強制するため
の代替的なデータ・ソースを提供する。サブフィールド
１４０内の５つのビット位置を使用すると、第１のアド
レス・マルチプレクサ６４に対する潜在的な３２個のデ
ータ・ソースの中から１つのデータ・ソースを選択する
ことができる。
【００６１】例えば、サブフィールド１４０内の値「０
００００」は、全ゼロを第１のアドレス・マルチプレク
サ６４に強制し、またサブフィールド１４０内の値「１
１０００」は、１組の汎用レジスタ５４のうち１つの汎
用レジスタを選択して、当該選択した汎用レジスタから
のアドレス値を第１のアドレス・マルチプレクサ６４に
供給する。同様に、サブフィールド４２内の値は、第２
のアドレス・マルチプレクサ７４に供給されるデータの
ソースを決定する。
【００６２】サブフィールド「Ｗ」及び「Ｄ」は、第２
のアドレス・マルチプレクサ７４に供給されるデータ・
ワードの長さ（ビット数）と、当該マイクロ命令１２４
の即値アドレス・フィールド１３７の内容が第２のアド
レス・マルチプレクサ７４の入力に加えられるか否かを
それぞれ決定する。
【００６３】最後に、メモリ宛先サブフィールド１４４
内の値は、マルチプレクサ６７を制御する。一般に、実
効アドレス加算器６６の出力は、結果格納段８６から図
１の主メモリ２０へのデータの宛先を指定する処の、計
算されたメモリ・アドレスである。また、この出力は、
Ｉ／Ｏインタフェース３４を介して経路３６に供給され
る処の、データのメモリ・アドレスを決定する。
【００６４】しかし、実効アドレス加算器６６の出力
は、他の宛先に対し（例えば、ロードのためにプログラ
ム・カウンタ４８に対し、汎用レジスタ・マルチプレク
サ５２を通して汎用レジスタ５４の１つに対し、又はこ
のこのメモリ・アドレスによって識別されるデータをＩ
／Ｏインタフェース３４を介して主メモリ２０に格納す
るためにマルチプレクサ６７に対し）供給することがで
きる。
【００６５】図８に示されているオペランド・ロード制
御フィールド１３２のサブフィールド１４６は、マルチ
プレクサ３８に供給されるデータのソースを決定し、サ
ブフィールド１４８は、マルチプレクサ４０に供給され
るデータのソースを決定し、サブフィールド１５０は、
主メモリ２０からＩ／Ｏインタフェース３４を介して経
路３６に送られるデータの宛先を決定する。
【００６６】宛先について説明すると、マルチプレクサ
３８からのデータの宛先はレジスタ４４であり、マルチ
プレクサ４０からのデータの宛先はレジスタ４６であ
る。サブフィールド１５０内の値に基づいて、主メモリ
２０からのデータは、状況レジスタ５６、条件コード・
レジスタ５８、又は汎用レジスタ・マルチプレクサ５２
を介して汎用レジスタ５４の１つに供給することができ
る。演算ユニット４２は、レジスタ４４及び４６から入
力オペランドを受け取る。従って、実行制御フィールド
１３４については、データ・ソースを決定するためのフ
ィールドは必要ない。
【００６７】図９に示されている実行制御フィールド１
３４内の機能サブフィールド１５２は、レジスタ４４及
び４６から受け取られた入力オペランドについて演算ユ
ニット４２が実行すべき１つの機能を、実行可能な複数
の機能の中から選択するための５ビットを含んでいる。
これらの可能な機能には、例えば、両入力オペランドを
加算したり、一方の入力オペランドを他方の入力オペラ
ンドから減算したり、「論理積」、「論理和」又は「排
他的論理和」のような論理機能を実行したり、レジスタ
の内容を予定の量だけシフトしたり、全ゼロを出力する
機能が含まれている。
【００６８】図９に示されているデータ型サブフィール
ド１５４及び長さサブフィールド１５６は、（１）デー
タが論理値、算術値又は２進化１０進数値の何れである
か、（２）当該オペレーションが１バイト、２バイト又
は４バイトの何れについて行われるか、をそれぞれ決定
する。
【００６９】宛先サブフィールド１５８内の値は、演算
ユニット４２の出力の宛先を決定する。この出力の可能
な宛先には、汎用レジスタ５４の１つ、状況レジスタ５
６、条件コード・レジスタ５８及び主メモリ２０の保持
用ラッチであるレジスタ７２が含まれている。
【００７０】図１０には、図６の結果格納制御フィール
ド１３６が詳細に示されている。そのデータ・ソース・
サブフィールド１６０は、格納データのソース（例え
ば、レジスタ６８、レジスタ７２又は全ゼロの強制格納
の何れか）を決定する。長さサブフィールド１６２は、
格納データの長さ（１バイト、２バイト又は４バイト）
を決定する。
【００７１】制御フィールド１３０〜１３６の各々は、
関係するパイプライン段内にある場合にのみ有効であ
る。例えば、アドレス生成制御フィールド１３０は、そ
のマイクロ命令１２４がアドレス生成レジスタ９２に存
在する間に、実効アドレスの計算を制御する。しかし、
このマイクロ命令１２４が他の制御フィールドを含んで
おり、従って後続のパイプライン段レジスタ内に一時的
に存在するとしても、そのアドレス生成制御フィールド
１３０は、後続のパイプライン段レジスタの何れにおい
ても有用な目的のために使用されないのである。
【００７２】従って、後続の各パイプライン段レジスタ
は、命令パイプライン６２の先行するパイプライン段で
使用され且つ当該パイプライン段に特有の情報について
は、これを保持するためのビット位置を有さないように
構成されるのである。図１１に示されているように、か
かるパイプライン段に特有の情報は、それぞれの制御フ
ィールド（図６の１３０〜１３６）だけではなく、マッ
ピング・フィールド（図６の１２６）も含んでいるが、
このマッピング・フィールド内の各ビット位置は、これ
に関係するパイプライン段の後に削除されることにな
る。即ち、各マイクロ命令が命令パイプライン６２を通
して進行する際に、もはやオペレーションを制御するの
に有用ではなくなった複数のビット及び複数のフィール
ドを当該マイクロ命令から削除するように、選択された
ビット位置及びフィールドが、後続のパイプライン段レ
ジスタから除去されるのである。
【００７３】図１２には、アセンブリ・レベルのプログ
ラム命令によって制御メモリ・アレイ１６８をアドレス
するようにした、代替的な構成を有する命令パイプライ
ン１６６が示されている。制御メモリ・アレイ１６８
は、デコーダ６０の代わりに、パイプライン入口を提供
する。命令パイプライン１６６は、複数のパイプライン
段から成り、図１２には、そのうちの３つのパイプライ
ン段１７０、１７２及び１７４（第Ｎ段に相当）が示さ
れている。
【００７４】マルチプレクサ１７６及び１７８は、これ
らのパイプライン段を、パイプライン「出口」１８０と
相互接続する。デコーダ６０を使用する場合と比較する
と、制御メモリ・アレイ１６８を使用する場合には、処
理速度は低下するが、広範囲の計算機アーキテクチャと
の互換性を維持することが容易になるという意味で、フ
レキシビリティを一層大きくすることができる。
【００７５】パイプライン段１７０は、ビット位置１〜
Ｎから成るマッピング・フィールド１８２と、制御フィ
ールド１〜Ｎと、パイプライン段の有効ビット位置Ｖを
含んでいる。後続のパイプライン段は、本発明に従った
情報削除の特徴を例示している。特に、最後のパイプラ
イン段１７４は、単一ビットのマッピング・フィールド
Ｎと、「フィールドＮ」と表記された単一の制御フィー
ルドと、パイプライン段の有効ビット位置を有するに過
ぎない。
【００７６】右向きの矢印は、制御メモリ・アレイ１６
８からその関連するマルチプレクサへ加わる入力を表
し、左向きの矢印は、先行するパイプライン段からこの
マルチプレクサに加わる入力を表す。各マイクロ命令を
命令パイプライン１６６を通して経路指定する際に、１
つ以上のパイプライン段の全ての組み合わせが使用可能
となる。
【００７７】かくて、本発明に従った命令パイプライン
は、当該命令パイプラインに存在すべき各マイクロ命令
について必要となるマシン・サイクルの数を減少させる
ことによって、使用可能なマシン・サイクルを効率的に
使用するように構成されている。
【００７８】それぞれのマイクロ命令は、命令パイプラ
インを通して、選択的に経路指定されようになってい
る。言い換えれば、各マイクロ命令は、そのオペレーシ
ョン制御フィールド内の情報に基づいて、選択されたパ
イプライン段にのみ存在するのである。各マイクロ命令
内のマッピング・フィールドは、当該マイクロ命令が命
令パイプラインを通して進行する際に、実行すべき特定
のオペレーションの識別を容易にする。
【００７９】最後に、調停論理は、一のパイプライン段
へのアクセスを競合している複数のマイクロ命令間の衝
突を回避するとともに、先行するマイクロ命令と後続す
るマイクロ命令との間に如何なる従属性も存在せず且つ
これらのマイクロ命令の実行順序が逆になってもエラー
が生じない場合にのみ、後続するマイクロ命令が先行す
るマイクロ命令をスキップできることを保証する。
【００８０】
【発明の効果】以上のように、本発明によれば、命令パ
イプラインに存在すべき各マイクロ命令について必要と
なるマシン・サイクルの数が減少するので、使用可能な
マシン・サイクルを効率的に使用することができる。
【図面の簡単な説明】
【図１】プロセッサ、主メモリ、プロセッサ及び主メモ
リの間のインタフェースを含んでいる、データ処理装置
の概略図である。
【図２】命令パイプラインを含んでいる、プロセッサの
諸構成要素を示すブロック図である。
【図３】命令パイプライン内のデータ流を示す概略図で
ある。
【図４】調停論理を含んでいる、命令パイプラインの概
略図である。
【図５】調停論理の動作の流れ図である。
【図６】命令パイプライン内で使用するマイクロ命令の
フォーマットを示す図である。
【図７】マイクロ命令の諸フィールドを示す図である。
【図８】マイクロ命令の諸フィールドを示す図である。
【図９】マイクロ命令の諸フィールドを示す図である。
【図１０】マイクロ命令の諸フィールドを示す図であ
る。
【図１１】各パイプライン段レジスタの概略図である。
【図１２】図４のデコーダの代わりに制御メモリ・アレ
イを使用する、代替的な命令パイプラインの概略図であ
る。
【符号の説明】
５８ 条件コード・レジスタ ６０ デコーダ ６２ 命令パイプライン ８０ アドレス生成段 ８２ オペランド・ロード段 ８４ 実行段 ８６ 結果格納段 ８８ 出口 ９０ 相互接続経路 ９２ アドレス生成レジスタ ９４ オペランド・ロード・レジスタ ９６ 実行レジスタ ９８ 結果格納レジスタ １２２ 調停論理 １２４ マイクロ命令 １３０ アドレス生成制御フィールド １３２ オペランド・ロード制御フィールド １３４ 実行制御フィールド １３６ 結果格納制御フィールド １６６ 命令パイプライン １６８ 制御メモリ・アレイ １７０ パイプライン段 １７２ パイプライン段 １７４ パイプライン段
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ガリイ・パール・マックラナハン アメリカ合衆国55901、ミネソタ州、ロ ッチェスタ、アパート第214、41エス・ ティー・ストリート・エヌ・ダヴリュ ー、936番地 (72)発明者 ミッチェル・レイモンド・トロムブレイ アメリカ合衆国55902、ミネソタ州、ロ ッチェスタ、ミードウ・ラン・ドライ ブ・エス・ダヴリュー、109番地 審査官 丹治 彰 (56)参考文献 特開 昭58−106641（ＪＰ，Ａ) 特開 昭57−30042（ＪＰ，Ａ) 特開 平４−175928（ＪＰ，Ａ)

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】 直列に接続された複数のパイプライン段
    を含み、当該パイプライン段の各々が、データ処理装置
    内で実行される複数のデータ・オペレーションのうち１
    つのデータ・オペレーションにそれぞれ専用化されてい
    る、命令パイプラインと、 複数の制御ワードが前記命令パイプラインを通して進行
    する際に、前記複数のデータ・オペレーションの実行を
    制御するように、前記命令パイプラインに入力すべき当
    該複数の制御ワードを受け取るためのパイプライン入口
    とを備え、 各制御ワードは、前記複数のデータ・オペレーションの
    うち少なくとも１つの選択されたデータ・オペレーショ
    ンに専用化されている制御情報と、当該制御情報が専用
    化されている処の選択されたデータ・オペレーションの
    各々を指示するマッピング情報とを含んでおり、 各制御ワードは、前記選択されたオペレーションに専用
    化されている特定のパイプライン段内に当該制御ワード
    が存在する場合に、当該選択されたオペレーションの実
    行を制御するように編成されており、 更に、各制御ワードが前記命令パイプラインを通して進
    行する際に、当該制御ワードが前記複数のパイプライン
    段のうち選択されたパイプライン段だけを占有するよう
    に、前記パイプライン入口及び一のパイプライン出口を
    前記複数のパイプライン段の各々にそれぞれ結合するた
    めの接続手段と、 各制御ワードを、当該制御ワードの前記マッピング情報
    に応じて選択されたパイプライン段だけを介して、前記
    命令パイプラインを通して選択的に且つ個別的に経路指
    定するための制御ワード経路指定手段とを備えたことを
    特徴とする、データ処理装置内のデータ・オペレーショ
    ンの実行を制御する装置。
  2. 【請求項２】 各制御ワードのための前記選択されたパ
    イプライン段が、当該制御ワードの前記マッピング情報
    で識別されたデータ・オペレーションに専用化されてい
    るパイプライン段であることを特徴とする、請求項１記
    載のデータ処理装置内のデータ・オペレーションの実行
    を制御する装置。
  3. 【請求項３】 各制御ワードの前記制御情報が、複数の
    マルチビット・フィールドのうち少なくとも１つのマル
    チビット・フィールドに存在し、当該マルチビット・フ
    ィールドの各々が、前記複数のパイプライン段のうち１
    つのパイプライン段においてのみ有効であることを特徴
    とする、請求項１記載のデータ処理装置内のデータ・オ
    ペレーションの実行を制御する装置。
  4. 【請求項４】 各制御ワードの前記マッピング情報が、
    当該制御ワードのマッピング・フィールドに存在し、当
    該マッピング・フィールドが、前記複数のパイプライン
    段の各々に対応する１つのビット位置をそれぞれ含んで
    いることを特徴とする、請求項１記載のデータ処理装置
    内のデータ・オペレーションの実行を制御する装置。
  5. 【請求項５】 前記複数のパイプライン段のうち同一の
    パイプライン段に入ろうとしている複数の制御ワード間
    の競合を解決するための調停手段を備えたことを特徴と
    する、請求項１記載のデータ処理装置内のデータ・オペ
    レーションの実行を制御する装置。
  6. 【請求項６】 各制御ワードが、当該制御ワードのため
    の前記選択されたパイプライン段内にある場合にのみ有
    効であることを指示するための有効ビットを含んでいる
    ことを特徴とする、請求項１記載のデータ処理装置内の
    データ・オペレーションの実行を制御する装置。
  7. 【請求項７】 各制御ワードが、前記命令パイプライン
    を通して進行する際に、当該制御ワードが前記データ処
    理装置内の条件コード・レジスタの内容を変更するか否
    かを指示するための条件コード・ビットを含んでいるこ
    とを特徴とする、請求項１記載のデータ処理装置内のデ
    ータ・オペレーションの実行を制御する装置。
  8. 【請求項８】 直列に接続された複数のパイプライン段
    を有する命令パイプラインを備え、当該パイプライン段
    の各々がデータ処理装置内で実行される複数のデータ・
    オペレーションのうち１つのデータ・オペレーションに
    それぞれ専用化され、複数の制御ワードが前記命令パイ
    プラインを通して進行する際に、当該複数の制御ワード
    によって前記複数のデータ・オペレーションが制御され
    るようにしたデータ処理装置において、 各制御ワードごとに、前記複数のデータ・オペレーショ
    ンの中から、当該制御ワード内のマッピング情報が指示
    する１つのデータ・オペレーションを当該制御ワード内
    の制御情報によって制御すべき選択されたデータ・オペ
    レーションとして決定するステップと、 各制御ワードが前記命令パイプラインを通して進行する
    際に、当該制御ワード内の前記制御情報によって制御す
    べき前記選択されたデータ・オペレーションに専用化さ
    れている特定のパイプライン段だけを占有するように、
    前記決定するステップに応答して、各制御ワードを前記
    命令パイプラインを通して選択的に且つ個別的に経路指
    定するステップとから成ることを特徴とする、データ処
    理装置内のデータ・オペレーションの実行を制御する方
    法。
  9. 【請求項９】 各制御ワードごとに、当該制御ワードが
    前記命令パイプライン内に既に存在する現に実行中の先
    行する制御ワードの結果に依存するか否かを決定すると
    ともに、もしそうであれば、当該先行する制御ワードの
    実行が完了するまで、当該制御ワードの経路指定を遅延
    させるステップから成ることを特徴とする、請求項８記
    載のデータ処理装置内のデータ・オペレーションの実行
    を制御する方法。
  10. 【請求項１０】 各制御ワードごとに、前記経路指定す
    るステップの結果として、当該制御ワードが前記命令パ
    イプライン内に既に存在する現に実行中の制御ワードを
    バイパスすることになるか否かを決定し、 もしそうであれば、当該制御ワードが現に実行中の制御
    ワードをバイパスする場合に、当該制御ワードが現に実
    行中の制御ワードの条件を変更することになるか否かを
    決定し、 もしそうであれば、現に実行中の制御ワードがその実行
    を完了するまで、当該制御ワードの経路指定を遅延させ
    ることにより、前記バイパスを遅延させるか又は禁止す
    るステップから成ることを特徴とする、請求項８記載の
    データ処理装置内のデータ・オペレーションの実行を制
    御する方法。
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