JPH02173860A - データセル配列とかかる配列を用いる神経網システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は行と列に配列されているデータ語の少なくとも
１つのマ）　ＩＪクスを蓄積するデータセル配列であっ
て、該マトリクスがマトリクスの行あるいは列のいずれ
かに対応する置換データ語（ｐｅｒｍｕｔｅｄ　ｄａｔ
ａ　ｗｏｒｄ）を単一バスを介しかつモード選択手段を
用いて送受するために配列中に分布されているものに関
連している。

本発明はまたそのような配列を使用する神経網システム
（ｎｅｕｒａｌ　ｎｅｔｗｏｒｋ　ｓｙｓｔｅｍ）にも
関連している。

（背景技術） 文献Ｗ［１８４／（）０６２９は多次元アクセス（ｍｕ
ｌｔｉｄｉｍｅｎｓｉｏｎａｌ　ａｃｃｅｓｓ）による
メモリシステムを開示している。この文献はメモリに蓄
積された２次元データテーブルの書き込み読み取りに関
連している。テーブル中でデータ語のアドレシングを行
的に（ｒｏｗ−ｗｉｓｅ）あるいは列的（ｃｏｌｕｍｎ
−ｗｉｓｅ）のいずれかで行うことを可能にするために
、データはメモリに特殊なやり方で配列され、従ってそ
れは単一バスを用いて読み書きできる。この目的で、デ
ータは１つの行に順次負荷され、負荷された第１行はテ
ーブルの第１行に対応し、負荷された第２行はテーブル
の第２行に対応し、１つのメモリブロックのデータは循
環置換（ｃｉｒｃｕｌａｒ　ｐｅｒｍｕｔａｔｉｏｎ）
を受けるようになっている。負荷された各行はこのよう
に前の行に対して１つのメモリブロックを通してシフト
され、従って対応する循環置換を受けている。テーブル
の列に配列されたデータはこのようにメモリの対角線に
沿って配列される。テーブルの行に位置されたデータは
メモリの同じ階数（ｒａｎｋ）の行に位置され、循環置
換が与えられる。いくつかのメモリ列にわたって分布さ
れたテーブルの行あるいは列のアドレシングに対して、
毎回アドレス修正器（ａｄｄｒｅｓｓ　ｍｏｄｉｆｉｅ
ｒ）を用いてメモリの実アドレス（ｒｅａｌ　ａｄｄｒ
ｅｓｓ）　全決定する必要がある。所与の置換で現れる
データはデータの回転を行う要素を用いて初期の順序に
再設定できる。各列に関連する各アドレス修正器はテー
ブルの行と列ならびにメモリの列に依存するアドレス計
算を行う。そのような計算は大量のハードウェアーを必
要とし、それは実アドレスの計算を遅延しかつ小型な集
積回路で実現するには余りにも精巧であると言う欠点を
有している。従って問題は高速でありかつ小型に集積で
きる上述のタイプの配列を実現することである。

（発明の開示） この問題の解決は、直列に接続されかつ各アドレシング
モードに関連しているスイッチを介して各データセルが
単一バスに接続されている配列からなり、同じモードの
同じ語をアドレスするスイッチは同じ選択信号によって
直接制御されている。

このように、単一モード選択信号を運ぶ単一ラインは語
の各ビットのすべての関連スイッチを同時に活性化する
ことにより所与の全語をアドレスすることができる。こ
れはそれが集積回路によって実現される場合に小型性と
配列の速度を著しく増大する。

データ９吾のマトリクス（ま、マトリクスの一つの行あ
るいは一つの列が配列中で対角的に分布されるように配
列中で対角的に分布され、マトリクスの他の行あるいは
他の列が上記の対角線に平行に分布されている。

データ語を構成するビットはマトリクスのデータ語のそ
の順序から偏っている順序でバス上に現れる。従ってこ
の順序を再設定するために分類操作が要求されている。

この操作はマトリクスのアドレスされた行に沿ってデー
タをシフトする循環要素（ｃｉｒｃｕｌａｔｉｏｎ　ｍ
ｅｍｂｅｒ）により制御される循環シフトレジスタによ
り行われる。バス上のこの分類は加算器により行われ、
この加算器は配列中のアドレスされた行に属す所定の値
をバッファ回路の外部アドレスに加算することによりバ
ッファ回路の内部アドレスを決定している。

データ訝のいくつかのマトリクスの分布が所望される場
合、これは２次元配列あるいは多次元配列で実現できる
。後者の場合に各次元はその選択モードを有している。

このように、３次元配列には３つの選択モードＸ、Ｙ、
Ｚが存在しよう。

小型性と迅速な実現の重要性は大きい次元を有する多数
のテーブルの蓄積を必要とするシステムで目立っている
。例えばこれは神経網システムのケースである。高い処
理速度を持つ可能な限りの稠密な集積が要求される。

神経網はシナプス係数（ｓｙｎａｐｔｉｃ　ｃｏｅｆｆ
ｉｃｉｅｎｔｓ）が関連するシナプスによって相互接続
されている基本機能ユニットにより形成されている。神
経網は分解ステップ（ｒｅｓｏｌｖｉｎｇｓｔｅｐ）を
実行し、その間に出力ニューロンＪの状態Ｖ、は人力ニ
ューロン１の状態Ｖ、に基づいて決定される。この分解
フェーズは ■、＝ΣＣ，，Ｖ。

に従って起こる。

しかし、所与の仕事（ｔａｓｋ）に適応させるために、
神経網はトレーニングステップを行わなければならない
。そのような神経網は例えばニス・シー・ジェー・ガー
ス（Ｓ、　Ｃ，Ｊ、　Ｇａｒｔｈ）の論文、［神経網シ
ステムの高速シミュレーションのチップセット（Ａ　ｃ
ｈｉｐｓｅｔ　ｆｏｒ　ｈｉｇｈ　５ｐｅｅｄ　ｓｉｍ
ｕｌａｔｉｏｎｏｆ　ｎｅｕｒａｌ　ｎｅｔｗｏｒｋ　
ｓｙｓｔｅｍｓ）　Ｊ　、神経網についてのＩＩＥＥＢ
会議（■εＥＥ　Ｃｏｎｆｅｒｅｎｃ　ｏｎ　Ｎｅｕｒ
ａｌ　Ｎｅｔｗｏｒｋｓ）、サンディエゴ（Ｓａｎ　Ｄ
ｉｅｇｏ）、ＩＩＩ　−４４３，１９８７年に記載され
ている。トレーニングステップはこの網を所与の問題に
適応するためにシナプス係数を修正するのに役立ってい
る。

エラー後方伝ぱん（ｅｒｒｏｒ　ｂａｃｋｐｒｏｐａｇ
ａｔｉｏｎ）に従うトレーニングアルゴリズムを実行す
るために、神経網は層状構造（ｌａｙｅｒｅｄ　５ｔｒ
ｕｃｔｕｒｅ）を有している。「分解」タイプのステッ
プの間に、出力ニューロンの状態は網に蓄積されたシナ
プス係数を用いて決定される。引き続いて、ホストコン
ピュータは考慮されたニューロンの状態で決定された出
力ニューロンの状態を比較する。観測されたエラーは網
の最後の層の中に導入され、その後でエラーは分解モー
ドに対して反転された伝ばん方向に後方伝ぱんされる。

分解ステップとそれに引き続いてトレーニングステップ
を連続的に実行するために、分解ステップではマトリク
スＣ１ｊに従って、そしてニス・シー・ジェー・ガース
の文献で開示されたようにトレーニングステップの間で
はマトリクスＣ１１（これはマトリクスＣＩ、を転置し
たものである）に従ってシナプス係数が使用される。

ステップ間の切り替えに対して、これはマトリクスＣ＋
　ｊあるいは転置マ）　ＩＪクスＣｊ　ｌのいずれかに
よるシナプス係数の蓄積手段の繰り返し負荷操作の実行
を必要とする。

これらの負荷操作の実行は大量の時間を必要とする。

行うべき計算の数は非常に大きく、その速度は並列処理
操作の実行により増大できる。この目的で、関連ステッ
プに応じて行あるいは列のブロックでマトリクスＣｉｊ
を読み書きできなければならない。

この目的で、シナプス係数を蓄積する手段の数あるいは
バスの数を２倍にしようと試みられるが、しかしそれは
システムの小型性を犠牲にし、かつまた動作を遅くする
補助選択手段の使用を必要とするであろう。

従って、本発明は上述のデータセルの配列を使用する。

この場合、本発明は層状神経網システムに関連し、これ
は、 シナプスにより相互接続されている人力ニューロンｊの
状態に基づいて出力ニューロンｌの状態を各層に対して
決定する分解手段、 −これらのシナプスに関連するシナプス係数ＣＬ。

を蓄積する手段、 シナプス係数ＣＩ、をトレーニングしアップデートする
手段、 ニューロン状態を蓄積する手段、 を具えるものにおいて、 シナプス係数を蓄積する手段は、方形マ）　ＩＪクスの
行あるいは列のいずれかに関係するシナプス係数悟がエ
ラー後方伝ぱんアルゴリズムを実行するためにシナプス
係数マ）　ＩＪクスを用いるかあるいは転置７１１クス
を用いるかのいずれかで神経網システムがトレーニング
ステップを実行できるためにアドレスされかつ単一バス
上に位置されることができるように、二重アドレシング
（ｄｕａｌ−ａｄｄｒｅｓｓｉｎｇ）タイプと単一バス
を持つ少なくとも１つのメモリに分布されているシナプ
ス係数Ｃｉ　ｊの少なくとも１つの方形マトリクスを蓄
積する上述のタイプの少なくとも１つの配列によって形
成されることを特徴としている。

好ましい変形において、シナプス係数は２次元メモリに
対角的に分布され、従ってマ）　ＩＪクスの一つの行（
あるいは一つの列）はメモリの対角線に沿って分布され
、マ）　＋Ｊクスの他の行（あるいは他の列）は上記の
対角線に平行に分布されている。

このように、シナプス係数語は所定の順序でバス上に現
れ、かつそれにもかかわらず循環ソフトレジスタを用い
てその初期の順序で使用するのに容易であることが好ま
しい。この目的で、ニューロン状態を蓄積する手段は各
ニューロン状態をそのシナプス係数に連結するためにニ
ューロン状態の循環を可能にする循環シフトレジスタを
具えている。

このように、シナプス係数をその初期の順序にリセット
する代わりに、ニューロン状態ベクトルは適当な循環置
換を受ける。

これらの循環置換はアドレスされたシナプス係数梧の行
に対応する指令を発生することによりシフトレジスタで
循環を実行するアドレス計算器により制御されている。

上のことから推定できるように、本発明は一般に環境と
の選択通信データに基づく複数のセルを具えるデータ処
理システムに関連し、このデータ処理システムは各デー
タ通路を介して選択セルと単一データバスとの間に並列
結合を設定する一群のセルを選択する選択手段を備えて
いる。各特定のセルは少なくとも各第１群と各第２群に
属し、それは共通に特定セルのみを有し、かつ第１選択
モードと第２選択モードをそれぞれ選択できる。この選
択手段は各セルとデータバスとの間のデータ通路をそれ
に依存して制御する少なくとも第１および第２の選択信
号を送信する。

このように、セルへのアクセスは２つの選択信号により
制御された所定のパターンに従って可能である。複数の
セルが主マトリクス選択モードとして組織化される場合
には例えばマトリクス組織化の行に関する並列する行的
なデータ通信と、例えば主マトリクスの方形サブマトリ
クスの対角線に関する並列データ通信が可能であろう。

これはデータマトリクスとその転置形の双方で行われる
データ処理を含む応用で不利である。上に述べたように
、この種の応用はいわゆる後方伝ぱんアルゴリズムに従
ってトレーニングされる適応層状神経網に発見されてい
る。一般に、蓄積すべき単一データマ）　ＩＪクスと、
高速を可能とする並列データ通信と、簡単なモード選択
機構の使用が有利である。

既に述べたように、各データ通路は各々が各選択信号に
より制御されているスイッチの直列配列を具えている。

このデータ通路はスイッチを表すトランジスタの伝送チ
ャネルの直列配置を含む本発明の一実施例を容易に想像
できる。実際の等個物は上記の第１および第２選択信号
の論理関数を表しかつ各セルに適当な論理ゲートにより
発生された別の選択信号により制御されるトランジスタ
を含み、このようにしてしきい値とデータ通路トランジ
スタの飽和損失を減少する。各セルが多重ビット語を蓄
積する場合に、このアーキテクチュア−はＩＣの基板面
積を節約できる。

この神経網システムは高速並列処理の小型な集積回路を
形成できる。

本発明を図面を参照して以下詳細に説明する。

（実施例） 簡単化のために、説明はメモリ点の２次元配列に基づい
てなされている。その３次元への拡張は第６Ａ図と第６
Ｂ図に示されている。高次の次元はそれから容易に推定
できる。

第１図はデータが通常の行アドレシングあるいは列アド
レシングで蓄積されているマトリクス１０を示している
。説明を明確にするため、各ブロックで示された数値は
蓄積されたデータを表している。この場合、マトリクス
の行と列は配列の行と列に一致している。このように、
行Ｌ１はデータ００から７０を含み、列Ｃ１はデータ０
０から０７を含んでいる。マトリクスは性的にあるいは
列的のいずれかでアドレスできる。このように、もし列
Ｃ３がアドレスされると、列のデータはバス１１、に現
れ、かつバッファレジスタ１２．に蓄積できる。データ
２０はレジスタの上側ブロックに蓄積され、データ２７
はレジスタの下側ブロックに蓄積される。

さらに、もし行Ｌ３がアドレスされると、選択されたデ
ータはバス１１□に現れ、バッファレジスタ１２゜に蓄
積できる。データ０２はレジスタの左手ブロックに蓄積
され、データ７２はレジスタの右手ブロックに蓄積され
る。行あるいは列のデータはこのように異なるバスに現
れ、異なるバッファ回路の使用を必要とする。もしその
ような配列の実現に単一バッファ回路が使用されるなら
、それは補助相互接続を犠牲にしてのみ達成でき、補助
相互接続のいくつかは非常に長く、かつ多数の選択要素
を持っている。

引用された従前の技術に関する文献によると、データ９
吾マトリクスは第２図に示されたようなデータセルの配
列に配置されよう。前のケースとは逆に、マトリクスの
９４２７行と配列の９４２７行は区別される。この配列
で、第１図の第１行に存在したデータは第２図の方形マ
トリクスの対角線に置かれていることが分かる。各列は
第１図の第１行の値を対角線上に位置している第２図の
ブロックに置くことにより配列され、例えば底部に向か
って変位させることにより他の値が続く。マトリクスの
底部に到達すると、列の負荷は第１行のブロックにより
続けられる。この配列に従って、列Ｃ３がアドレスされ
ると列のデータは出力バスに現れ、そして■によって表
された配列のバッファレジスタ１２．にも多分現れる。

出力データは異なる配列にあっても第１図と同じである
ように見える。このように、データ２０は最早や上側ブ
ロックに現れないが、しかしバッファ回路１２、の第３
ブロツクに現れる。このように各データはアドレスされ
た列の階数に等しい多数の位置にわたってシフトされる
。

同様に、行Ｌ３がアドレスされると、選択されたデータ
は同じバスに現れ、かつＩＩによって表された配列に従
って前と同様に同じバッファ回路１２、に現れる。明確
にするためにバッファ回路１２、は第２図に２度示され
ている。それはまた異なる配列である第１図に示された
配列に従って行Ｌ３がアドレスされると、データは再び
同じであるように見える。各データはアドレスされた行
の階数に等しい多くの位置を通してこのようにしてシフ
トされる。

与えられた例は方形マトリクスに聞達しているが、しか
し本発明はまた単一ハスと、必要なら、単一バッファ回
路が最大ビットを伝えるマトリクスの側に配置されると
言う条件に従う矩形マ）　ＩＪクスＭＸＮに対しても良
好に維持される。同じ対角アドレスを有するメモリ要素
は矩形マトリクスＭｘＮに内在するＭｘＭあるいはＮｘ
Ｎのいずれかの方形マｌ−ＩＪクスの変換により得られ
る。

第４図は第２図に示されたデータマトリクスの配列を使
用する本発明によるデータセル配列のアドレシング構造
を示している。この簡単な例では３×３配列に対応して
、同じ列の点Ｐｉｔ、　　Ｐ２１゜Ｒ３１はトランジス
タＴｌｌ、　　Ｔ２１．　　Ｔ３１に作用する同じ選択
信号ＣＩ、によって選択される。同様に、信号ＣＩ２．
　Ｃ１０は他の列を選択する。配列の同じ対角線（マ）
　ＩＪクスの同じ列）に位置しているメモリ点ｐＨ，Ｒ
２２，Ｒ３３はトランジスタＲ１１Ｒ２２，Ｒ３３に作
用する信号Ｌ１．　によって選択される。信号Ｌ［２は
点Ｐ２１．　　Ｒ３２，Ｒ１３に作用する。

信号Ｌ１３は点Ｐ３１．　　Ｒ１２，Ｒ２３に作用する
。点の選択を実行するために、例えばすべての信号Ｌｌ
と信号ＣＩの一つかあるいはその逆のいずれかを活性化
する必要がある。データはバス１１１　に伝えられる。

それとは逆に、書き込みに対して、アドレシング操作を
実行しかつメモリ点を書き込み状態にセットするために
データをバス１１１　に伝えることで十分である。

説明した実例は２次元配列に関連している。第６Ａ図と
第６Ｂ図はセルの３次元配列を示している。

この場合、発明（第６Ａ図）によると、アドレシングは
例えばマトリクスの１つの次元に対応する方向りと、例
えば方向ＥあるいはＦである１つの対角方向で実行でき
る。３次元マ）　ＩＪクスは３つのインデクスにより表
され、方向りは一定インデクスの１つを有する点に対応
している。方向りのアドレシングが、示された立方体の
前面におけるマトリクスの一部分に専ら関連している場
合（単一の一定インデクス）、セルの選択された群はこ
の前面のセルの１つの列に対応する。方向りのアドレシ
ングが全３次元空間に関連する場合（２つの一定インデ
クス）、セルの選択された群は上記の列に基づきかつ上
記の前面に垂直な方向に延在するスライスに対応してい
る。説明上、３次元マトリクスが立方体の形で示されて
いるが、しかしそれはまた任意の別の形状を有していて
もよい。多次元配列は１つの面に従って形態学的に配列
できることは目立っている（２次元）。

第２アドレシング操作は２つあるいは３つのインデクス
のいずれかが相互に同一のままである対角方向Ｅあるい
はＦで実行されなければならない。

このように、これは対角線それ自身に関連し、またそれ
に平行に延在するセルの行にも関連している。

マトリクスの各次元と共に、第６Ｂ図に示されかつ第４
図の構造から出て来る関連アドレシング手段が存在する
。単一メモリ要素Ｔ３．４が示されている。トランジス
タＰｓｉ４（指令ＣＩ、）　、Ｓ３．。

（指令Ｄ１．）　、Ｒ３，、（指令Ｌ１３）はマトリク
スの３つの次元でアドレシングを可能にする。例えばＲ
３，４のようなメモリ点は例えばすべての指令ＣＩとＤ
Ｉおよび指令Ｌ１３のみを活性化することにより選択さ
れる。実際に、任意のセルを活性化するためにはマ）　
ＩＪクスの２つの次元の完全なアドレシングと、他の次
元で関連セルに関係する指令のみを活性化することが必
要である。

第３Ａ図と第３Ｂ図はＭビットのスライスを蓄積できる
バッファ回路１２１に接続されている単一バス１１、を
備えるＭＸＮマトリクス１０を示している。

第３Ａ図は出力データを分類する手段の第１の実施例を
示している。この目的で、発生器２０は外部指令１９の
制御の下で、復号器２５．と２５２それぞれを用いて行
２１．と列２１２のアドレシングを決定するアドレスを
供給する。同じ指令１９は循環要素２２に到達し、これ
は供給されたアドレス（行アドレスあるいは列アドレス
のいずれか）の階数に依存して、循環桁送り結合シフト
レジスタ（ｅｎｄ−ａｒｏｕｎｄｃｏｕｐｌｅｄ　５ｈ
ｉｆｔ　ｒｅｇｉｓｔｅｒ）により形成されたバッファ
回路１２１に循環指令２３を伝える。このように、アド
レシング操作の間に読まれ、かつ引き続いてバラ・ファ
回路１２１に蓄積されたデータはバス１３に伝えられる
前にこの操作によって所望の順序で配列される。

第３Ａ図は並列データ出力を可能にする。所望の順序を
直列出力できることは興味深い。この目的で、第３Ｂ図
では出力データはアドレス復号により直接配列できる。

この目的で、メモリ１０のアドレシング指令１９は加算
器３１に供給され、加算器３１はこの場合に最早や循環
桁上げ結合シフトレジスタにより形成されないがしかし
単一の直列出力３６に接続されているメモリ点の行によ
り形成されているバッファ回路１２．を読み取る外部ア
ドレス３５をまた受信する。アドレス３５に対して、指
令１９に含まれ、かつメモリ１０でアドレスされた行あ
るいは列の階数に依存する値が付加される。加算器はバ
ッファ１１２．の所望のメモリ点の内部アドレスを供給
する復号器３７に接続されている。外部アドレス３５は
外部デバイスから到着するか、あるいはバッファ回路１
２．の読み取りアドレスを決定するカウンタから到着す
る。

第５八図は２次元配列の場合の簡単化された例に関連す
る神経網回路の一部分を示している。ニューロン１に対
して、配列１０はそのバス上に４つのシナプス係数ＣＩ
ｌ＋　　Ｃ１２＋　　ＣＩ３＋　　ＣＩ４を供給し、こ
れらのシナプス係数はこの場合にはニューロン状態メモ
リを形成するシフトレジスタ１２１に蓄積されたニュー
ロン状Ｂｖ、、ｖ２．ｖ３．ｖ４をそれぞれ受信する乗
算器５０．、５０□、　５０３．５０．に到着する。こ
れらの乗算器は結果Ｓを伝える加算器ツリー５１に接続
され、従って Ｓ　＝　Ｓ＋＋’Ｖ＋＋Ｃ＋２’Ｖｚ＋Ｃ＋＊’Ｖ３＋
Ｃ＋ｒ’Ｖ４となる。

ニューロン２に対して、この配列は第５Ｂ図に示された
ような異なる配列によるシナプス係数を伝える。分解ス
テップの計算を実行する前に、シフトレジスタ１２．は
各ニューロン状態の正しい割り当てに対するニューロン
状態をそのシナプス係数に循環する。シナプス係数Ｃ２
３は状ＨＶ、に関連し、シナプス係数０２□は状態Ｖ２
に関連する等々である。

第５Ｃ図はトレーニングステップに関連している。

実際に、この場合にはシナプス係数は転置マ）　ＩＪク
スＣＩｌ、　Ｃ２１，Ｃ３１，Ｃ４１に従って読まれる
。

この場合、レジスタ１２．は最早やニューロン状態を含
まないが、しかしエラー後方伝ぱんアルコリズムを実行
するためにエラーＤ　８．　Ｄ　２．　Ｄ　ｓ、　Ｄ　
４を含んでいる。同じ循環機構はデータの割り当てに使
用されている。このように、ニューロン状態を蓄積する
通常のレジスタはこの配列により供給された置換シナプ
ス係数語に適応できるために循環シフトレジスタに変形
される。

しかしながら、循環機構はシフトレジスタにより実現で
きず、係数は係数の正しい順序を復元するＮ個のチャネ
ル（Ｎ個のシナプス係数に対する）を具えるマルチプレ
クサにより負荷される一時レジスタに蓄積される。

ニューロンへのどんなランダムアクセスも起こらないが
、むしろ順序付けられたシーケンシャルアクセスが起こ
る場合、ニューロン１にはニューロン２が後続し、それ
にニューロン３が後続する等々であり、ニューロンの各
評価の後でニューロン状態あるいはエラーのいずれかを
含むシフトレジスタでシフトが起こり、これらの項はそ
れにより加重されるシナプス係数に毎回対応する。Ｎ個
の循環の後、出発点に再び到着する。

状態がｍビットで符号化され、かつ乗算器がまたｍビッ
ト項で乗算を行う回路では、シフトレジスタはｍ個の同
一のシフトレジスタにより形成され、その各々は状態を
表す重みの１つを有している。

状態がｍビットで符号化され、かつ乗算器が１ビツトで
乗算を行う（例えばアンドゲートあるいは排他的オアゲ
ートを用いて）回路では、二ニーロンの加重和を計算す
るためにｍサイクルが必要とされる。この場合、シフト
レジスタはＮ”ｍ位置を具え、かつ各ビット計算の後で
シフトを行う。

【図面の簡単な説明】

第１図はありきたりのデータ配列におけるデータの配列
の一例を表すマ）　ＩＪクスを示し、第２図は現状の技
術によるデータの配列の一例を表すマトリクスを示し、 第３Ａ図は出力データを配列する手段の一実施例を示し
、 第３Ｂ図は出力データを配列する手段の他の実施例を示
し、 第４図は２次元メモリ点マトリクスのアドレシング構造
を示し、 第５Ａ図は本発明による神経網回路の一部分を示し、 第５Ｂ図、第５Ｃ図は分解ステップおよびエラー後方伝
ぱんステップの間のデータの２つの配列を示し、 第６Ａ図、第６Ｂ図は３次元アドレシング構造を示して
いる。 １０・・・マトリクスあるいはメモリ １１・・・バス １２・・・バッファレジスタあるいはバッファ回路１３
・・・バス１９・・・外部指令 ２０・・・発生器　　　　　２１・・・行あるいは列２
２・・・循環要素　　　　２３・・・循環指令２５・・
・復号器　　　　　３１・・・加算器３５・・・外部ア
ドレス　　３６・・・直列出力３７・・・復号器　　　
　　５０・・・乗算器５１・・・加算器ツリー

Claims (1)

1. 【特許請求の範囲】 １、行と列に配列されているデータ語の少なくとも１つ
   のマトリクスを蓄積するデータセル配列であって、該マ
   トリクスがマトリクスの行あるいは列のいずれかに対応
   する置換データ語を単一バスを介しかつモード選択手段
   を用いて送受するために配列中に分布されているものに
   おいて、 その各々が各アドレシングモードに関連し ている直列接続スイッチを介して各データセルが単一バ
   スに接続され、同じモードの同じ語をアドレスするスイ
   ッチが同じ選択信号によって直接制御されていることを
   特徴とする配列。 ２、各スイッチが選択トランジスタを具えることを特徴
   とする請求項１に記載の配列。 ３、マトリクスの一つの行あるいは一つの列が配列中で
   対角的に分布されるようにデータ語のマトリクスが配列
   中で対角的に分布され、マトリクスの他の行あるいは他
   の列が上記の対角線に平行に分布されていることを特徴
   とする請求項１あるいは２に記載の配列。 ４、バス上の語のデータの順序が循環シフトレジスタに
   より設定され、該循環シフトレジスタはデータをマトリ
   クスのアドレスされた行の関数としてデータをシフトす
   る循環要素により制御されることを特徴とする請求項１
   あるいは２あるいは３に記載の配列。 ５、バス上の語のデータの順序が加算器により設定され
   、該加算器は配列中のアドレスされた行に関連して所定
   の値をバッファ回路の外部アドレスに加算することによ
   りバッファ回路の内部アドレスを決定することを特徴と
   する請求項１から４のいずれか１つに記載の配列。 ６、いくつかのデータ語マトリクスがいくつかの選択モ
   ードに対応するいくつかの次元の配列中に分布されてい
   ることを特徴とする請求項１から５のいずれか１つに記
   載の配列。 ７、集積回路により実現されていることを特徴とする請
   求項１から６のいずれか１つに記載の配列。 ８、層状神経網システムであって、 −シナプスにより相互接続されている入力ニューロンｊ
   の状態に基づいて出力ニューロ ンｉの状態を各層に対して決定する分解手 段、 −これらのシナプスに関連するシナプス係数Ｃ＿ｉ＿ｊ
   を蓄積する手段、 −シナプス係数Ｃ＿ｉ＿ｊをトレーニングしアップデー
   トする手段、 −ニューロン状態を蓄積する手段、 を具えるものにおいて、 シナプス係数を蓄積する手段は、方形マト リクスの行あるいは列のいずれかに関係するシナプス係
   数語がエラー後方伝ぱんアルゴリズムを実行するために
   シナプス係数マトリクスを用いるかあるいは転置マトリ
   クスを用いるかのいずれかで神経網システムがトレーニ
   ングステップを実行できるためにアドレスされかつ単一
   バス上に位置されることができるように、二重アドレシ
   ングと単一バスを持つ少なくとも１つのメモリに分布さ
   れているシナプス係数Ｃ＿ｉ＿ｊの少なくとも１つの方
   形マトリクスを蓄積する請求項１から７のいずれかで１
   つに記載の少なくとも１つの配列によって形成されるこ
   とを特徴とする神経網システム。 ９、マトリクスの一つの行あるいは一つの列がメモリで
   対角的に分布され、マトリクスの他の行あるいは他の列
   が上記の対角線に平行に分布されるようにシナプス係数
   が２次元メモリに対角的に分布されていることを特徴と
   する請求項８に記載の神経網システム。 １０、ニューロン状態を蓄積する手段が各ニューロン状
   態をそのシナプス係数に関連させるシフトレジスタを具
   えることを特徴とする請求項７あるいは９に記載の神経
   網システム。 １１、アドレスされたシナプス係数語の行に対応する指
   令を発生することによりシフトレジスタに循環を実行す
   るアドレス計算器が具えられることを特徴とする請求項
   １０に記載の神経網システム。 １２、集積回路の形式で実現される請求項８から１１の
   いずれか１つに記載の神経網システム。 １３、環境との選択通信データに基づく複数のセルを具
   えるデータ処理システムであって、選択されたセルと単
   一データバスとの間で該データ処理システムが並列結合
   を設定する一群のセルを選択する選択手段を備えるもの
   において、 各特定セルが第１選択モードで選択可能な 少なくとも各第１群に属し、かつ第２選択モードで選択
   可能な各第２群に属し、上記の群は共通に特定のセルの
   みを有し、該選択手段はそれに応じて各セルとデータバ
   スとの間の各データ通路を制御する少なくとも第１およ
   び第２選択信号を伝達することを特徴とするデータ処理
   システム。 １４、複数のセルが少なくとも２次元の主マトリクスに
   従って組織化されるデータ処理システムにおいて、 第１群が主マトリクスに具えられた１次元 第１サブマトリクスに配列されているセルを含み、かつ
   第２群が少なくとも単一の対角線を形成するセルと、す
   べてのその次元に沿って等しい数のセルを有しかつ主マ
   トリクスに含まれている少なくとも２次元の第２サブマ
   トリクスを含むことを特徴とする請求項１３に記載のデ
   ータ処理システム。 １５、各データ通路がスイッチの一連の配列を具え、そ
   の各々が各選択信号により制御されていることを特徴と
   する請求項１３あるいは１４に記載のデータ処理システ
   ム。 １６、各セルのデータ通路が上記の第１および第２選択
   信号の論理関数を表す別の選択信号により制御されるス
   イッチを含むことを特徴とする請求項１３あるいは１４
   に記載のデータ処理システム。 １７、複数のセルがデータマトリクスを蓄積するメモリ
   を形成し、再配列手段が第１選択モードでデータマトリ
   クスに対して行的あるいは列的なデータ通信を可能にし
   、第２選択モードで転置データマトリクスに対して行的
   あるいは列的なデータ通信を可能にする上記の並列結合
   にわたって伝送されたデータを再配列する所定のパター
   ンに従って上記のデータバスに結合され、上記のパター
   ンは選択モードに依存していることを特徴とする請求項
   １４に記載のデータバス処理システム。 １８、メモリがシナプス係数マトリクスを蓄積する請求
   項１７に記載のデータ処理システムを具える神経網。