JP2002132576A - 多重可変アドレスマッピング回路 - Google Patents
多重可変アドレスマッピング回路Info
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Abstract
(57)【要約】
【課題】 構造性非連続アドレスマッピング処理におい
て大量にソフト方式のアドレス演算を減少できる多重可
変アドレスマッピング回路の提供。 【解決手段】 アレイ中のある一つのフィールドアレイ
の入力ロジックアドレスと出力実体アドレスの変換を行
う少なくとも一つのアドレスマッパと、実体アドレス出
力にどの組のアドレスマッパーを採用するかを選択する
マッパセレクタと、ベースシフトレジスタ、ロジックベ
ースレジスタ、フィールド長レジスタ及び記録長度レジ
スタの内容を設定し並びにアドレスマッパ及びマッパセ
レクの動作を制御する制御及びインタフェース回路と、
を包括する。
て大量にソフト方式のアドレス演算を減少できる多重可
変アドレスマッピング回路の提供。 【解決手段】 アレイ中のある一つのフィールドアレイ
の入力ロジックアドレスと出力実体アドレスの変換を行
う少なくとも一つのアドレスマッパと、実体アドレス出
力にどの組のアドレスマッパーを採用するかを選択する
マッパセレクタと、ベースシフトレジスタ、ロジックベ
ースレジスタ、フィールド長レジスタ及び記録長度レジ
スタの内容を設定し並びにアドレスマッパ及びマッパセ
レクの動作を制御する制御及びインタフェース回路と、
を包括する。
Description
【０００１】
【発明の属する技術分野】本発明は一種のアドレスマッ
ピング処理の回路に係り、特に、構造性が非連続のアド
レスのマッピング処理において大量にソフト方式のアド
レス演算を減少できる多重可変アドレスマッピング回路
に関する。
ピング処理の回路に係り、特に、構造性が非連続のアド
レスのマッピング処理において大量にソフト方式のアド
レス演算を減少できる多重可変アドレスマッピング回路
に関する。
【０００２】
【従来の技術】現在、プロセッサのメモリ或いは周辺機
器に対するアクセスには、いずれも単一の固定アドレス
マッピングアクセス方式が採用され、ハードウエア回路
設計時に、メモリ或いは周辺機器のアクセスアドレスを
固定する。ある回路はアドレスデコード時に不完全デコ
ードテクニックを採用し、ただ一部のアドレス線をデコ
ードして、同じ周辺機器或いはメモリを異なるアドレス
に対応させている。しかしこのテクニックによると、異
なるアドレスのデータ配列方式が却って同じとなった。
器に対するアクセスには、いずれも単一の固定アドレス
マッピングアクセス方式が採用され、ハードウエア回路
設計時に、メモリ或いは周辺機器のアクセスアドレスを
固定する。ある回路はアドレスデコード時に不完全デコ
ードテクニックを採用し、ただ一部のアドレス線をデコ
ードして、同じ周辺機器或いはメモリを異なるアドレス
に対応させている。しかしこのテクニックによると、異
なるアドレスのデータ配列方式が却って同じとなった。
【０００３】ある嵌入式ＣＰＵ（Ｅｍｂｅｄｄｅｄ Ｃ
ＰＵ）は、アドレスデコード回路をプロセッサ内にビル
ドインし、プログラム設定方式を用い、連接するメモリ
或いは周辺機器のアドレスを指定するが、しかしそのア
クセスはいずれも連続アドレス空間とされる。
ＰＵ）は、アドレスデコード回路をプロセッサ内にビル
ドインし、プログラム設定方式を用い、連接するメモリ
或いは周辺機器のアドレスを指定するが、しかしそのア
クセスはいずれも連続アドレス空間とされる。
【０００４】周知の技術は、構造性非連続のアドレスマ
ッピングの処理に対して、ソフトウエア方式のアドレス
演算処理を行い、このため大量にソフトウエア方式のア
ドレス演算が増加し、アレイデータなどの経常的な処理
に対して、プロセッサの負荷が増加した。
ッピングの処理に対して、ソフトウエア方式のアドレス
演算処理を行い、このため大量にソフトウエア方式のア
ドレス演算が増加し、アレイデータなどの経常的な処理
に対して、プロセッサの負荷が増加した。
【０００５】
【発明が解決しようとする課題】本発明の主要な目的は
一種の多重可変アドレスマッピング回路を提供し、それ
により構造性非連続データを処理する時に、ハードウエ
アのアドレスマッピング回路を従来の大量のソフトウエ
アアドレス演算に代えられるようにすることにある。
一種の多重可変アドレスマッピング回路を提供し、それ
により構造性非連続データを処理する時に、ハードウエ
アのアドレスマッピング回路を従来の大量のソフトウエ
アアドレス演算に代えられるようにすることにある。
【０００６】本発明の次の目的は一種の多重可変アドレ
スマッピング回路を提供し、それによりプログラムの可
移植性（Ｐｏｒｔａｂｉｌｉｔｙ）を増加し、実体アド
レスをロジックアドレスにマッピングし、プログラマー
がメインシステムプログラムを設計する時に直接ロジッ
クアドレスを採用し、僅かに初期設定時にアドレスマッ
ピング回路のマッピング関数を設定するだけで、速やか
にプログムを異なるプラットホーム設備に移植できるよ
うにすることにある。
スマッピング回路を提供し、それによりプログラムの可
移植性（Ｐｏｒｔａｂｉｌｉｔｙ）を増加し、実体アド
レスをロジックアドレスにマッピングし、プログラマー
がメインシステムプログラムを設計する時に直接ロジッ
クアドレスを採用し、僅かに初期設定時にアドレスマッ
ピング回路のマッピング関数を設定するだけで、速やか
にプログムを異なるプラットホーム設備に移植できるよ
うにすることにある。
【０００７】本発明のさらにもう一つの目的は、多重可
変アドレスマッピング回路のアドレスマッピング回路内
に、複数のレジスタを設けて、レジスタ内の内容を改変
してマッピング関数を改変できるようにすることにあ
る。
変アドレスマッピング回路のアドレスマッピング回路内
に、複数のレジスタを設けて、レジスタ内の内容を改変
してマッピング関数を改変できるようにすることにあ
る。
【０００８】
【課題を解決するための手段】請求項１の発明は、アレ
イデータ中のある一つのフィールドアレイの入力ロジッ
クアドレスを受け取り、それを処理して出力実体アドレ
スとする多重可変アドレスマッピング回路において、ア
レイ中のある一つのフィールドアレイの入力ロジックア
ドレスと出力実体アドレスの変換を行う少なくとも一つ
のアドレスマッパを具え、該少なくとも一つのアドレス
マッパが、該フィールドアレイのアドレスマッピングを
要する開始実体アドレスを記録するベースシフトレジス
タと、該フィールドアレイのアドレスマッピングを要す
る開始ロジックアドレスを記録するロジックベースレジ
スタと、該フィールドアレイの長さを記録するフィール
ド長レジスタと、該アレイの長さを記録する記録長度レ
ジスタと、入力ロジックアドレスとロジックベースレジ
スタに保存したロジックベースアドレスに対して減法の
演算を行う減法器と、該減法器の出力値とフィールド長
レジスタが保存するフィールド長に対して除法／余数の
演算を行う除法／余数ジェネレータと、該記録長度レジ
スタの保存するアレイ長と除法／余数ジェネレータの商
数出力値に対して乗法の演算を行う乗法器と、該ベース
シフトレジスタの保存する開始実体アドレス、除法／余
数ジェネレータの余数出力値、及び乗法器の出力値に対
して加法の演算を行い出力実体アドレスを得る加法器
と、実体アドレスの出力にどのアドレスマッパを使用す
るかを選択するマッパセレクタと、ベースシフトレジス
タ、ロジックベースレジスタ、フィールド長レジスタ及
び記録長度レジスタの内容を選択し並びにアドレスマッ
パとマッパセレクタの動作を制御する、制御及びインタ
フェース回路と、を包括することを特徴とする、多重可
変アドレスマッピング回路としている。請求項２の発明
は、前記アドレスマッパの個数が複数とされたことを特
徴とする、請求項１に記載の多重可変アドレスマッピン
グ回路としている。請求項３の発明は、前記制御及びイ
ンタフェース回路が、ベースシフトレジスタ、ロジック
ベースレジスタ、フィールド長レジスタ及び記録長度レ
ジスタのアドレスをデコードしアクセスを進行するため
の入出力デコーダを包括することを特徴とする、請求項
１に記載の多重可変アドレスマッピング回路としてい
る。請求項４の発明は、アレイデータ中のある一つのフ
ィールドアレイの入力ロジックアドレスを受け取り、そ
れを処理して出力実体アドレスとする多重可変アドレス
マッピング回路において、アレイ中のある一つのフィー
ルドアレイの入力ロジックアドレスと出力実体アドレス
の変換を行う少なくとも一つのアドレスマッパを具え、
該少なくとも一つのアドレスマッパが、該フィールドア
レイのアドレスマッピングを要する開始実体アドレスを
記録するベースシフトレジスタと、該フィールドアレイ
のアドレスマッピングを要する開始ロジックアドレスを
記録するロジックベースレジスタと、該フィールドアレ
イの長さを記録するフィールド長レジスタと、該アレイ
の長さを記録する記録長度レジスタと、減法器の出力値
とフィールド長レジスタが保存するフィールド長に対し
て除法／余数の演算を行う除法／余数ジェネレータと、
該記録長度レジスタの保存するアレイ長と除法／余数ジ
ェネレータの商数出力値に対して乗法の演算を行う乗法
器と、該ベースシフトレジスタの保存する開始実体アド
レス、除法／余数ジェネレータの余数出力値、及び乗法
器の出力値に対して加法の演算を行い出力実体アドレス
を得る加法器と、実体アドレスの出力にどのアドレスマ
ッパを使用するかを選択するマッパセレクタと、ベース
シフトレジスタ、ロジックベースレジスタ、フィールド
長レジスタ及び記録長度レジスタの内容を選択し並びに
アドレスマッパとマッパセレクタの動作を制御する、制
御及びインタフェース回路と、を包括することを特徴と
する、多重可変アドレスマッピング回路としている。請
求項５の発明は、前記アドレスマッパの個数が複数とさ
れたことを特徴とする、請求項４に記載の多重可変アド
レスマッピング回路としている。請求項６の発明は、前
記制御及びインタフェース回路が、ベースシフトレジス
タ、ロジックベースレジスタ、フィールド長レジスタ及
び記録長度レジスタのアドレスをデコードしアクセスを
進行するための入出力デコーダを包括することを特徴と
する、請求項４に記載の多重可変アドレスマッピング回
路としている。
イデータ中のある一つのフィールドアレイの入力ロジッ
クアドレスを受け取り、それを処理して出力実体アドレ
スとする多重可変アドレスマッピング回路において、ア
レイ中のある一つのフィールドアレイの入力ロジックア
ドレスと出力実体アドレスの変換を行う少なくとも一つ
のアドレスマッパを具え、該少なくとも一つのアドレス
マッパが、該フィールドアレイのアドレスマッピングを
要する開始実体アドレスを記録するベースシフトレジス
タと、該フィールドアレイのアドレスマッピングを要す
る開始ロジックアドレスを記録するロジックベースレジ
スタと、該フィールドアレイの長さを記録するフィール
ド長レジスタと、該アレイの長さを記録する記録長度レ
ジスタと、入力ロジックアドレスとロジックベースレジ
スタに保存したロジックベースアドレスに対して減法の
演算を行う減法器と、該減法器の出力値とフィールド長
レジスタが保存するフィールド長に対して除法／余数の
演算を行う除法／余数ジェネレータと、該記録長度レジ
スタの保存するアレイ長と除法／余数ジェネレータの商
数出力値に対して乗法の演算を行う乗法器と、該ベース
シフトレジスタの保存する開始実体アドレス、除法／余
数ジェネレータの余数出力値、及び乗法器の出力値に対
して加法の演算を行い出力実体アドレスを得る加法器
と、実体アドレスの出力にどのアドレスマッパを使用す
るかを選択するマッパセレクタと、ベースシフトレジス
タ、ロジックベースレジスタ、フィールド長レジスタ及
び記録長度レジスタの内容を選択し並びにアドレスマッ
パとマッパセレクタの動作を制御する、制御及びインタ
フェース回路と、を包括することを特徴とする、多重可
変アドレスマッピング回路としている。請求項２の発明
は、前記アドレスマッパの個数が複数とされたことを特
徴とする、請求項１に記載の多重可変アドレスマッピン
グ回路としている。請求項３の発明は、前記制御及びイ
ンタフェース回路が、ベースシフトレジスタ、ロジック
ベースレジスタ、フィールド長レジスタ及び記録長度レ
ジスタのアドレスをデコードしアクセスを進行するため
の入出力デコーダを包括することを特徴とする、請求項
１に記載の多重可変アドレスマッピング回路としてい
る。請求項４の発明は、アレイデータ中のある一つのフ
ィールドアレイの入力ロジックアドレスを受け取り、そ
れを処理して出力実体アドレスとする多重可変アドレス
マッピング回路において、アレイ中のある一つのフィー
ルドアレイの入力ロジックアドレスと出力実体アドレス
の変換を行う少なくとも一つのアドレスマッパを具え、
該少なくとも一つのアドレスマッパが、該フィールドア
レイのアドレスマッピングを要する開始実体アドレスを
記録するベースシフトレジスタと、該フィールドアレイ
のアドレスマッピングを要する開始ロジックアドレスを
記録するロジックベースレジスタと、該フィールドアレ
イの長さを記録するフィールド長レジスタと、該アレイ
の長さを記録する記録長度レジスタと、減法器の出力値
とフィールド長レジスタが保存するフィールド長に対し
て除法／余数の演算を行う除法／余数ジェネレータと、
該記録長度レジスタの保存するアレイ長と除法／余数ジ
ェネレータの商数出力値に対して乗法の演算を行う乗法
器と、該ベースシフトレジスタの保存する開始実体アド
レス、除法／余数ジェネレータの余数出力値、及び乗法
器の出力値に対して加法の演算を行い出力実体アドレス
を得る加法器と、実体アドレスの出力にどのアドレスマ
ッパを使用するかを選択するマッパセレクタと、ベース
シフトレジスタ、ロジックベースレジスタ、フィールド
長レジスタ及び記録長度レジスタの内容を選択し並びに
アドレスマッパとマッパセレクタの動作を制御する、制
御及びインタフェース回路と、を包括することを特徴と
する、多重可変アドレスマッピング回路としている。請
求項５の発明は、前記アドレスマッパの個数が複数とさ
れたことを特徴とする、請求項４に記載の多重可変アド
レスマッピング回路としている。請求項６の発明は、前
記制御及びインタフェース回路が、ベースシフトレジス
タ、ロジックベースレジスタ、フィールド長レジスタ及
び記録長度レジスタのアドレスをデコードしアクセスを
進行するための入出力デコーダを包括することを特徴と
する、請求項４に記載の多重可変アドレスマッピング回
路としている。
【０００９】
【発明の実施の形態】本発明の多重可変アドレスマッピ
ング回路は、アレイ中のある一つのフィールドアレイの
入力ロジックアドレスと出力実体アドレスの変換を行う
少なくとも一つのアドレスマッパと、実体アドレス出力
にどの組のアドレスマッパを採用するかを選択するマッ
パセレクタと、ベースシフトレジスタ、ロジックベース
レジスタ、フィールド長レジスタ及び記録長度レジスタ
の内容を設定し並びにアドレスマッパ及びマッパセレク
の動作を制御する制御及びインタフェース回路と、を包
括する。
ング回路は、アレイ中のある一つのフィールドアレイの
入力ロジックアドレスと出力実体アドレスの変換を行う
少なくとも一つのアドレスマッパと、実体アドレス出力
にどの組のアドレスマッパを採用するかを選択するマッ
パセレクタと、ベースシフトレジスタ、ロジックベース
レジスタ、フィールド長レジスタ及び記録長度レジスタ
の内容を設定し並びにアドレスマッパ及びマッパセレク
の動作を制御する制御及びインタフェース回路と、を包
括する。
【００１０】そのうちアドレスマッパはベースシフトレ
ジスタ、ロジックベースレジスタ、フィールド長レジス
タ、記録長度レジスタ、減法器、除法／余数ジェネレー
タ、乗法器、及び加法器を包括する。
ジスタ、ロジックベースレジスタ、フィールド長レジス
タ、記録長度レジスタ、減法器、除法／余数ジェネレー
タ、乗法器、及び加法器を包括する。
【００１１】
【実施例】図１は本発明の多重可変アドレスマッピング
回路１０のブロック図である。多重可変アドレスマッピ
ング回路１０に関して説明すると、入力ロジックアドレ
ス５１はコンピュータのプロセッサ或いはロジカルアド
レスバス９３が認定したアドレスであり、出力実体アド
レス５２は、多重可変アドレスマッピング回路１０が入
力ロジックアドレス５１を変換した後のアドレスであ
り、出力実体アドレス５２は真正のメモリ９１或いは入
出力設備９２に送られるアドレス信号である。入力ロジ
ックアドレス５１と出力実体アドレス５２の対応関係は
可変的であり、且つ連続或いは非連続の対応関係たりう
る。図１に示される実施例では、５組のアドレスマッパ
２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅがあり、各一
つのアドレスマッパ２０はいずれも個別にマッピング方
式を設定でき、虚偽の入力ロジックアドレス５１を出力
実体アドレス５２にマッピングする。仮に出力実体アド
レス５２、例えば、４０００，４００８，４０１６，４
０２４，４０３２，・・・が、ロジックアドレス０、
１、２、３、４、５，・・・に対応するとすると、アド
レスマッパ２０ａを以下のように設定できる。 アドレスマッパ２０ａ： ＰＡ＝Ｆ１（ＬＡ），Ｆ１
（ｘ）＝４０００＋（ｘ）* ８ 並びにマッパセレクタ３０を、ＣＳ０がアドレスマッパ
２０ａを採用したと設定し、プロセッサが入力ロジック
アドレス５１即ち０，１，２，３，・・・にアクセスす
る時、実際に出力実体アドレス５２即ち４０００，４０
０８，４０１６，・・・のデータにアクセスする。
回路１０のブロック図である。多重可変アドレスマッピ
ング回路１０に関して説明すると、入力ロジックアドレ
ス５１はコンピュータのプロセッサ或いはロジカルアド
レスバス９３が認定したアドレスであり、出力実体アド
レス５２は、多重可変アドレスマッピング回路１０が入
力ロジックアドレス５１を変換した後のアドレスであ
り、出力実体アドレス５２は真正のメモリ９１或いは入
出力設備９２に送られるアドレス信号である。入力ロジ
ックアドレス５１と出力実体アドレス５２の対応関係は
可変的であり、且つ連続或いは非連続の対応関係たりう
る。図１に示される実施例では、５組のアドレスマッパ
２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅがあり、各一
つのアドレスマッパ２０はいずれも個別にマッピング方
式を設定でき、虚偽の入力ロジックアドレス５１を出力
実体アドレス５２にマッピングする。仮に出力実体アド
レス５２、例えば、４０００，４００８，４０１６，４
０２４，４０３２，・・・が、ロジックアドレス０、
１、２、３、４、５，・・・に対応するとすると、アド
レスマッパ２０ａを以下のように設定できる。 アドレスマッパ２０ａ： ＰＡ＝Ｆ１（ＬＡ），Ｆ１
（ｘ）＝４０００＋（ｘ）* ８ 並びにマッパセレクタ３０を、ＣＳ０がアドレスマッパ
２０ａを採用したと設定し、プロセッサが入力ロジック
アドレス５１即ち０，１，２，３，・・・にアクセスす
る時、実際に出力実体アドレス５２即ち４０００，４０
０８，４０１６，・・・のデータにアクセスする。
【００１２】メモリ９１或いは入出力設備９２は、多種
のロジックアドレス（或いは仮想アドレスと称する）と
実体アドレスの対応関係を有しうる。即ち多重アドレス
機能であり、各一種類のアドレスのアドレシング方式は
いずれも異なる。図１に示されるように、外部のプロセ
ッサのアドレスバス９３（即ちＬｏｇｉｃａｌ Ａｄｄ
ｒ．ｂｕｓ；ＬＡ）が多重可変アドレスマッピング回路
１０の三組のアドレスマッパ２０ａ、２０ｂ、２０ｃを
透過し、三種類の異なるアドレスマッピング方式を以
て、メモリの実体アドレス（Ｐｈｙｓｉｃａｌ Ａｄｄ
ｒｅｓｓ，ＰＡ）に変換し、メモリデータにアクセスす
る。入出力設備９２は二組のアドレスマッパ２０ｄ，２
０ｅを使用する。 アドレスマッパ２０ａ： ＰＡ＝Ｆ１（ＬＡ） アドレスマッパ２０ｂ： ＰＡ＝Ｆ２（ＬＡ） アドレスマッパ２０ｃ： ＰＡ＝ＬＡ Ｆ１、Ｆ２は異なるマッピング関数で、アドレスマッパ
２０ｃは即ちいかなる変換も行わない。
のロジックアドレス（或いは仮想アドレスと称する）と
実体アドレスの対応関係を有しうる。即ち多重アドレス
機能であり、各一種類のアドレスのアドレシング方式は
いずれも異なる。図１に示されるように、外部のプロセ
ッサのアドレスバス９３（即ちＬｏｇｉｃａｌ Ａｄｄ
ｒ．ｂｕｓ；ＬＡ）が多重可変アドレスマッピング回路
１０の三組のアドレスマッパ２０ａ、２０ｂ、２０ｃを
透過し、三種類の異なるアドレスマッピング方式を以
て、メモリの実体アドレス（Ｐｈｙｓｉｃａｌ Ａｄｄ
ｒｅｓｓ，ＰＡ）に変換し、メモリデータにアクセスす
る。入出力設備９２は二組のアドレスマッパ２０ｄ，２
０ｅを使用する。 アドレスマッパ２０ａ： ＰＡ＝Ｆ１（ＬＡ） アドレスマッパ２０ｂ： ＰＡ＝Ｆ２（ＬＡ） アドレスマッパ２０ｃ： ＰＡ＝ＬＡ Ｆ１、Ｆ２は異なるマッピング関数で、アドレスマッパ
２０ｃは即ちいかなる変換も行わない。
【００１３】異なるマッピング関数設定により、メモリ
９１を入出力設備９２のアドレス範囲にマッピングする
か、或いは入出力設備９２をメモリ９１の範囲にマッピ
ングすることができる。
９１を入出力設備９２のアドレス範囲にマッピングする
か、或いは入出力設備９２をメモリ９１の範囲にマッピ
ングすることができる。
【００１４】使用者はアドレス区域対応方式を採用し
て、異なるアドレス空間を異なるマッパにマッピングす
ることができ、例えば、アドレス００００−３ｆｆｆは
自動的にアドレスマッパ２０ａを使用し、４０００−Ｂ
ＦＦＦはいかなるマッピングも行わず、Ｃ０００−ＤＦ
ＦＦはアドレスマッパ２０ｂを使用し、Ｆ０００−ＦＦ
ＦＦはアドレスマッパ２０ｃを使用する、というマッピ
ングが行える。
て、異なるアドレス空間を異なるマッパにマッピングす
ることができ、例えば、アドレス００００−３ｆｆｆは
自動的にアドレスマッパ２０ａを使用し、４０００−Ｂ
ＦＦＦはいかなるマッピングも行わず、Ｃ０００−ＤＦ
ＦＦはアドレスマッパ２０ｂを使用し、Ｆ０００−ＦＦ
ＦＦはアドレスマッパ２０ｃを使用する、というマッピ
ングが行える。
【００１５】以上のようなロジックアドレスと実体アド
レスの変換は、ハードウエア回路の利用により完成し、
大量のソフトウエア演算及びアクセス時間を節約でき
る。例えば、構造性が非連続のデータを処理する時、ハ
ードウエアのアドレスマッピング回路を採用することで
周知の大量のソフトウエアによるアドレス演算に代える
ことができる。仮に４０００，４００８，４０１６，４
０２４，４０３２，・・・アドレス内のデータにアクセ
スしたいならば、以下に例示する簡単なアドレス変換関
数を使用する。即ち、 Ｆ１（ｘ）＝４０００＋（ｘ）* ８
レスの変換は、ハードウエア回路の利用により完成し、
大量のソフトウエア演算及びアクセス時間を節約でき
る。例えば、構造性が非連続のデータを処理する時、ハ
ードウエアのアドレスマッピング回路を採用することで
周知の大量のソフトウエアによるアドレス演算に代える
ことができる。仮に４０００，４００８，４０１６，４
０２４，４０３２，・・・アドレス内のデータにアクセ
スしたいならば、以下に例示する簡単なアドレス変換関
数を使用する。即ち、 Ｆ１（ｘ）＝４０００＋（ｘ）* ８
【００１６】ソフトウエアでアドレス計算する時、一回
の乗法或いはシフト演算及び一回の加法演算が必要であ
る。８０×８６の組合せ言語を以て一次アクセス時に必
要な命令を説明すると、以下のようになる。 ＭＯＶ ＢＸ，ｘ ＳＨＬ ＢＸ，３ ； Ｍｕｌｔｉｐｌｙ ８ ＡＤＤ ＢＸ，４０００ ＭＯＶ ＡＸ，〔ＢＸ〕
の乗法或いはシフト演算及び一回の加法演算が必要であ
る。８０×８６の組合せ言語を以て一次アクセス時に必
要な命令を説明すると、以下のようになる。 ＭＯＶ ＢＸ，ｘ ＳＨＬ ＢＸ，３ ； Ｍｕｌｔｉｐｌｙ ８ ＡＤＤ ＢＸ，４０００ ＭＯＶ ＡＸ，〔ＢＸ〕
【００１７】もし関数がさらに複雑であると、必要な演
算もさらに多くなる。もし本発明の技術方式でアクセス
すると、アドレスマッパ設定後に、僅かに以下の命令に
より完成することができる。 ＭＯＶ ＢＸ，ｘ ＭＯＶ ＡＸ，〔ＢＸ〕
算もさらに多くなる。もし本発明の技術方式でアクセス
すると、アドレスマッパ設定後に、僅かに以下の命令に
より完成することができる。 ＭＯＶ ＢＸ，ｘ ＭＯＶ ＡＸ，〔ＢＸ〕
【００１８】もし、比較的複雑な方式であり、例えば、
２０アドレス毎に三つのアドレスの内容データを取る場
合も、この回路を利用してアクセスを完成できる。回路
（ｌｏｏｐ）を使用して大量のデータにアクセスする
時、大量の時間を節約できる。
２０アドレス毎に三つのアドレスの内容データを取る場
合も、この回路を利用してアクセスを完成できる。回路
（ｌｏｏｐ）を使用して大量のデータにアクセスする
時、大量の時間を節約できる。
【００１９】このほか、本発明はプログラムの可移植性
（Ｐｏｒｔａｂｉｌｉｔｙ）を増加することができる。
なぜなら実体アドレスをロジックアドレスにマッピング
でき、プログラマーがメインシステムプログラム設計時
に直接ロジックアドレスを採用するのに、僅かに初期設
定時にアドレスマッピング回路のマッピング関数を設定
するだけで、速やかにプログムを異なるプラットホーム
設備に移植できるためである。
（Ｐｏｒｔａｂｉｌｉｔｙ）を増加することができる。
なぜなら実体アドレスをロジックアドレスにマッピング
でき、プログラマーがメインシステムプログラム設計時
に直接ロジックアドレスを採用するのに、僅かに初期設
定時にアドレスマッピング回路のマッピング関数を設定
するだけで、速やかにプログムを異なるプラットホーム
設備に移植できるためである。
【００２０】本発明の技術の特徴を説明するため、図２
の、本発明をアレイ中データアクセスに応用した例を参
照する。例えば表Ａ（ＴａｂｌｅＡ）の姓名Ａ（Ｎａｍ
ｅＡ）のフィールドのデータを取り出して表Ｂ（Ｔａｂ
ｌｅＢ）の顧客Ｂ（ＣｕｓｔｏｍＢ）のフィールドに入
れる場合を以下に説明する。アドレス４０００ｈ部分に
は、一組のマルチフィールドデータ（表Ａ；Ｔａｂｌｅ
Ａ）があり、ＴａｂｌｅＡは三組のフィールドを有し、
フィールド名称及びフィールド長はそれぞれＮｏＡが４
バイトを、姓名Ａが１６バイトを、ＮＩＤＡが８バイト
を占める。このほか、アドレス６０００ｈ部分にはもう
一組のマルチフィールドデータ（表Ｂ；ＴａｂｌｅＢ）
があり、ＴａｂｌｅＢは二つのフィールドを有し、ＳＩ
ＤＢは４バイトを、顧客Ｂは１６バイトを有する。 姓名Ａ開始アドレス： ４０００ｈ＋４＋（１Ｃｈ*
ｉ），ｉ＝０，１，２，・・・（ｉは列数を代表す
る），各姓名Ａ開始アドレスは４００４ｈ，４０２０
ｈ，４０３ｃｈ，４０５８ｈ，・・・とされる。 顧客Ｂ開始アドレス： ６０００ｈ＋４＋（１４ｈ*
ｊ），ｊ＝０，１，２，・・・（ｊは列数を代表す
る），各顧客Ｂ開始アドレスは６００４ｈ，６０１８
ｈ，６０２ｃｈ，６０４０ｈ，・・・とされる。 各一つの表中の任意の一つのフィールドの開始アドレス
とフィールド幅は、以下の公式を用いて表示できる。 Ａｄｄｒ ｓｔａｒｔ＝Ｂａｓｅ＋ＦｉｅｌｄＯｆｆｓ
ｅｔ＋ｎ* ＲｅｃｏｒｄＬｅｎ＝（Ｂａｓｅ＋Ｆｉｅｌ
ｄＯｆｆｓｅｔ）＋ｎ* ＲｅｃｏｒｄＬｅｎ 各変数は以下のとおり： Ｂａｓｅ： 表開始アドレス、例えば表Ａなら４０００
ｈであり、表Ｂなら６０００ｈである。 ＦｉｅｌｄＯｆｆｓｅｔ： フィールドの各筆データ中
の移植値である。 表Ａと表Ｂの各フィールドは以下のように移動する。 ＮｏＡ：０，姓名Ａ：４，ＮＩＤＡ：１４ｈ ＳＩＤＢ：０，顧客Ｂ：４ ＲｅｃｏｒｄＬｅｎ： 各筆データ長であり、表Ａでは
１Ｃｈ，表Ｂでは１４ｈである。もし、全てのフィール
ドデータのアドレスに連続データを以てアクセスしたい
なら、公式は以下のように改修する。 公式１： Ｓ〔ｘ〕＝（Ｂａｓｅ＋ＦｉｅｌｄＯｆｆｓｅｔ）＋Ｉ
ＮＴ（ｘ／ＦｉｅｌｄＬｅｎ）* ＲｅｃｏｒｄＬｅｎ＋
（ｘ ｍｏｄ ＦｉｅｌｄＬｅｎ） そのうち、ｘはデータのロジックアレイＳ中の移動値で
ある。 ＦｉｅｌｄＬｅｎ：フィールド幅。各フィールドのＦｉ
ｅｌｄＬｅｎは以下のとおりである： ＮｏＡ：４，姓名Ａ、１０ｈ，ＮＩＤＡ：８ ＳＩＤＢ：４，顧客Ｂ：１０ｈ 今仮に、表Ａがｎ個のデータを有するとして、周知のソ
フトウエア方式によりこのフィールドを複製すると、プ
ログラム仮想コード式は以下のようになる：
の、本発明をアレイ中データアクセスに応用した例を参
照する。例えば表Ａ（ＴａｂｌｅＡ）の姓名Ａ（Ｎａｍ
ｅＡ）のフィールドのデータを取り出して表Ｂ（Ｔａｂ
ｌｅＢ）の顧客Ｂ（ＣｕｓｔｏｍＢ）のフィールドに入
れる場合を以下に説明する。アドレス４０００ｈ部分に
は、一組のマルチフィールドデータ（表Ａ；Ｔａｂｌｅ
Ａ）があり、ＴａｂｌｅＡは三組のフィールドを有し、
フィールド名称及びフィールド長はそれぞれＮｏＡが４
バイトを、姓名Ａが１６バイトを、ＮＩＤＡが８バイト
を占める。このほか、アドレス６０００ｈ部分にはもう
一組のマルチフィールドデータ（表Ｂ；ＴａｂｌｅＢ）
があり、ＴａｂｌｅＢは二つのフィールドを有し、ＳＩ
ＤＢは４バイトを、顧客Ｂは１６バイトを有する。 姓名Ａ開始アドレス： ４０００ｈ＋４＋（１Ｃｈ*
ｉ），ｉ＝０，１，２，・・・（ｉは列数を代表す
る），各姓名Ａ開始アドレスは４００４ｈ，４０２０
ｈ，４０３ｃｈ，４０５８ｈ，・・・とされる。 顧客Ｂ開始アドレス： ６０００ｈ＋４＋（１４ｈ*
ｊ），ｊ＝０，１，２，・・・（ｊは列数を代表す
る），各顧客Ｂ開始アドレスは６００４ｈ，６０１８
ｈ，６０２ｃｈ，６０４０ｈ，・・・とされる。 各一つの表中の任意の一つのフィールドの開始アドレス
とフィールド幅は、以下の公式を用いて表示できる。 Ａｄｄｒ ｓｔａｒｔ＝Ｂａｓｅ＋ＦｉｅｌｄＯｆｆｓ
ｅｔ＋ｎ* ＲｅｃｏｒｄＬｅｎ＝（Ｂａｓｅ＋Ｆｉｅｌ
ｄＯｆｆｓｅｔ）＋ｎ* ＲｅｃｏｒｄＬｅｎ 各変数は以下のとおり： Ｂａｓｅ： 表開始アドレス、例えば表Ａなら４０００
ｈであり、表Ｂなら６０００ｈである。 ＦｉｅｌｄＯｆｆｓｅｔ： フィールドの各筆データ中
の移植値である。 表Ａと表Ｂの各フィールドは以下のように移動する。 ＮｏＡ：０，姓名Ａ：４，ＮＩＤＡ：１４ｈ ＳＩＤＢ：０，顧客Ｂ：４ ＲｅｃｏｒｄＬｅｎ： 各筆データ長であり、表Ａでは
１Ｃｈ，表Ｂでは１４ｈである。もし、全てのフィール
ドデータのアドレスに連続データを以てアクセスしたい
なら、公式は以下のように改修する。 公式１： Ｓ〔ｘ〕＝（Ｂａｓｅ＋ＦｉｅｌｄＯｆｆｓｅｔ）＋Ｉ
ＮＴ（ｘ／ＦｉｅｌｄＬｅｎ）* ＲｅｃｏｒｄＬｅｎ＋
（ｘ ｍｏｄ ＦｉｅｌｄＬｅｎ） そのうち、ｘはデータのロジックアレイＳ中の移動値で
ある。 ＦｉｅｌｄＬｅｎ：フィールド幅。各フィールドのＦｉ
ｅｌｄＬｅｎは以下のとおりである： ＮｏＡ：４，姓名Ａ、１０ｈ，ＮＩＤＡ：８ ＳＩＤＢ：４，顧客Ｂ：１０ｈ 今仮に、表Ａがｎ個のデータを有するとして、周知のソ
フトウエア方式によりこのフィールドを複製すると、プ
ログラム仮想コード式は以下のようになる：
【数１】 以上のプログラム中、下線をひいたプログラムコード部
分は、もしハードウエアで計算すると、我々は上述のｆ
ｏｒ回路プログラム・・・・・・を簡単にすることがで
き、 ｐｔｒＡ＝ＶｂａｓｅＡ；／／ ＶｂａｓｅＡはＮａｍ
ｅＡフィールドのロジック開始アドレス ｐｔｒＢ＝ＶｂａｓｅＢ；／／ ＶｂａｓｅＢはＣｕｓ
ｔｏｍＢフィールドのロジック開始アドレス ｃｏｕｔ＝ｎ* ＦｉｅｌｄＬｅｎ（ＮａｍｅＡ）； ｆｏｒ（ｘ＝０；ｘ＜ｃｏｕｎｔ；ｘ++） ｛ * ｐｔｒＢ＋＋＝* ｐｔｒＡ＋＋｝
分は、もしハードウエアで計算すると、我々は上述のｆ
ｏｒ回路プログラム・・・・・・を簡単にすることがで
き、 ｐｔｒＡ＝ＶｂａｓｅＡ；／／ ＶｂａｓｅＡはＮａｍ
ｅＡフィールドのロジック開始アドレス ｐｔｒＢ＝ＶｂａｓｅＢ；／／ ＶｂａｓｅＢはＣｕｓ
ｔｏｍＢフィールドのロジック開始アドレス ｃｏｕｔ＝ｎ* ＦｉｅｌｄＬｅｎ（ＮａｍｅＡ）； ｆｏｒ（ｘ＝０；ｘ＜ｃｏｕｎｔ；ｘ++） ｛ * ｐｔｒＢ＋＋＝* ｐｔｒＡ＋＋｝
【００２１】本発明はハードウエア方式を採用し、この
快速演算の目的を達成し、本発明は非連続性のアレイデ
ータアクセスに相当に有用である。上述の例の目的を達
成するためのアドレスマッパ２０のブロック実施例図が
図３であり、該アドレスマッパ２０のブロック図が代表
する公式は上述の公式１を参照されたい。 前述の公式１： Ｓ〔ｘ〕＝（Ｂａｓｅ＋ＦｉｅｌｄＯｆｆｓｅｔ）＋Ｉ
ＮＴ（ｘ／ＦｉｅｌｄＬｅｎ）* ＲｅｃｏｒｄＬｅｎ＋
（ｘ ｍｏｄ ＦｉｅｌｄＬｅｎ） ｘはデータがある一つのロジックアレイＳ（例えば表Ａ
の姓名Ａフィールドアレイ）中の移動値で、これにより
アレイインデックスとすることができる。ｓ〔ｘ〕は出
力実体アドレス５２とされる。ロジックアレイＳの入力
ロジックアドレス５１はＳＢａｓｅ＋ｘで表示され、そ
のうちＳｂａｓｅは該フィールドアレイのアドレスマッ
ピングの開始ロジックアドレスを代表し、よってｘは計
算で出され、即ちｘ＝入力ロジックアドレス５１−Ｓｂ
ａｓｅである。
快速演算の目的を達成し、本発明は非連続性のアレイデ
ータアクセスに相当に有用である。上述の例の目的を達
成するためのアドレスマッパ２０のブロック実施例図が
図３であり、該アドレスマッパ２０のブロック図が代表
する公式は上述の公式１を参照されたい。 前述の公式１： Ｓ〔ｘ〕＝（Ｂａｓｅ＋ＦｉｅｌｄＯｆｆｓｅｔ）＋Ｉ
ＮＴ（ｘ／ＦｉｅｌｄＬｅｎ）* ＲｅｃｏｒｄＬｅｎ＋
（ｘ ｍｏｄ ＦｉｅｌｄＬｅｎ） ｘはデータがある一つのロジックアレイＳ（例えば表Ａ
の姓名Ａフィールドアレイ）中の移動値で、これにより
アレイインデックスとすることができる。ｓ〔ｘ〕は出
力実体アドレス５２とされる。ロジックアレイＳの入力
ロジックアドレス５１はＳＢａｓｅ＋ｘで表示され、そ
のうちＳｂａｓｅは該フィールドアレイのアドレスマッ
ピングの開始ロジックアドレスを代表し、よってｘは計
算で出され、即ちｘ＝入力ロジックアドレス５１−Ｓｂ
ａｓｅである。
【００２２】アドレスマッパ２０は以下のレジスタによ
り相関関数を保存する。ベースシフトレジスタ２１は、
該フィールドアレイが行うアドレスマッピングの開始実
体アドレス、即ち、Ｂａｓｅ＋ＦｉｅｌｄＯｆｆｓｅｔ
値、上述の実施例では４０００ｈ＋４＝４００４ｈを記
録する。ロジックベースレジスタ２２。このレジスタ
は、該フィールドアレイが行うアドレスマッピングの開
始ロジックアドレス、即ち、Ｓｂａｓｅ、例えばＣ００
０ｈ或いは０（進入するアドレス線が完全なアドレス線
Ｃ０００ｈか或いは僅かに低レベルアドレス部分かによ
って定められる）を記録する。もしロジックアドレスア
レイ開始アドレスが００００より開始されるか或いは取
り入れる有効低レベルアドレスが０である時（これは例
えばロジックアドレス開始アドレスがＣ０００ｈである
が、ただし、ただ低レベルの１２条のアドレス線だけ使
用するため、送り込まれるアドレスが０００とされる場
合である）、回路上にはロジックベースレジスタ２２及
び減法器２５を設けなくともよい。フィールド長レジス
タ２３。このレジスタは、このアレイの長度、即ちＦｉ
ｅｌｄＬｅｎ値、上述の実施例では１０ｈを記録する。
記録長度レジスタ２４。このレジスタは、該アレイの長
度、即ちＲｅｃｏｒｄＬｅｎ値、以上の実施例では１Ｃ
ｈを記録する。
り相関関数を保存する。ベースシフトレジスタ２１は、
該フィールドアレイが行うアドレスマッピングの開始実
体アドレス、即ち、Ｂａｓｅ＋ＦｉｅｌｄＯｆｆｓｅｔ
値、上述の実施例では４０００ｈ＋４＝４００４ｈを記
録する。ロジックベースレジスタ２２。このレジスタ
は、該フィールドアレイが行うアドレスマッピングの開
始ロジックアドレス、即ち、Ｓｂａｓｅ、例えばＣ００
０ｈ或いは０（進入するアドレス線が完全なアドレス線
Ｃ０００ｈか或いは僅かに低レベルアドレス部分かによ
って定められる）を記録する。もしロジックアドレスア
レイ開始アドレスが００００より開始されるか或いは取
り入れる有効低レベルアドレスが０である時（これは例
えばロジックアドレス開始アドレスがＣ０００ｈである
が、ただし、ただ低レベルの１２条のアドレス線だけ使
用するため、送り込まれるアドレスが０００とされる場
合である）、回路上にはロジックベースレジスタ２２及
び減法器２５を設けなくともよい。フィールド長レジス
タ２３。このレジスタは、このアレイの長度、即ちＦｉ
ｅｌｄＬｅｎ値、上述の実施例では１０ｈを記録する。
記録長度レジスタ２４。このレジスタは、該アレイの長
度、即ちＲｅｃｏｒｄＬｅｎ値、以上の実施例では１Ｃ
ｈを記録する。
【００２３】アドレスマッパ２０は以下の数学演算器を
以て完成する。即ち、減法器２５は、入力ロジックアド
レス５１とロジックベースレジスタ２２に保存したロジ
ックベースアドレスに対して減法の演算を行い、即ちア
レイインデックスｘ＝入力ロジックアドレス５１−Ｓｂ
ａｓｅを求める。例えば、入力ロジックアドレス５１が
Ｃ００４ｈであれば、即ち、ｘ＝Ｃ００４ｈ−Ｃ０００
ｈ＝４となる。除法／余数ジェネレータ２６は、減法器
２５の出力値とフィールド長レジスタ２３が保存するフ
ィールド長に対して除法／余数の演算を行い、即ち、Ｉ
ＮＴ（ｘ／ＦｉｅｌｄＬｅｎ）商数の値、及び、（ｘ
ｍｏｄ ＦｉｅｌｄＬｅｎ）余数の値を求める。例えば
ｘ＝１２ｈであれば、求める商数の値＝１で、余数の値
＝２である。乗法器２７は、記録長度レジスタ２４の保
存するアレイ長と除法／余数ジェネレータ２６の商数出
力値に対して乗法の演算を行い、即ちＩＮＴ（ｘ／Ｆｉ
ｅｌｄＬｅｎ）* ＲｅｃｏｒｄＬｅｎの値を求める。例
えばｘ＝１２ｈであれば、求める商数の値＝１で、乗法
器出力＝１Ｃｈとなる。加法器２８は、ベースシフトレ
ジスタ２１の保存する開始実体アドレス、除法／余数ジ
ェネレータ２６の余数出力値、及び乗法器２７の出力値
に対して加法の演算を行い出力実体アドレス５２を得
る。即ち、入力ロジックアドレス５１はＣ０１２ｈ、出
力実体アドレス５２は４０２２ｈである。
以て完成する。即ち、減法器２５は、入力ロジックアド
レス５１とロジックベースレジスタ２２に保存したロジ
ックベースアドレスに対して減法の演算を行い、即ちア
レイインデックスｘ＝入力ロジックアドレス５１−Ｓｂ
ａｓｅを求める。例えば、入力ロジックアドレス５１が
Ｃ００４ｈであれば、即ち、ｘ＝Ｃ００４ｈ−Ｃ０００
ｈ＝４となる。除法／余数ジェネレータ２６は、減法器
２５の出力値とフィールド長レジスタ２３が保存するフ
ィールド長に対して除法／余数の演算を行い、即ち、Ｉ
ＮＴ（ｘ／ＦｉｅｌｄＬｅｎ）商数の値、及び、（ｘ
ｍｏｄ ＦｉｅｌｄＬｅｎ）余数の値を求める。例えば
ｘ＝１２ｈであれば、求める商数の値＝１で、余数の値
＝２である。乗法器２７は、記録長度レジスタ２４の保
存するアレイ長と除法／余数ジェネレータ２６の商数出
力値に対して乗法の演算を行い、即ちＩＮＴ（ｘ／Ｆｉ
ｅｌｄＬｅｎ）* ＲｅｃｏｒｄＬｅｎの値を求める。例
えばｘ＝１２ｈであれば、求める商数の値＝１で、乗法
器出力＝１Ｃｈとなる。加法器２８は、ベースシフトレ
ジスタ２１の保存する開始実体アドレス、除法／余数ジ
ェネレータ２６の余数出力値、及び乗法器２７の出力値
に対して加法の演算を行い出力実体アドレス５２を得
る。即ち、入力ロジックアドレス５１はＣ０１２ｈ、出
力実体アドレス５２は４０２２ｈである。
【００２４】以上から分かるように、ただ一つのロジッ
クアドレスを送り込むだけで、回路が対応する実体アド
レスを出力する。このロジックアドレス範囲内にあっ
て、プロセッサがデータに連続アクセス或いは随意アク
セスする。即ち、複雑なソフトウエアアドレス演算を必
要としない。並びにベースシフトレジスタ２１、ロジッ
クベースレジスタ２２、フィールド長レジスタ２３及び
記録長度レジスタ２４の内容を改変するだけで、マッピ
ング関数を改変できる。
クアドレスを送り込むだけで、回路が対応する実体アド
レスを出力する。このロジックアドレス範囲内にあっ
て、プロセッサがデータに連続アクセス或いは随意アク
セスする。即ち、複雑なソフトウエアアドレス演算を必
要としない。並びにベースシフトレジスタ２１、ロジッ
クベースレジスタ２２、フィールド長レジスタ２３及び
記録長度レジスタ２４の内容を改変するだけで、マッピ
ング関数を改変できる。
【００２５】上述の図２の実施例にあって、表Ａの姓名
Ａフィールドの実体アドレスを求め、及び表Ｂの顧客Ｂ
フィールドの実体アドレスを求める必要があるため、二
つのアドレスマッパ２０を利用するのが最も望ましい。
Ａフィールドの実体アドレスを求め、及び表Ｂの顧客Ｂ
フィールドの実体アドレスを求める必要があるため、二
つのアドレスマッパ２０を利用するのが最も望ましい。
【００２６】図４はマッパセレクタ３０の回路ブロック
図である。その主要な機能は、アドレスバンクデコーダ
３１を透過してバンクアドレス（Ｂａｎｋ Ａｄｄｒｅ
ｓｓ；即ち入力ロジックアドレス５１の高レベルアドレ
ス線）をデコードし、デコード結果とバンクマスクレジ
スタ３３（Ｂａｎｋ Ｍａｓｋ Ｒｅｓｉｓｔｅｒ）の
内容に基づき、選択使用するアドレスマッパ２０を決定
することにある。その回路について以下に説明する。バ
ンクアドレスをアドレスバンクデコーダ３１でデコード
する。Ｘ0 からＸm は異なるデコード範囲を示す。例え
ば、００００−０ｆｆｆにデコードされればＸ0 を１と
し、Ｘ1 からＸm は即ち０となる。１０００−１ｆｆｆ
であれば、Ｘ1 を１とし、その他は０とし、以上を以て
類推する。これらの結果が多組のＯＲゲートマスク回路
３２（ＭＡＳＫ ＯＲ）に送られる。この回路はバンク
マスクレジスタ３３の内容を先にアドレスバンクデコー
ダ３１の出力と対応するビットとロジックＡＮＤ演算
し、さらに、一緒に出力してＯＲ演算する。これはどの
バンクデコードアドレスをＺへの出力とするかを制御す
るのに用いられる。もしバンクマスクレジスタ３３のＹ
0 ，Ｙ1 及びＹ2 を１と設け、Ｙ3 からＹm を０と設け
ると、これはＸ0 ，Ｘ1 ，Ｘ2 の三つのアドレスデコー
ド範囲が有効であって、残りは無効であることを表示す
る。一旦、アドレス範囲がＸ0 ，Ｘ1 ，Ｘ2 のうち任意
の一つの範囲に落ちつくと、Ｚ出力は１となり、そうで
なければ０となる。ＯＲゲートマスク回路３２は図５に
示されるとおりである。各アドレスマッパ２０は、一つ
のバンクマスクレジスタ３３と一つのＯＲゲートマスク
回路３２を有しうる。もし三つのアドレスマッパ２０が
あれば、三つのバンクマスクレジスタ３３と三つのＯＲ
ゲートマスク回路３２がある。
図である。その主要な機能は、アドレスバンクデコーダ
３１を透過してバンクアドレス（Ｂａｎｋ Ａｄｄｒｅ
ｓｓ；即ち入力ロジックアドレス５１の高レベルアドレ
ス線）をデコードし、デコード結果とバンクマスクレジ
スタ３３（Ｂａｎｋ Ｍａｓｋ Ｒｅｓｉｓｔｅｒ）の
内容に基づき、選択使用するアドレスマッパ２０を決定
することにある。その回路について以下に説明する。バ
ンクアドレスをアドレスバンクデコーダ３１でデコード
する。Ｘ0 からＸm は異なるデコード範囲を示す。例え
ば、００００−０ｆｆｆにデコードされればＸ0 を１と
し、Ｘ1 からＸm は即ち０となる。１０００−１ｆｆｆ
であれば、Ｘ1 を１とし、その他は０とし、以上を以て
類推する。これらの結果が多組のＯＲゲートマスク回路
３２（ＭＡＳＫ ＯＲ）に送られる。この回路はバンク
マスクレジスタ３３の内容を先にアドレスバンクデコー
ダ３１の出力と対応するビットとロジックＡＮＤ演算
し、さらに、一緒に出力してＯＲ演算する。これはどの
バンクデコードアドレスをＺへの出力とするかを制御す
るのに用いられる。もしバンクマスクレジスタ３３のＹ
0 ，Ｙ1 及びＹ2 を１と設け、Ｙ3 からＹm を０と設け
ると、これはＸ0 ，Ｘ1 ，Ｘ2 の三つのアドレスデコー
ド範囲が有効であって、残りは無効であることを表示す
る。一旦、アドレス範囲がＸ0 ，Ｘ1 ，Ｘ2 のうち任意
の一つの範囲に落ちつくと、Ｚ出力は１となり、そうで
なければ０となる。ＯＲゲートマスク回路３２は図５に
示されるとおりである。各アドレスマッパ２０は、一つ
のバンクマスクレジスタ３３と一つのＯＲゲートマスク
回路３２を有しうる。もし三つのアドレスマッパ２０が
あれば、三つのバンクマスクレジスタ３３と三つのＯＲ
ゲートマスク回路３２がある。
【００２７】各組のＯＲゲートマスク回路３２の出力は
優先権エンコーダ３４で送られ、それは優先権の方式で
エンコードし、例えばＺ2 の出力が１であり、その他の
入力が０であれば、即ち優先権エンコーダ３４の出力は
２となる。もし二組以上の入力が同時に１であれば、即
ち優先順序に照らしてエンコード出力する。
優先権エンコーダ３４で送られ、それは優先権の方式で
エンコードし、例えばＺ2 の出力が１であり、その他の
入力が０であれば、即ち優先権エンコーダ３４の出力は
２となる。もし二組以上の入力が同時に１であれば、即
ち優先順序に照らしてエンコード出力する。
【００２８】マルチプレクサ３５は、優先権エンコーダ
３４の出力に基づき、選択使用するアドレスマッパ２０
を決定し、そのアドレスマッパの実体マッピングアドレ
スを出力する。
３４の出力に基づき、選択使用するアドレスマッパ２０
を決定し、そのアドレスマッパの実体マッピングアドレ
スを出力する。
【００２９】優先権エンコーダ３４の出力が０の時、出
力するアドレスは入力するアドレスとなり、回路はアド
レスマッピング変換を行わない。
力するアドレスは入力するアドレスとなり、回路はアド
レスマッピング変換を行わない。
【００３０】図６は本発明の制御及びインタフェース回
路４０のブロック実施例図である。制御及びインタフェ
ース回路４０は、アドレスマッパ２０及びマッパセレク
タ３０の内部のレジスタのデータの設定とアクセスに用
いられる。入出力デコーダ４１は、各レジスタのアドレ
スのデコードに用いられる。データバッファ４２は外界
データバス９４のデータのレジスタに保存させるか、或
いはレジスタデータを外界データバス９４に送る。
路４０のブロック実施例図である。制御及びインタフェ
ース回路４０は、アドレスマッパ２０及びマッパセレク
タ３０の内部のレジスタのデータの設定とアクセスに用
いられる。入出力デコーダ４１は、各レジスタのアドレ
スのデコードに用いられる。データバッファ４２は外界
データバス９４のデータのレジスタに保存させるか、或
いはレジスタデータを外界データバス９４に送る。
【００３１】なお、以上の説明は本発明の実施例に関す
るものであり、本発明の請求範囲を限定するものではな
く、本発明の技術の属する分野における通常の知識を有
する者が本発明に基づきなしうる改変或いは修飾は、い
ずれも本発明の請求範囲に属するものとする。
るものであり、本発明の請求範囲を限定するものではな
く、本発明の技術の属する分野における通常の知識を有
する者が本発明に基づきなしうる改変或いは修飾は、い
ずれも本発明の請求範囲に属するものとする。
【００３２】
【発明の効果】本発明は一種の多重可変アドレスマッピ
ング回路を提供し、それにより構造性非連続データを処
理する時に、ハードウエアのアドレスマッピング回路を
従来の大量のソフトウエアアドレス演算に代えられるよ
うにしている。
ング回路を提供し、それにより構造性非連続データを処
理する時に、ハードウエアのアドレスマッピング回路を
従来の大量のソフトウエアアドレス演算に代えられるよ
うにしている。
【００３３】本発明は一種の多重可変アドレスマッピン
グ回路を提供し、それによりプログラムの可移植性（Ｐ
ｏｒｔａｂｉｌｉｔｙ）を増加し、実体アドレスをロジ
ックアドレスにマッピングし、プログラマーがメインシ
ステムプログラムを設計する時に直接ロジックアドレス
を採用し、僅かに初期設定時にアドレスマッピング回路
のマッピング関数を設定するだけで、速やかにプログム
を異なるプラットホーム設備に移植できるようにしてい
る。
グ回路を提供し、それによりプログラムの可移植性（Ｐ
ｏｒｔａｂｉｌｉｔｙ）を増加し、実体アドレスをロジ
ックアドレスにマッピングし、プログラマーがメインシ
ステムプログラムを設計する時に直接ロジックアドレス
を採用し、僅かに初期設定時にアドレスマッピング回路
のマッピング関数を設定するだけで、速やかにプログム
を異なるプラットホーム設備に移植できるようにしてい
る。
【００３４】本発明は多重可変アドレスマッピング回路
のアドレスマッピング回路内に、複数のレジスタを設け
て、レジスタ内の内容を改変してマッピング関数を改変
できるようにしている。
のアドレスマッピング回路内に、複数のレジスタを設け
て、レジスタ内の内容を改変してマッピング関数を改変
できるようにしている。
【図１】本発明の多重可変アドレスマッピング回路のブ
ロック実施例図である。
ロック実施例図である。
【図２】本発明をアレイ中データアクセスに応用した応
用例図である。
用例図である。
【図３】本発明のアドレスマッパ回路に関する実施例ブ
ロック図である。
ロック図である。
【図４】本発明のアドレスマッパ回路に関するブロック
実施例図である。
実施例図である。
【図５】本発明のＯＲゲートマスク回路の実施例図であ
る。
る。
【図６】本発明の制御及びインタフェース回路に関する
ブロック実施例図である。
ブロック実施例図である。
１０ 多重可変アドレスマッピング回路 ２０ アド
レスマッパ ２１ ベースシフトレジスタ ２２ ロジッ
クベースレジスタ ２３ フィールド長レジスタ ２４ 記録
長度レジスタ ２５ 減法器 ２６ 除法／余数ジ
ェネレータ ２７ 乗法器 ２８ 加法器 ３０ マッパセレクタ ３１ アドレスバン
クデコーダ ３２ ＯＲゲートマスク回路 ３３ バンクマスクレジスタ ３４ 優先権エンコーダ ３５ マルチプレク
サ ４０ 制御及びインタフェース回路 ４１ 入出力
デコーダ ５１ 入力ロジックアドレス ５２ 出力実
体アドレス ９１ メモリ ９２ 入出力
設備 ９３ アドレスバス ９４ データ
バス
レスマッパ ２１ ベースシフトレジスタ ２２ ロジッ
クベースレジスタ ２３ フィールド長レジスタ ２４ 記録
長度レジスタ ２５ 減法器 ２６ 除法／余数ジ
ェネレータ ２７ 乗法器 ２８ 加法器 ３０ マッパセレクタ ３１ アドレスバン
クデコーダ ３２ ＯＲゲートマスク回路 ３３ バンクマスクレジスタ ３４ 優先権エンコーダ ３５ マルチプレク
サ ４０ 制御及びインタフェース回路 ４１ 入出力
デコーダ ５１ 入力ロジックアドレス ５２ 出力実
体アドレス ９１ メモリ ９２ 入出力
設備 ９３ アドレスバス ９４ データ
バス
Claims (6)
- 【請求項１】 アレイデータ中のある一つのフィールド
アレイの入力ロジックアドレスを受け取り、それを処理
して出力実体アドレスとする多重可変アドレスマッピン
グ回路において、 アレイ中のある一つのフィールドアレイの入力ロジック
アドレスと出力実体アドレスの変換を行う少なくとも一
つのアドレスマッパを具え、 該少なくとも一つのアドレスマッパが、 該フィールドアレイのアドレスマッピングを要する開始
実体アドレスを記録するベースシフトレジスタと、 該フィールドアレイのアドレスマッピングを要する開始
ロジックアドレスを記録するロジックベースレジスタ
と、 該フィールドアレイの長さを記録するフィールド長レジ
スタと、 該アレイの長さを記録する記録長度レジスタと、 入力ロジックアドレスとロジックベースレジスタに保存
したロジックベースアドレスに対して減法の演算を行う
減法器と、 該減法器の出力値とフィールド長レジスタが保存するフ
ィールド長に対して除法／余数の演算を行う除法／余数
ジェネレータと、 該記録長度レジスタの保存するアレイ長と除法／余数ジ
ェネレータの商数出力値に対して乗法の演算を行う乗法
器と、 該ベースシフトレジスタの保存する開始実体アドレス、
除法／余数ジェネレータの余数出力値、及び乗法器の出
力値に対して加法の演算を行い出力実体アドレスを得る
加法器と、 実体アドレスの出力にどのアドレスマッパを使用するか
を選択するマッパセレクタと、 ベースシフトレジスタ、ロジックベースレジスタ、フィ
ールド長レジスタ及び記録長度レジスタの内容を選択し
並びにアドレスマッパとマッパセレクタの動作を制御す
る、制御及びインタフェース回路と、 を包括することを特徴とする、多重可変アドレスマッピ
ング回路。 - 【請求項２】 前記アドレスマッパの個数が複数とされ
たことを特徴とする、請求項１に記載の多重可変アドレ
スマッピング回路。 - 【請求項３】 前記制御及びインタフェース回路が、ベ
ースシフトレジスタ、ロジックベースレジスタ、フィー
ルド長レジスタ及び記録長度レジスタのアドレスをデコ
ードしアクセスを進行するための入出力デコーダを包括
することを特徴とする、請求項１に記載の多重可変アド
レスマッピング回路。 - 【請求項４】 アレイデータ中のある一つのフィールド
アレイの入力ロジックアドレスを受け取り、それを処理
して出力実体アドレスとする多重可変アドレスマッピン
グ回路において、 アレイ中のある一つのフィールドアレイの入力ロジック
アドレスと出力実体アドレスの変換を行う少なくとも一
つのアドレスマッパを具え、 該少なくとも一つのアドレスマッパが、 該フィールドアレイのアドレスマッピングを要する開始
実体アドレスを記録するベースシフトレジスタと、 該フィールドアレイのアドレスマッピングを要する開始
ロジックアドレスを記録するロジックベースレジスタ
と、 該フィールドアレイの長さを記録するフィールド長レジ
スタと、 該アレイの長さを記録する記録長度レジスタと、 減法器の出力値とフィールド長レジスタが保存するフィ
ールド長に対して除法／余数の演算を行う除法／余数ジ
ェネレータと、 該記録長度レジスタの保存するアレイ長と除法／余数ジ
ェネレータの商数出力値に対して乗法の演算を行う乗法
器と、 該ベースシフトレジスタの保存する開始実体アドレス、
除法／余数ジェネレータの余数出力値、及び乗法器の出
力値に対して加法の演算を行い出力実体アドレスを得る
加法器と、 実体アドレスの出力にどのアドレスマッパを使用するか
を選択するマッパセレクタと、 ベースシフトレジスタ、ロジックベースレジスタ、フィ
ールド長レジスタ及び記録長度レジスタの内容を選択し
並びにアドレスマッパとマッパセレクタの動作を制御す
る、制御及びインタフェース回路と、 を包括することを特徴とする、多重可変アドレスマッピ
ング回路。 - 【請求項５】 前記アドレスマッパの個数が複数とされ
たことを特徴とする、請求項４に記載の多重可変アドレ
スマッピング回路。 - 【請求項６】 前記制御及びインタフェース回路が、ベ
ースシフトレジスタ、ロジックベースレジスタ、フィー
ルド長レジスタ及び記録長度レジスタのアドレスをデコ
ードしアクセスを進行するための入出力デコーダを包括
することを特徴とする、請求項４に記載の多重可変アド
レスマッピング回路。
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