JP2001125785A - 命令コード割り当て方法及び命令解読装置 - Google Patents
命令コード割り当て方法及び命令解読装置Info
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Abstract
(57)【要約】
【課題】 ＤＳＰなどの機器組み込み用途に使用される
プロセッサに内蔵される命令解読に関わる構成の消費電
力を大幅に低くする命令コードの割り当て方法を提供す
ることを目的とする。 【解決手段】 特定のプログラムを実行した場合の命令
実行順序関係を調べ、命令コードを構成するビットの変
化回数を計算し、この変化数が最小となるビット列を命
令コードに割り当てる。
プロセッサに内蔵される命令解読に関わる構成の消費電
力を大幅に低くする命令コードの割り当て方法を提供す
ることを目的とする。 【解決手段】 特定のプログラムを実行した場合の命令
実行順序関係を調べ、命令コードを構成するビットの変
化回数を計算し、この変化数が最小となるビット列を命
令コードに割り当てる。
Description
【発明の属する技術分野】本発明は、主にメモリにアク
セスする番地（アドレス）を出力するアドレス生成装置
に関するものである。
セスする番地（アドレス）を出力するアドレス生成装置
に関するものである。
【従来の技術】近年、ディジタル信号処理分野の拡大に
伴い携帯通信機器などの電池駆動の機器にＤＳＰ（ディ
ジタル信号処理プロセッサ）が広く用いられている。そ
のためＤＳＰには低消費電力化が強く望まれる。ＤＳＰ
では予めプログラムを格納する内蔵メモリ、あるいはＤ
ＳＰ外部に接続したメモリから命令を読み出し、命令解
読器（デコーダ）にてこの命令を解読した後、算術論理
演算回路（ＡＬＵ）などの演算器に各種制御信号を出力
する構成が一般的である。図６、図７を参照しながら従
来の技術を説明する。図６はＤＳＰに内蔵される従来の
命令解読に係る構成を示したものである。内蔵のメモリ
７１０から命令を読み出し実行する場合、プログラムカ
ウンタ７００はメモリ７１０に読み出すべきアドレス７
０５を出力する。メモリ７１０はアドレス７０５に格納
されている命令を読み出し、命令デコーダ７２０に出力
する。命令デコーダ７２０は入力された命令７１５を解
読し、各種制御信号７２５を演算器７３０などに出力す
る。演算器７３０は制御信号７２５に従った動作、例え
ば加算や減算などを実行する。また、外部に接続したメ
モリ７５０から命令を読み出す場合、プログラムカウン
タ７００は端子７６０を経由してメモリ７５０に読み出
すべき命令のアドレス７０７を出力する。メモリ７５０
はアドレス７０７で示される番地の命令７５５を出力す
る。命令７５５は端子７６５を経由して命令デコーダ７
２０に入力され、命令デコーダ７２０はメモリ７１０か
ら命令を読み出す場合と同様に各種制御信号７２５を出
力する。また、命令７１５及び７５５は図７のような構
成となっている。ビットの列（以降、フィールドと呼
ぶ）８００ではどのような演算またはデータ転送をする
かを定義し、フィールド８１０ではデータを書き込むレ
ジスタの種類を、またフィールド８２０、８３０ではデ
ータを読み出すレジスタの種類を指定する（例えば「Ｍ
Ｎ１９２０シリーズＬＳＩ説明書」２−２頁 １９９０
年、松下電子工業（株）刊）。
伴い携帯通信機器などの電池駆動の機器にＤＳＰ（ディ
ジタル信号処理プロセッサ）が広く用いられている。そ
のためＤＳＰには低消費電力化が強く望まれる。ＤＳＰ
では予めプログラムを格納する内蔵メモリ、あるいはＤ
ＳＰ外部に接続したメモリから命令を読み出し、命令解
読器（デコーダ）にてこの命令を解読した後、算術論理
演算回路（ＡＬＵ）などの演算器に各種制御信号を出力
する構成が一般的である。図６、図７を参照しながら従
来の技術を説明する。図６はＤＳＰに内蔵される従来の
命令解読に係る構成を示したものである。内蔵のメモリ
７１０から命令を読み出し実行する場合、プログラムカ
ウンタ７００はメモリ７１０に読み出すべきアドレス７
０５を出力する。メモリ７１０はアドレス７０５に格納
されている命令を読み出し、命令デコーダ７２０に出力
する。命令デコーダ７２０は入力された命令７１５を解
読し、各種制御信号７２５を演算器７３０などに出力す
る。演算器７３０は制御信号７２５に従った動作、例え
ば加算や減算などを実行する。また、外部に接続したメ
モリ７５０から命令を読み出す場合、プログラムカウン
タ７００は端子７６０を経由してメモリ７５０に読み出
すべき命令のアドレス７０７を出力する。メモリ７５０
はアドレス７０７で示される番地の命令７５５を出力す
る。命令７５５は端子７６５を経由して命令デコーダ７
２０に入力され、命令デコーダ７２０はメモリ７１０か
ら命令を読み出す場合と同様に各種制御信号７２５を出
力する。また、命令７１５及び７５５は図７のような構
成となっている。ビットの列（以降、フィールドと呼
ぶ）８００ではどのような演算またはデータ転送をする
かを定義し、フィールド８１０ではデータを書き込むレ
ジスタの種類を、またフィールド８２０、８３０ではデ
ータを読み出すレジスタの種類を指定する（例えば「Ｍ
Ｎ１９２０シリーズＬＳＩ説明書」２−２頁 １９９０
年、松下電子工業（株）刊）。
【発明が解決しようとする課題】しかしながら、上記し
た従来の構成のＤＳＰでプログラムを実行した場合、メ
モリ７１０、７５０から命令を読み出し、端子７６５を
経由した後、命令デコーダ７２０に命令が入力される
が、異なった命令を順次命令デコーダ７２０に入力する
度に、メモリ７１０または７５０から命令を出力する箇
所、端子７６５、命令デコーダ７２０の入力部の配線が
０から１、または１から０に変化するため消費電力が大
きくなる。一般に、ＣＭＯＳ構造のＬＳＩにおいては、
信号の値（電位）が０から１、または１から０に変化す
るときに動作電流が最大となる。一方、ＤＳＰは各種プ
ログラムを実行することでディジタル信号処理システム
を実現する。ＤＳＰが適用されるシステムが一旦決まれ
ば、プログラムが変更されることはない。すなわち、メ
モリ７１０、７５０に格納されたプログラムは不変であ
る。本発明は以上の点に鑑み、ＤＳＰなどの組み込み用
途で用いられるプロセッサの命令解読に係る構成を低消
費電力にする命令コード割り当て方法および命令解読装
置を提供することを目的とする。
た従来の構成のＤＳＰでプログラムを実行した場合、メ
モリ７１０、７５０から命令を読み出し、端子７６５を
経由した後、命令デコーダ７２０に命令が入力される
が、異なった命令を順次命令デコーダ７２０に入力する
度に、メモリ７１０または７５０から命令を出力する箇
所、端子７６５、命令デコーダ７２０の入力部の配線が
０から１、または１から０に変化するため消費電力が大
きくなる。一般に、ＣＭＯＳ構造のＬＳＩにおいては、
信号の値（電位）が０から１、または１から０に変化す
るときに動作電流が最大となる。一方、ＤＳＰは各種プ
ログラムを実行することでディジタル信号処理システム
を実現する。ＤＳＰが適用されるシステムが一旦決まれ
ば、プログラムが変更されることはない。すなわち、メ
モリ７１０、７５０に格納されたプログラムは不変であ
る。本発明は以上の点に鑑み、ＤＳＰなどの組み込み用
途で用いられるプロセッサの命令解読に係る構成を低消
費電力にする命令コード割り当て方法および命令解読装
置を提供することを目的とする。
【課題を解決するための手段】上記目的を達成するため
に、本発明の命令コード割り当て方法は、特定のプログ
ラムを実行するプロセッサの命令コードについて、実行
すべきプログラムの命令実行順序を検出するステップ
と、前記プロセッサが実行する命令に仮に命令コードを
割り当てるステップと、前記命令実行順序による前記命
令コードのビットの変化総数を計算するステップと、前
記ビットの変化総数が最小となる命令コードを割り当て
るステップを少なくとも含むことを特徴とする。また、
本発明の命令解読装置は、前記命令コード割り当て方法
で得られた命令コードを解読する命令デコーダを備えた
ことを特徴とする。また、本発明のプロセッサは、前記
命令コード割り当て方法で得られた命令コードを格納す
る記憶手段を備えたことを特徴とする。また、本発明の
シミュレーション装置は、前記プログラムの命令実行順
序を検出するステップを備え、前記プロセッサの動作を
模擬することを特徴とする。また、本発明の設計支援装
置は、前記命令コード割り当て方法を計算機で実行する
ことを特徴とする。尚、前記命令コードのビットの変化
総数を計算するステップにおいて、前記前記プロセッサ
が実行する命令の順序関係の検出結果を配列データ１と
して記録し、前記仮の命令コードに対して命令実行順序
によるビットの変化数を配列データ２として記録し、前
記配列データ１と前記配列データ２を乗算し、前記乗算
結果の総和を求めることが好ましい。本発明は上記した
方法及び構成によってＤＳＰなど組み込み用途に用いら
れるプロセッサの命令解読を低消費電力で実行する。
に、本発明の命令コード割り当て方法は、特定のプログ
ラムを実行するプロセッサの命令コードについて、実行
すべきプログラムの命令実行順序を検出するステップ
と、前記プロセッサが実行する命令に仮に命令コードを
割り当てるステップと、前記命令実行順序による前記命
令コードのビットの変化総数を計算するステップと、前
記ビットの変化総数が最小となる命令コードを割り当て
るステップを少なくとも含むことを特徴とする。また、
本発明の命令解読装置は、前記命令コード割り当て方法
で得られた命令コードを解読する命令デコーダを備えた
ことを特徴とする。また、本発明のプロセッサは、前記
命令コード割り当て方法で得られた命令コードを格納す
る記憶手段を備えたことを特徴とする。また、本発明の
シミュレーション装置は、前記プログラムの命令実行順
序を検出するステップを備え、前記プロセッサの動作を
模擬することを特徴とする。また、本発明の設計支援装
置は、前記命令コード割り当て方法を計算機で実行する
ことを特徴とする。尚、前記命令コードのビットの変化
総数を計算するステップにおいて、前記前記プロセッサ
が実行する命令の順序関係の検出結果を配列データ１と
して記録し、前記仮の命令コードに対して命令実行順序
によるビットの変化数を配列データ２として記録し、前
記配列データ１と前記配列データ２を乗算し、前記乗算
結果の総和を求めることが好ましい。本発明は上記した
方法及び構成によってＤＳＰなど組み込み用途に用いら
れるプロセッサの命令解読を低消費電力で実行する。
【発明の実施の形態】以下本発明（請求項１）に係る一
実施例の命令定義方法について図１、図２を参照しなが
ら説明する。図１は本発明に係る命令コード割り当て方
法の手順を示すものである。本例ではＤＳＰで実行でき
る命令の種類がＡＤＤ（加算）、ＳＵＢ（減算）、ＭＯ
Ｖ（転送）、ＢＲ（分岐）の４通りであり、命令コード
を構成するビット数が２であるとする。なお、一般的に
は命令の種類は数十〜百程度、命令コードのビット数は
８〜２４ビットである。 ステップ１．予め作成したプログラムをシミュレータに
入力 予め作成したプログラムを、ＤＳＰの動作通りに順次実
行するシミュレータに入力する。 ステップ２．シミュレータにて命令間の相関値を計測 本ステップは次の３つの処理よりなる。 ステップ２−１．現在実行する命令（Ｎ）を保持する。 ステップ２−２．次に実行する命令（Ｎ＋１）を保持す
る。 ステップ２−３．ステップ２−１とステップ２−２で保
持した命令を元に命令間の相関値（ある命令の後にある
命令が続いて実行された回数。以降、Ｒと略記）を求め
る。例えば、本相関値は図２に示すような形式で表され
る。図２ではＡＤＤ命令の次にＡＤＤ命令が実行された
回数が１０回、またＭＯＶ命令の次にＡＤＤ命令が実行
された回数が９０回であることを示している。 ステップ３．命令コードの仮割り当て 本ステップは次の２つの処理よりなる。 ステップ３−１．相関値Ｒが最大の命令の一方について
命令コードを一意に決定。本例ではＭＯＶ−ＡＤＤ命令
の相関値が９０で最大であるので、ＭＯＶ命令の命令コ
ードを００ｂ（ｂは２進数を表す）と定義する。 ステップ３−２．他の命令について命令コードを仮に決
める。ＭＯＶ命令以外の命令について本例では図３に示
すような６通りの命令コードの割り当てが考えられる。 ステップ４．命令Ｎ、命令Ｎ＋１の順に実行した場合の
命令コードのビット変化数（Ｃ）を求める。図３に示し
た命令コード割り当ての各々について、図２に示した順
序で命令が実行された場合、命令コードの何ビットが変
化するかを求め（この変化したビット数をＣと表す）、
図２同等の形式で記録する。例えば，図３の＃１記載の
命令コード割り当ての場合，ＭＯＶに続いてＡＤＤ命令
を実行した場合，００ｂから０１ｂに変わり１ビットの
命令コードが変化するのでＣは１、またＭＯＶ、ＢＲ命
令の順に実行した場合、００ｂから１１ｂに変化するの
でＣは２となる。この値を図４に示すような形式で図３
記載の割り当て記号＃１〜＃６について記録する。 ステップ５．プログラム実行時の命令コードの総ビット
変化を求める。ステップ５は次の２つの処理よりなる。 ステップ５−１．ＲとＣの乗算を実行し、結果Ｐを記録
する。ステップ２で得られた命令間の相関値Ｒとステッ
プ４で得られた命令コードのビット変化数Ｃを乗算す
る。これにより、プログラム実行時の特定の命令順序に
対するビット変化数が求まる。例えば、図３の＃１の命
令コード割り当てについてはＭＯＶ−ＡＤＤ命令の順に
実行する場合、Ｒ＝９０、Ｃ＝１であるのでＰ＝９０、
またＭＯＶーＢＲ命令の順に実行する場合、Ｒ＝１０、
Ｃ＝２であるのでＰ＝２０となる。 ステップ５−２．Ｐの総和ＰＳＵＭを求める。上記ステ
ップで得られた全ての命令の順序に関するＰの総和ＰＳ
ＵＭを求める。このＰＳＵＭはプログラム実行時の命令
コードのビット変化の総和となる。図３の＃１の命令コ
ード割り当ての場合、総和は４３０となる。このような
処理を図３に示した他５通りの命令コード割り当てにつ
いても求める。このステップの結果は、例えば図５に示
したように記録される。 ステップ６．Ｐ総和の最小な命令コード割り当てを求め
る。前ステップで得られた総ビット変化数が最小なもの
が、図６に示した命令解読に関わる構成の信号変化が最
小となるため、同構成を低消費電力化できることとな
る。本例では図３の＃１と＃３のＰ総和（ＰＳＵＭ）が
最小であるので＃１または＃３の命令コード割り当てに
決定する。以上より明らかなように、特定のプログラム
を実行した場合の命令実行順序関係を調べ、命令コード
を構成するビットの変化回数を計算することで、プログ
ラム実行時の命令コードを構成するビット変化を最小に
することができ、ＤＳＰに内蔵される命令解読に関わる
構成を電力を大幅に低くする命令コードの割り当てをな
し得る。なお、上記実施例において命令数を４、命令コ
ードのビット数を２としたが、これは任意でよい。ま
た、本例では２ビットの命令コード全てを対象とした
が、命令コードの一部について本方法を適用してもよ
い。その場合、図７に示した一部の命令ビット列、８２
０について命令間の相関値Ｒ、ビット変化数Ｃ、及びビ
ット総変化数ＰＳＵＭを求めることで本発明が適用でき
る。また、各手続きの過程で表を用いたが、このような
形式に限定されるものではない。また、本発明の命令コ
ード割り当て方法を用いたシュミレーション装置は、プ
ログラムの命令実行順序を検出するステップを備え、前
記プロセッサの動作を模擬するように構成すればよい。
また、本発明の命令コード割り当て方法を計算機で実行
する設計支援装置を容易に実現できる。また、前記命令
コードのビットの変化総数を計算するステップにおい
て、前記プロセッサが実行する命令の順序関係の検出結
果を配列データ１として記録し、前記仮の命令コードに
対して命令実行順序によるビットの変化数を配列データ
２として記録し、前記配列データ１と前記配列データ２
を乗算し、前記乗算結果の総和を求めるようにしてもよ
い。
実施例の命令定義方法について図１、図２を参照しなが
ら説明する。図１は本発明に係る命令コード割り当て方
法の手順を示すものである。本例ではＤＳＰで実行でき
る命令の種類がＡＤＤ（加算）、ＳＵＢ（減算）、ＭＯ
Ｖ（転送）、ＢＲ（分岐）の４通りであり、命令コード
を構成するビット数が２であるとする。なお、一般的に
は命令の種類は数十〜百程度、命令コードのビット数は
８〜２４ビットである。 ステップ１．予め作成したプログラムをシミュレータに
入力 予め作成したプログラムを、ＤＳＰの動作通りに順次実
行するシミュレータに入力する。 ステップ２．シミュレータにて命令間の相関値を計測 本ステップは次の３つの処理よりなる。 ステップ２−１．現在実行する命令（Ｎ）を保持する。 ステップ２−２．次に実行する命令（Ｎ＋１）を保持す
る。 ステップ２−３．ステップ２−１とステップ２−２で保
持した命令を元に命令間の相関値（ある命令の後にある
命令が続いて実行された回数。以降、Ｒと略記）を求め
る。例えば、本相関値は図２に示すような形式で表され
る。図２ではＡＤＤ命令の次にＡＤＤ命令が実行された
回数が１０回、またＭＯＶ命令の次にＡＤＤ命令が実行
された回数が９０回であることを示している。 ステップ３．命令コードの仮割り当て 本ステップは次の２つの処理よりなる。 ステップ３−１．相関値Ｒが最大の命令の一方について
命令コードを一意に決定。本例ではＭＯＶ−ＡＤＤ命令
の相関値が９０で最大であるので、ＭＯＶ命令の命令コ
ードを００ｂ（ｂは２進数を表す）と定義する。 ステップ３−２．他の命令について命令コードを仮に決
める。ＭＯＶ命令以外の命令について本例では図３に示
すような６通りの命令コードの割り当てが考えられる。 ステップ４．命令Ｎ、命令Ｎ＋１の順に実行した場合の
命令コードのビット変化数（Ｃ）を求める。図３に示し
た命令コード割り当ての各々について、図２に示した順
序で命令が実行された場合、命令コードの何ビットが変
化するかを求め（この変化したビット数をＣと表す）、
図２同等の形式で記録する。例えば，図３の＃１記載の
命令コード割り当ての場合，ＭＯＶに続いてＡＤＤ命令
を実行した場合，００ｂから０１ｂに変わり１ビットの
命令コードが変化するのでＣは１、またＭＯＶ、ＢＲ命
令の順に実行した場合、００ｂから１１ｂに変化するの
でＣは２となる。この値を図４に示すような形式で図３
記載の割り当て記号＃１〜＃６について記録する。 ステップ５．プログラム実行時の命令コードの総ビット
変化を求める。ステップ５は次の２つの処理よりなる。 ステップ５−１．ＲとＣの乗算を実行し、結果Ｐを記録
する。ステップ２で得られた命令間の相関値Ｒとステッ
プ４で得られた命令コードのビット変化数Ｃを乗算す
る。これにより、プログラム実行時の特定の命令順序に
対するビット変化数が求まる。例えば、図３の＃１の命
令コード割り当てについてはＭＯＶ−ＡＤＤ命令の順に
実行する場合、Ｒ＝９０、Ｃ＝１であるのでＰ＝９０、
またＭＯＶーＢＲ命令の順に実行する場合、Ｒ＝１０、
Ｃ＝２であるのでＰ＝２０となる。 ステップ５−２．Ｐの総和ＰＳＵＭを求める。上記ステ
ップで得られた全ての命令の順序に関するＰの総和ＰＳ
ＵＭを求める。このＰＳＵＭはプログラム実行時の命令
コードのビット変化の総和となる。図３の＃１の命令コ
ード割り当ての場合、総和は４３０となる。このような
処理を図３に示した他５通りの命令コード割り当てにつ
いても求める。このステップの結果は、例えば図５に示
したように記録される。 ステップ６．Ｐ総和の最小な命令コード割り当てを求め
る。前ステップで得られた総ビット変化数が最小なもの
が、図６に示した命令解読に関わる構成の信号変化が最
小となるため、同構成を低消費電力化できることとな
る。本例では図３の＃１と＃３のＰ総和（ＰＳＵＭ）が
最小であるので＃１または＃３の命令コード割り当てに
決定する。以上より明らかなように、特定のプログラム
を実行した場合の命令実行順序関係を調べ、命令コード
を構成するビットの変化回数を計算することで、プログ
ラム実行時の命令コードを構成するビット変化を最小に
することができ、ＤＳＰに内蔵される命令解読に関わる
構成を電力を大幅に低くする命令コードの割り当てをな
し得る。なお、上記実施例において命令数を４、命令コ
ードのビット数を２としたが、これは任意でよい。ま
た、本例では２ビットの命令コード全てを対象とした
が、命令コードの一部について本方法を適用してもよ
い。その場合、図７に示した一部の命令ビット列、８２
０について命令間の相関値Ｒ、ビット変化数Ｃ、及びビ
ット総変化数ＰＳＵＭを求めることで本発明が適用でき
る。また、各手続きの過程で表を用いたが、このような
形式に限定されるものではない。また、本発明の命令コ
ード割り当て方法を用いたシュミレーション装置は、プ
ログラムの命令実行順序を検出するステップを備え、前
記プロセッサの動作を模擬するように構成すればよい。
また、本発明の命令コード割り当て方法を計算機で実行
する設計支援装置を容易に実現できる。また、前記命令
コードのビットの変化総数を計算するステップにおい
て、前記プロセッサが実行する命令の順序関係の検出結
果を配列データ１として記録し、前記仮の命令コードに
対して命令実行順序によるビットの変化数を配列データ
２として記録し、前記配列データ１と前記配列データ２
を乗算し、前記乗算結果の総和を求めるようにしてもよ
い。
【発明の効果】機器組込用途のＤＳＰやプロセッサは処
理するプログラムが一定である。本発明は、この特定の
プログラムを実行した場合の命令実行順序関係を調べ、
命令コードを構成するビットの変化回数を計算すること
で、プログラム実行時の命令コードを構成するビット変
化を最小にすることができ、ＤＳＰに内蔵される命令解
読に関わる構成を電力を大幅に低くする命令コードの割
り当てをなし得る。
理するプログラムが一定である。本発明は、この特定の
プログラムを実行した場合の命令実行順序関係を調べ、
命令コードを構成するビットの変化回数を計算すること
で、プログラム実行時の命令コードを構成するビット変
化を最小にすることができ、ＤＳＰに内蔵される命令解
読に関わる構成を電力を大幅に低くする命令コードの割
り当てをなし得る。
【図１】本発明の一実施形態に係る命令コード割り当て
方法のプローチャート
方法のプローチャート
【図２】本実施形態におけるプログラム実行時の命令相
関値（Ｒ）を示す対応図
関値（Ｒ）を示す対応図
【図３】本実施形態における命令コード割り当ての組み
合わせを示す対応図
合わせを示す対応図
【図４】本実施形態における命令実行順序に対する命令
コードのビット変化数（Ｃ）を示す対応図
コードのビット変化数（Ｃ）を示す対応図
【図５】本実施形態におけるプログラム実行時の命令コ
ードのビット変化数（Ｃ）を示す対応図
ードのビット変化数（Ｃ）を示す対応図
【図６】命令解読装置に係る構成を示す図
【図７】命令コードの構成を示す図
７００ プログラムカウンタ ７０５、７０７ アドレス ７１０、７５０ メモリ ７１５、７５５ 命令 ７２０ 命令デコーダ ７２５ 制御信号 ７３０ 演算器
Claims (6)
- 【請求項１】特定のプログラムを実行するプロセッサの
命令コードについて、実行すべきプログラムの命令実行
順序を検出するステップと、前記プロセッサが実行する
命令に仮に命令コードを割り当てるステップと、前記命
令実行順序による前記命令コードのビットの変化総数を
計算するステップと、前記ビットの変化総数が最小とな
る命令コードを割り当てるステップを少なくとも含むこ
とを特徴とする命令コード割り当て方法。 - 【請求項２】請求項１記載の方法で得られた命令コード
を解読する命令デコーダを備えたことを特徴とする命令
解読装置。 - 【請求項３】請求項１記載の方法で得られた命令コード
を格納する記憶手段を備えたことを特徴とするプロセッ
サ。 - 【請求項４】請求項１記載のプログラムの命令実行順序
を検出するステップを備え、前記プロセッサの動作を模
擬することを特徴とするシミュレーション装置。 - 【請求項５】請求項１記載の方法を計算機で実行するこ
とを特徴とする設計支援装置。 - 【請求項６】前記命令コードのビットの変化総数を計算
するステップにおいて、 前記プロセッサが実行する命令の順序関係の検出結果を
配列データ１として記録し、前記仮の命令コードに対し
て命令実行順序によるビットの変化数を配列データ２と
して記録し、前記配列データ１と前記配列データ２を乗
算し、前記乗算結果の総和を求めることを特徴とする請
求項１記載の命令コード割り当て方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30213499A JP2001125785A (ja) | 1999-10-25 | 1999-10-25 | 命令コード割り当て方法及び命令解読装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30213499A JP2001125785A (ja) | 1999-10-25 | 1999-10-25 | 命令コード割り当て方法及び命令解読装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001125785A true JP2001125785A (ja) | 2001-05-11 |
Family
ID=17905329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30213499A Pending JP2001125785A (ja) | 1999-10-25 | 1999-10-25 | 命令コード割り当て方法及び命令解読装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001125785A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003014918A1 (fr) * | 2001-08-02 | 2003-02-20 | Matsushita Electric Industrial Co., Ltd. | Appareil et procede de traitement d'informations |
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1999
- 1999-10-25 JP JP30213499A patent/JP2001125785A/ja active Pending
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|---|---|---|---|---|
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