JP2008130078A - プロセッサ構造および応用の最適化のためのプロファイラ - Google Patents
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Abstract
【解決手段】複数の処理要素を含む特定用途向け構造プロセッサの構造が記述された構造記述を分析して構造分析情報を生成する構造分析部と、プログラムの静的情報が記述されたプログラム静的情報を分析して静的分析情報を生成する静的分析部と、プログラムをシミュレーションして生成されたプログラムの動的情報が記述されたプログラム動的情報を分析して動的分析情報を生成する動的分析部と、構造分析情報、静的分析情報および動的分析情報のうち少なくとも1つに基づいて、プログラムを実行する際の特定用途向け構造プロセッサを最適化するための情報を生成するクロスプロファイル分析部とを含む。
【選択図】図2
Description
図12に示すように、クロスプロファイル分析部234は、演算活用度分析部1210と、処理要素活用度分析部1220と、相互連結活用度分析部1230と、ソフトウェアパイプライン分析部1240とを含む。
Claims (20)
- 複数の処理要素を含む特定用途向け構造プロセッサの構造が記述された構造記述を分析して構造分析情報を生成する構造分析部と、
特定用途向け構造プロセッサによって実行されるプログラムの静的情報が記述されたプログラム静的情報を分析して静的分析情報を生成する静的分析部と、
前記プログラムをシミュレーションして生成された前記プログラムの動的情報が記述されたプログラム動的情報を分析して動的分析情報を生成する動的分析部と、
前記構造分析情報、前記静的分析情報、および前記動的分析情報のうちの少なくとも1つに基づいて、前記プログラムおよび前記特定用途向け構造プロセッサのうちの少なくとも1つを最適化するための情報を生成するクロスプロファイル分析部と、
を含むことを特徴とするプロファイラ。 - 前記構造分析部は、
前記構造記述を分析して、複数の演算グループの少なくとも1つを実行可能な複数の処理要素のうちの少なくとも1つに対して演算グループ情報を生成する演算分析部を含むことを特徴とする請求項1に記載のプロファイラ。 - 前記演算情報は、
前記複数の演算グループの少なくとも1つのそれぞれに対して、前記複数の処理要素のうち前記複数の演算グループの少なくとも1つを実行可能な処理要素数および前記複数の演算グループの少なくとも1つを実行可能な前記処理要素の識別子を含むことを特徴とする請求項2に記載のプロファイラ。 - 前記構造分析部は、
前記構造記述を分析して前記複数の処理要素のうち少なくとも1つの処理要素の入力ポート、前記少なくとも1つの処理要素の出力ポートおよび前記少なくとも1つの処理要素の演算グループに関する情報のうち少なくとも1つを生成するプロセスユニット分析部を含むことを特徴とする請求項1に記載のプロファイラ。 - 前記プロセスユニット分析部は、
前記少なくとも1つの処理要素によって支援される演算グループの最大遅延に関する情報を生成することを特徴とする請求項4に記載のプロファイラ。 - 前記構造分析部は、
前記複数の処理要素の相互連結に関する情報を生成する相互連結分析部を含むことを特徴とする請求項1に記載のプロファイラ。 - 前記プログラムの前記静的情報は、
前記プログラムをコンパイルした結果に基づくことを特徴とする請求項1に記載のプロファイラ。 - 前記静的分析部は、
前記プログラムの前記静的情報を分析して各サイクル別に前記複数の処理要素のそれぞれで実行される少なくとも1つの演算に関するスケジュール情報を生成する演算スケジュール分析部を含むことを特徴とする請求項1に記載のプロファイラ。 - 前記演算スケジュール分析部は、前記プログラムを遂行する少なくとも1つの関数を遂行するのに必要な少なくとも1つの演算グループに関するスケジュール情報をさらに生成し、前記少なくとも1つの演算グループは複数の演算で構成されることを特徴とする請求項8に記載のプロファイラ。
- 前記演算スケジュール分析部は、
前記少なくとも1つの演算間のデータ依存に関する情報を生成することを特徴とする請求項8に記載のプロファイラ。 - 前記静的分析部は、
前記プログラム静的情報を分析して前記プログラムを実行するための複数の演算の少なくとも1つが前記複数の処理要素のうちいずれの処理要素に割り当てられるかに関する情報を生成する配置およびルーティング分析部を含むことを特徴とする請求項1に記載のプロファイラ。 - 前記配置およびルーティング分析部は、
前記プログラム静的情報を分析して各サイクル別に前記処理要素に割り当てられた少なくとも1つの演算間のルーティングに関する情報を生成することを特徴とする請求項11に記載のプロファイラ。 - 前記配置およびルーティング分析部は、
前記対応する処理要素に割り当てられた前記少なくとも1つの演算が前記対応する処理要素で何回実行されるかに関する情報を生成することを特徴とする請求項11に記載のプロファイラ。 - 前記クロスプロファイル分析部は、
複数の演算グループの少なくとも1つが前記プログラム内で用いられた回数に関する静的演算活用度情報を生成することを特徴とする請求項1に記載のプロファイラ。 - 前記クロスプロファイル分析部は、
前記プログラムがシミュレーションされる間に複数の演算グループの少なくとも1つが用いられた回数に関する動的演算活用度情報を生成することを特徴とする請求項1に記載のプロファイラ。 - 前記クロスプロファイル分析部は、
前記複数の処理要素のうち少なくとも1つが前記プログラムに用いられる少なくとも1つの演算グループに割り当てられた回数に関する静的処理要素活用度情報を生成することを特徴とする請求項1に記載のプロファイラ。 - 前記クロスプロファイル分析部は、
前記プログラムがシミュレーションされる間に前記少なくとも1つの演算グループが割り当てられた前記複数の処理要素のうち少なくとも1つで、前記少なくとも1つの演算グループが用いられた回数に関する動的処理要素活用度情報を生成することを特徴とする請求項1に記載のプロファイラ。 - 前記クロスプロファイル分析部は、
前記プログラムがシミュレーションされる間に前記複数の処理要素のうち少なくとも1つの相互連結が用いられた回数に関する動的相互連結活用度情報を生成することを特徴とする請求項1に記載のプロファイラ。 - 前記クロスプロファイル分析部は、
前記プログラムのループのうちソフトウェアパイプラインが可能なループに関する情報を生成することを特徴とする請求項1に記載のプロファイラ。 - 前記クロスプロファイル分析部によって生成された前記特定用途向け構造プロセッサを最適化するための前記情報を視覚化してユーザに提供するプロファイル報告生成部をさらに含むことを特徴とする請求項1に記載のプロファイラ。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012168889A (ja) * | 2011-02-16 | 2012-09-06 | Canon Inc | 電子回路最適化方法、電子回路最適化装置、及びプログラム |
JP2013532856A (ja) * | 2010-07-13 | 2013-08-19 | アルゴトゥチップ コーポレーション | アルゴリズムおよび仕様に基づく自動最適集積回路ジェネレータ |
JP2013196702A (ja) * | 2012-03-16 | 2013-09-30 | Samsung Electronics Co Ltd | 再構成可能プロセッサの検証支援装置及び方法 |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8782613B2 (en) * | 2008-08-12 | 2014-07-15 | Hewlett-Packard Development Company, L.P. | Optimizing applications using source code patterns and performance analysis |
KR101571882B1 (ko) * | 2009-02-03 | 2015-11-26 | 삼성전자 주식회사 | 재구성 가능 어레이의 인터럽트 핸들링을 위한 컴퓨팅 장치및 방법 |
KR101553652B1 (ko) * | 2009-02-18 | 2015-09-16 | 삼성전자 주식회사 | 이종 프로세서에 대한 명령어 컴파일링 장치 및 방법 |
KR101635397B1 (ko) * | 2010-03-03 | 2016-07-04 | 삼성전자주식회사 | 재구성 가능한 프로세서 코어를 사용하는 멀티코어 시스템의 시뮬레이터 및 시뮬레이션 방법 |
KR101738941B1 (ko) | 2010-03-23 | 2017-05-24 | 삼성전자주식회사 | 재구성 가능 어레이 및 재구성 가능 어레이의 제어 방법 |
KR101647817B1 (ko) * | 2010-03-31 | 2016-08-24 | 삼성전자주식회사 | 재구성 가능한 프로세서의 시뮬레이션 장치 및 방법 |
US8972961B2 (en) * | 2010-05-19 | 2015-03-03 | International Business Machines Corporation | Instruction scheduling approach to improve processor performance |
KR101704751B1 (ko) * | 2010-12-21 | 2017-02-09 | 삼성전자주식회사 | 모듈 간의 타이밍 정보를 이용하는 멀티코어 시스템의 시뮬레이터, 및 그 시뮬레이션 방법 |
KR20130028505A (ko) * | 2011-09-09 | 2013-03-19 | 삼성전자주식회사 | 재구성가능 프로세서, 재구성가능 프로세서의 코드 변환 장치 및 방법 |
EP2687981B1 (en) * | 2012-07-18 | 2017-12-27 | MStar Semiconductor, Inc. | Automated compiler specialisation for global optimisation |
US20150309813A1 (en) * | 2012-08-31 | 2015-10-29 | iAppSecure Solutions Pvt. Ltd | A System for analyzing applications in order to find security and quality issues |
US9727460B2 (en) * | 2013-11-01 | 2017-08-08 | Samsung Electronics Co., Ltd. | Selecting a memory mapping scheme by determining a number of functional units activated in each cycle of a loop based on analyzing parallelism of a loop |
KR101559651B1 (ko) * | 2014-01-28 | 2015-10-13 | 한양대학교 산학협력단 | 동적 분석 방법 및 장치 |
CN112363729B (zh) * | 2020-11-23 | 2024-05-14 | 北京轩宇信息技术有限公司 | 用于静态分析的多编译器混合编译的监控方法及装置 |
US20230237013A1 (en) * | 2022-01-27 | 2023-07-27 | SambaNova Systems, Inc. | System of Heterogeneous Reconfigurable Processors for the Data-Parallel Execution of Applications |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11330370A (ja) * | 1998-05-11 | 1999-11-30 | Sanyo Electric Co Ltd | 集積回路及びその設計製造方法並びにその情報取得方法 |
KR20020066936A (ko) * | 2001-02-14 | 2002-08-21 | 미쓰비시덴키 가부시키가이샤 | 정보 제공 장치, 정보 제공 시스템 및 광고 방법 |
JP2005172830A (ja) * | 2003-12-12 | 2005-06-30 | Timbre Technologies Inc | 集積回路構造のプロファイルを決定する方法及びシステム又はコンピュータ読取可能な記録媒体 |
JP2005216177A (ja) * | 2004-01-30 | 2005-08-11 | Toshiba Corp | コンフィグラブル・プロセッサの設計装置、設計方法、ライブラリの最適化方法、プロセッサ、及びプロセッサを備えた半導体装置の製造方法 |
JP2006505057A (ja) * | 2002-10-31 | 2006-02-09 | エス・アール・シィ・コンピューターズ・インコーポレイテッド | 制御データフローグラフ表現を区分化するためのシステムおよび方法 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5361352A (en) * | 1989-11-27 | 1994-11-01 | Hitachi, Ltd. | Method for debugging in a parallel computer system and system for the same |
JPH06324881A (ja) * | 1993-05-18 | 1994-11-25 | Fujitsu Ltd | メモリデータの重なり判定機能を備えたコンパイラ装置 |
US5650938A (en) * | 1995-12-13 | 1997-07-22 | Synopsys, Inc. | Method and apparatus for verifying asynchronous circuits using static timing analysis and dynamic functional simulation |
US5870606A (en) * | 1996-05-01 | 1999-02-09 | International Business Machines Corp. | Data triggered trace technique for debugging software programs |
JPH1125134A (ja) * | 1997-05-09 | 1999-01-29 | Toshiba Corp | 論理回路自動設計方法及びシステム並びにその自動設計処理を行うプログラムを記憶した媒体 |
WO2000046704A2 (en) | 1999-02-05 | 2000-08-10 | Tensilica, Inc. | Automated processor generation system and method for designing a configurable processor |
US6477683B1 (en) * | 1999-02-05 | 2002-11-05 | Tensilica, Inc. | Automated processor generation system for designing a configurable processor and method for the same |
US7051193B2 (en) * | 2001-03-28 | 2006-05-23 | Intel Corporation | Register rotation prediction and precomputation |
US6834330B2 (en) * | 2002-05-21 | 2004-12-21 | Emc Corporation | Pre-fetch of records identified by an I/O trace |
KR100576099B1 (ko) * | 2003-08-04 | 2006-05-03 | 전주식 | 적응형 원격 캐쉬 구조의 공유 메모리 다중 프로세서 장치 |
GB2420884B (en) | 2004-12-03 | 2009-04-15 | Picochip Designs Ltd | Processor architecture |
US8209524B2 (en) * | 2005-08-29 | 2012-06-26 | The Invention Science Fund I, Llc | Cross-architecture optimization |
-
2006
- 2006-11-17 KR KR1020060113588A patent/KR100813662B1/ko active IP Right Grant
-
2007
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- 2007-06-28 JP JP2007169966A patent/JP4489102B2/ja active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11330370A (ja) * | 1998-05-11 | 1999-11-30 | Sanyo Electric Co Ltd | 集積回路及びその設計製造方法並びにその情報取得方法 |
KR20020066936A (ko) * | 2001-02-14 | 2002-08-21 | 미쓰비시덴키 가부시키가이샤 | 정보 제공 장치, 정보 제공 시스템 및 광고 방법 |
JP2006505057A (ja) * | 2002-10-31 | 2006-02-09 | エス・アール・シィ・コンピューターズ・インコーポレイテッド | 制御データフローグラフ表現を区分化するためのシステムおよび方法 |
JP2005172830A (ja) * | 2003-12-12 | 2005-06-30 | Timbre Technologies Inc | 集積回路構造のプロファイルを決定する方法及びシステム又はコンピュータ読取可能な記録媒体 |
JP2005216177A (ja) * | 2004-01-30 | 2005-08-11 | Toshiba Corp | コンフィグラブル・プロセッサの設計装置、設計方法、ライブラリの最適化方法、プロセッサ、及びプロセッサを備えた半導体装置の製造方法 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013532856A (ja) * | 2010-07-13 | 2013-08-19 | アルゴトゥチップ コーポレーション | アルゴリズムおよび仕様に基づく自動最適集積回路ジェネレータ |
JP2012168889A (ja) * | 2011-02-16 | 2012-09-06 | Canon Inc | 電子回路最適化方法、電子回路最適化装置、及びプログラム |
JP2013196702A (ja) * | 2012-03-16 | 2013-09-30 | Samsung Electronics Co Ltd | 再構成可能プロセッサの検証支援装置及び方法 |
Also Published As
Publication number | Publication date |
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