JPH06324881A - メモリデータの重なり判定機能を備えたコンパイラ装置 - Google Patents
メモリデータの重なり判定機能を備えたコンパイラ装置Info
- Publication number
- JPH06324881A JPH06324881A JP5115609A JP11560993A JPH06324881A JP H06324881 A JPH06324881 A JP H06324881A JP 5115609 A JP5115609 A JP 5115609A JP 11560993 A JP11560993 A JP 11560993A JP H06324881 A JPH06324881 A JP H06324881A
- Authority
- JP
- Japan
- Prior art keywords
- data
- loop
- memory data
- overlap
- unknown
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F8/00—Arrangements for software engineering
- G06F8/40—Transformation of program code
- G06F8/41—Compilation
- G06F8/43—Checking; Contextual analysis
- G06F8/433—Dependency analysis; Data or control flow analysis
- G06F8/434—Pointers; Aliasing
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Devices For Executing Special Programs (AREA)
Abstract
(57)【要約】
【目的】本発明はフロントエンド部からの中間表現につ
いて構造解析を行う構造解析部，データの有効範囲の解
析等を行うデータフロー解析部，及び静的にメモリデー
タの重なりをチェックする静的メモリデータ解析部及び
最適化処理部を備えるメモリデータの重なり判定機能を
備えたコンパイラ装置に関し，翻訳時のメモリデータの
重なりの判定結果が不明であっても最適化が可能な命令
列を出力することを目的とする。 【構成】静的メモリデータ解析部はデータの重なりチェ
ックによりメモリデータの重なりが不明と判定されたデ
ータの組を入力する動的メモリアドレス比較命令生成部
を設ける。動的メモリアドレス比較命令生成部は，重な
りが不明と判定されたデータ組に対し，該当アドレスの
実行時にアドレスの比較を行う命令を挿入すると共に，
メモリデータが重なる場合のパスと重ならない場合のパ
スの２つのパスの制御に分岐する命令列を生成するよう
構成する。
いて構造解析を行う構造解析部，データの有効範囲の解
析等を行うデータフロー解析部，及び静的にメモリデー
タの重なりをチェックする静的メモリデータ解析部及び
最適化処理部を備えるメモリデータの重なり判定機能を
備えたコンパイラ装置に関し，翻訳時のメモリデータの
重なりの判定結果が不明であっても最適化が可能な命令
列を出力することを目的とする。 【構成】静的メモリデータ解析部はデータの重なりチェ
ックによりメモリデータの重なりが不明と判定されたデ
ータの組を入力する動的メモリアドレス比較命令生成部
を設ける。動的メモリアドレス比較命令生成部は，重な
りが不明と判定されたデータ組に対し，該当アドレスの
実行時にアドレスの比較を行う命令を挿入すると共に，
メモリデータが重なる場合のパスと重ならない場合のパ
スの２つのパスの制御に分岐する命令列を生成するよう
構成する。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はメモリデータの重なり判
定機能を備えたコンパイラ装置に関する。近年のコンピ
ュータシステムは，高速化の要求に伴い，１サイクルで
同時に複数命令を実行できるプロセッサや，ベクトル演
算が可能なマシンが数多く開発されている。それに伴
い，ソースプログラムをコンパイルしてオブジェクトプ
ログラム（目的語プログラム）へ変換する際に，実行時
における計算回数を減らし，より速い処理を可能にする
ための最適化の機能を備えることが要求されている。
定機能を備えたコンパイラ装置に関する。近年のコンピ
ュータシステムは，高速化の要求に伴い，１サイクルで
同時に複数命令を実行できるプロセッサや，ベクトル演
算が可能なマシンが数多く開発されている。それに伴
い，ソースプログラムをコンパイルしてオブジェクトプ
ログラム（目的語プログラム）へ変換する際に，実行時
における計算回数を減らし，より速い処理を可能にする
ための最適化の機能を備えることが要求されている。
【０００２】コンパイラの最適化において，プログラム
上で使用されるデータが実メモリ上と同じものを表して
いるか，異なったものを表しているかを知ることは，最
適化や命令スケジューリングの効果に大きく影響する。
例えば，２つの代入文によりアクセスするデータが重な
り合うデータであることが分かった場合，最初にアクセ
ス動作を行ったら，後で同じデータにアクセスする必要
がないので，後の代入文を削除することにより最適化す
ることができる。
上で使用されるデータが実メモリ上と同じものを表して
いるか，異なったものを表しているかを知ることは，最
適化や命令スケジューリングの効果に大きく影響する。
例えば，２つの代入文によりアクセスするデータが重な
り合うデータであることが分かった場合，最初にアクセ
ス動作を行ったら，後で同じデータにアクセスする必要
がないので，後の代入文を削除することにより最適化す
ることができる。
【０００３】そのため，コンパイラの機能としてメモリ
データの重なりを判定する機能を備えることが要求され
ているが，実際には重なるか重ならないか判定できない
場合が多く，これらの場合，これらのデータ対しては最
適化を行うことができなかった。
データの重なりを判定する機能を備えることが要求され
ているが，実際には重なるか重ならないか判定できない
場合が多く，これらの場合，これらのデータ対しては最
適化を行うことができなかった。
【０００４】
【従来の技術】現在の多くのプログラムでは，データの
アクセスに「ポインタ」や「配列」が一般的に利用され
ている。この「ポインタ」や「配列」で表されたデータ
は，それぞれ実メモリ上にマッピングされているが，異
なる表現で表された複数のデータが実メモリ上で同じメ
モリ領域にある（データの重なりという）か否かの判定
は，従来のコンパイルの方法ではプログラムを静的なメ
モリデータの解析（プログラムの表面的な解析）により
行っている。このようなデータの重なりを検出すること
により，最適化（プログラムの短縮，高速化）を効果的
に実現することができる。
アクセスに「ポインタ」や「配列」が一般的に利用され
ている。この「ポインタ」や「配列」で表されたデータ
は，それぞれ実メモリ上にマッピングされているが，異
なる表現で表された複数のデータが実メモリ上で同じメ
モリ領域にある（データの重なりという）か否かの判定
は，従来のコンパイルの方法ではプログラムを静的なメ
モリデータの解析（プログラムの表面的な解析）により
行っている。このようなデータの重なりを検出すること
により，最適化（プログラムの短縮，高速化）を効果的
に実現することができる。
【０００５】一方，コンパイラの最適化技術の研究によ
り，多くのコンパイラに対してメモリデータの重なりを
判定するための手法を施す研究がされており，その例を
挙げれば，次の〜のような文献がある。
り，多くのコンパイラに対してメモリデータの重なりを
判定するための手法を施す研究がされており，その例を
挙げれば，次の〜のような文献がある。
【０００６】 A.V. エイホ他, 「コンパイラ−原理・
技法」サイエンス社 Susan Horwitz, 他, 「Dependence Analysis for Po
inter Variables 」,１９８９，ＡＣＭ 0-89791-306-X Willam Laudi 他「A Safe Approximate Algorithm f
or Interprocedual Pointer Aliasing」, ＡＣＭ ＳＩ
ＧＰＬＡＮ '92 ＰＬＤＩ しかし，これらの手法は，全てコンパイラの翻訳時に静
的にメモリデータの解析を行ってメモリの重なりを判定
しようとするものである。
技法」サイエンス社 Susan Horwitz, 他, 「Dependence Analysis for Po
inter Variables 」,１９８９，ＡＣＭ 0-89791-306-X Willam Laudi 他「A Safe Approximate Algorithm f
or Interprocedual Pointer Aliasing」, ＡＣＭ ＳＩ
ＧＰＬＡＮ '92 ＰＬＤＩ しかし，これらの手法は，全てコンパイラの翻訳時に静
的にメモリデータの解析を行ってメモリの重なりを判定
しようとするものである。
【０００７】図９は配列についてのメモリデータの重な
りの説明図である。（イ）に示す例では，Ａ（Ｉ），Ａ
（Ｊ）という２つの配列が定義され，次のような式を実
行するソースプログラムがあるとする。
りの説明図である。（イ）に示す例では，Ａ（Ｉ），Ａ
（Ｊ）という２つの配列が定義され，次のような式を実
行するソースプログラムがあるとする。
【０００８】Ｉ＝Ｊ＝１ Ａ（Ｉ）＝ｘ＋ｙ ｘ＝Ａ（Ｊ）＋１ をコンパイルする場合，Ａ（Ｉ）とＡ（Ｊ）は見掛け上
は違うデータを指すが，Ａ（１）＝Ａ（１）であるた
め，実メモリ領域で両者のデータは重なる，と判定でき
る。この場合，Ａ（Ｉ）がロードされると，Ａ（Ｊ）の
ロードは同じデータをロードすることになるため実行す
る必要が無く，コンパイラの最適化において省略の対象
となる。
は違うデータを指すが，Ａ（１）＝Ａ（１）であるた
め，実メモリ領域で両者のデータは重なる，と判定でき
る。この場合，Ａ（Ｉ）がロードされると，Ａ（Ｊ）の
ロードは同じデータをロードすることになるため実行す
る必要が無く，コンパイラの最適化において省略の対象
となる。
【０００９】一方，図９の（ロ）の例は，ループのプロ
グラムであり，ｆ（Ｉ，Ｊ）のファンクションにおい
て，Ａ（Ｉ）＝ｘ＋ｙ，ｚ＝Ａ（Ｊ）＋１の式の演算
を，Ｉ，Ｊの組み合わせに応じて順次ループの処理を繰
り返すものである。この例では，Ｉ＝Ｊ＝１というよう
な条件が定義されてないため，例えばｆ（１，１）の場
合は，Ａ（Ｉ）＝Ａ（Ｊ）となって，メモリ上で両者は
重なるが，ｆ（１，３）の場合は明らかに重なりは生じ
ない。その上，Ｉ，Ｊが引数によって渡されるためＩと
Ｊの値が静的には判定できない。従って，この例では重
なるか重ならないかが判定できず，重なりの判定結果と
しては「不明」となる。同様なことは「ポインタ」につ
いても言える。
グラムであり，ｆ（Ｉ，Ｊ）のファンクションにおい
て，Ａ（Ｉ）＝ｘ＋ｙ，ｚ＝Ａ（Ｊ）＋１の式の演算
を，Ｉ，Ｊの組み合わせに応じて順次ループの処理を繰
り返すものである。この例では，Ｉ＝Ｊ＝１というよう
な条件が定義されてないため，例えばｆ（１，１）の場
合は，Ａ（Ｉ）＝Ａ（Ｊ）となって，メモリ上で両者は
重なるが，ｆ（１，３）の場合は明らかに重なりは生じ
ない。その上，Ｉ，Ｊが引数によって渡されるためＩと
Ｊの値が静的には判定できない。従って，この例では重
なるか重ならないかが判定できず，重なりの判定結果と
しては「不明」となる。同様なことは「ポインタ」につ
いても言える。
【００１０】次に，図３に示すプログラムの例を参照す
ると，これはＣ言語のプログラムであり，最初の２行は
宣言であり，関数ｆ（x,y,z)の型（voidは型が無いこと
を表す) と，与えられる＊ｘ，＊ｙ，＊ｚ（各アドレ
ス）のデータの型が宣言される。この後の２行も宣言で
あり，最初に各変数＊ａ，＊ｂ，＊ｃ，＊ｄ（各アドレ
ス）が宣言され，その後に特定のデータ（lastという名
前) の内容（図示省略されているが，例えば数値）が設
定されている。その後に，変数ａ，ｂ，ｃ，ｄについ
て，それぞれｘ，ｙ，ｚと関係付けられた式が格納され
ている。続いて，「ｗｈｉｌｅ（ａ＜ｂ）・・・・」と
いう式によるループ動作を表す文が設定されている。
ると，これはＣ言語のプログラムであり，最初の２行は
宣言であり，関数ｆ（x,y,z)の型（voidは型が無いこと
を表す) と，与えられる＊ｘ，＊ｙ，＊ｚ（各アドレ
ス）のデータの型が宣言される。この後の２行も宣言で
あり，最初に各変数＊ａ，＊ｂ，＊ｃ，＊ｄ（各アドレ
ス）が宣言され，その後に特定のデータ（lastという名
前) の内容（図示省略されているが，例えば数値）が設
定されている。その後に，変数ａ，ｂ，ｃ，ｄについ
て，それぞれｘ，ｙ，ｚと関係付けられた式が格納され
ている。続いて，「ｗｈｉｌｅ（ａ＜ｂ）・・・・」と
いう式によるループ動作を表す文が設定されている。
【００１１】このプログラムの場合，例えば変数ａと変
数ｃが，同じメモリ上のデータであるか否かは判定でき
ない。何故なら，変数ａ，変数ｃ等は引数によって与え
られるので，この関数ｆを呼び出している方の引数等の
情報は，コンパイラには何も分からないからである。
数ｃが，同じメモリ上のデータであるか否かは判定でき
ない。何故なら，変数ａ，変数ｃ等は引数によって与え
られるので，この関数ｆを呼び出している方の引数等の
情報は，コンパイラには何も分からないからである。
【００１２】なお，ソースプログラムに翻訳指示文等で
プログラムの作成者が，コンパイラに対してメモリデー
タの重なりの有無を指示し，それによってコンパイラの
最適化を行うという手法（例えば，FUJITSU FORTRAN 77
EX/VP)もあるが，これは判定をプログラマに委ねている
ことになり, 自動的に判定できない。
プログラムの作成者が，コンパイラに対してメモリデー
タの重なりの有無を指示し，それによってコンパイラの
最適化を行うという手法（例えば，FUJITSU FORTRAN 77
EX/VP)もあるが，これは判定をプログラマに委ねている
ことになり, 自動的に判定できない。
【００１３】
【発明が解決しようとする課題】上記したように，従来
の翻訳時にのみメモリの重なりの判定をする方法では，
重なりを判定できない場合がある。その場合，静的なメ
モリデータ解析の結果として重なりが「不明」であると
され，そのようなデータについては共通化や，命令順序
の変更の対象とすることができないため最適化効率を阻
害してしまうという問題があった。
の翻訳時にのみメモリの重なりの判定をする方法では，
重なりを判定できない場合がある。その場合，静的なメ
モリデータ解析の結果として重なりが「不明」であると
され，そのようなデータについては共通化や，命令順序
の変更の対象とすることができないため最適化効率を阻
害してしまうという問題があった。
【００１４】本発明は翻訳時のメモリデータの重なりの
判定結果が不明であっても最適な命令列を出力すること
ができるメモリデータの重なり判定機能を備えたコンパ
イラ装置を提供することを目的とする。
判定結果が不明であっても最適な命令列を出力すること
ができるメモリデータの重なり判定機能を備えたコンパ
イラ装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】図１は本発明の原理構成
図である。図１において，１は入力されるソースプログ
ラムに対応する中間表現を出力するフロントエンド部，
２はプログラムの構造を解析しループ構造の認識を行う
構造解析部，３は各データの有効範囲の解析を行うデー
タフロー解析部，４は静的なメモリデータの重なりを検
査する静的メモリデータ解析部であり，他の各部と独立
して設けられ，最適化処理部における各種最適化や，命
令スケジューリング部等から必要な時点で，２つのメモ
リデータを与えることにより呼び出されて，解析結果と
して「一致」，「不一致」，「不明」を返却する。
図である。図１において，１は入力されるソースプログ
ラムに対応する中間表現を出力するフロントエンド部，
２はプログラムの構造を解析しループ構造の認識を行う
構造解析部，３は各データの有効範囲の解析を行うデー
タフロー解析部，４は静的なメモリデータの重なりを検
査する静的メモリデータ解析部であり，他の各部と独立
して設けられ，最適化処理部における各種最適化や，命
令スケジューリング部等から必要な時点で，２つのメモ
リデータを与えることにより呼び出されて，解析結果と
して「一致」，「不一致」，「不明」を返却する。
【００１６】５は本発明により新たに設けられた動的メ
モリアドレス比較命令生成部，６は最適化処理部，７は
命令スケジューリング部である。８はコンパイラスイッ
チ（ＳＷで表示）であり，前記動的メモリアドレス比較
命令生成部５の機能を作動させる（オン状態）か否（オ
フ状態）かを切り換える。このコンパイラスイッチ８
は，翻訳時やオプション等でオン／オフが設定される。
モリアドレス比較命令生成部，６は最適化処理部，７は
命令スケジューリング部である。８はコンパイラスイッ
チ（ＳＷで表示）であり，前記動的メモリアドレス比較
命令生成部５の機能を作動させる（オン状態）か否（オ
フ状態）かを切り換える。このコンパイラスイッチ８
は，翻訳時やオプション等でオン／オフが設定される。
【００１７】図１において，１〜４及び６，７の各部は
従来のコンパイラ装置が備えた手段であり，命令スケジ
ューリング部７はコンパイラ装置によっては備えていな
い場合がある。
従来のコンパイラ装置が備えた手段であり，命令スケジ
ューリング部７はコンパイラ装置によっては備えていな
い場合がある。
【００１８】本発明は翻訳時のメモリデータの重なりの
判定結果を利用し，この判定が「不明」であったメモリ
データの重なりについて，プログラムの実行時に判定す
るための比較命令を出し，重なる場合のコードと，重な
らない場合のコードの両方を出力することによりできる
だけ最適な命令列を出力するものである。
判定結果を利用し，この判定が「不明」であったメモリ
データの重なりについて，プログラムの実行時に判定す
るための比較命令を出し，重なる場合のコードと，重な
らない場合のコードの両方を出力することによりできる
だけ最適な命令列を出力するものである。
【００１９】
【作用】図１において，コンバイルの対象となるプログ
ラムがフロントエンド部１によって中間表現に変換され
る。このフロントエンド部１の中間表現に対し構造解析
部２において，ループを構成するプログラム単位を識別
する。次にデータフロー解析部３は各データの有効範囲
等の解析を行い，上記の構造解析部２で識別したループ
単位のデータ構造について，ループ内で値が不変のデー
タか，ループ内で規則的に変化するデータかを解析す
る。コンパイラスイッチ８がオンの時は，解析された情
報は静的メモリデータ解析部４に供給される。一方，最
適化処理部６（またはや命令スケジューリング部７）か
らは，最適化の対象となるメモリデータの組について重
なるか否かを識別するために静的メモリデータ解析部４
が呼び出されて解析が実行され，それらのメモリデータ
の組についての判定を行う。
ラムがフロントエンド部１によって中間表現に変換され
る。このフロントエンド部１の中間表現に対し構造解析
部２において，ループを構成するプログラム単位を識別
する。次にデータフロー解析部３は各データの有効範囲
等の解析を行い，上記の構造解析部２で識別したループ
単位のデータ構造について，ループ内で値が不変のデー
タか，ループ内で規則的に変化するデータかを解析す
る。コンパイラスイッチ８がオンの時は，解析された情
報は静的メモリデータ解析部４に供給される。一方，最
適化処理部６（またはや命令スケジューリング部７）か
らは，最適化の対象となるメモリデータの組について重
なるか否かを識別するために静的メモリデータ解析部４
が呼び出されて解析が実行され，それらのメモリデータ
の組についての判定を行う。
【００２０】この静的メモリデータ解析部４は，メモリ
データの組の重なりについて「一致」，「不一致」及び
「不明」の何れに該当するかの判定を行って，各データ
の組に対して「一致」，「不一致」または「不明」を表
す情報を付与する。この判定結果は，データフロー解析
部３を介して動的メモリアドレス比較命令生成部５に供
給される。
データの組の重なりについて「一致」，「不一致」及び
「不明」の何れに該当するかの判定を行って，各データ
の組に対して「一致」，「不一致」または「不明」を表
す情報を付与する。この判定結果は，データフロー解析
部３を介して動的メモリアドレス比較命令生成部５に供
給される。
【００２１】動的メモリアドレス比較命令生成部５は，
ここで静的メモリデータ解析部４で「不明」が付与され
たデータの組に対して，これらが重なるかどうかの判定
を実行させる中間テキスト（プログラム）を生成し，さ
らにその判定結果が重なる場合と重ならない場合のそれ
ぞれに対して実行されるオリジナルのコード（プログラ
ム）を生成する。この時，重なる場合のパスにはこれら
のデータの重なり判定結果の情報を「不明」から「一
致」に変更する。また重ならない場合のパスには，これ
らのデータ組に付与された判定結果の情報を「不明」か
ら「不一致」に変更する。
ここで静的メモリデータ解析部４で「不明」が付与され
たデータの組に対して，これらが重なるかどうかの判定
を実行させる中間テキスト（プログラム）を生成し，さ
らにその判定結果が重なる場合と重ならない場合のそれ
ぞれに対して実行されるオリジナルのコード（プログラ
ム）を生成する。この時，重なる場合のパスにはこれら
のデータの重なり判定結果の情報を「不明」から「一
致」に変更する。また重ならない場合のパスには，これ
らのデータ組に付与された判定結果の情報を「不明」か
ら「不一致」に変更する。
【００２２】動的メモリアドレス比較命令生成部５によ
り命令列が出力されると，最適化処理部６は，要求され
た各項目の最適化を行い，データが重なる場合の命令列
の最適化においては，データに付与された「一致」とい
う情報を利用し，また重ならない場合の命令列の最適化
においては，データに付与された「不一致」という情報
を利用する。命令スケジューリング部７においても，こ
れらの「一致」，「不一致」を用いてスケジューリング
を実行する。このように「一致」，「不一致」のデータ
の組だけを用い，「不明」が付与されないことにより最
適化処理部６及び命令スケジューリング部７における，
最適化及び命令スケジューリングの効果を向上すること
ができる。
り命令列が出力されると，最適化処理部６は，要求され
た各項目の最適化を行い，データが重なる場合の命令列
の最適化においては，データに付与された「一致」とい
う情報を利用し，また重ならない場合の命令列の最適化
においては，データに付与された「不一致」という情報
を利用する。命令スケジューリング部７においても，こ
れらの「一致」，「不一致」を用いてスケジューリング
を実行する。このように「一致」，「不一致」のデータ
の組だけを用い，「不明」が付与されないことにより最
適化処理部６及び命令スケジューリング部７における，
最適化及び命令スケジューリングの効果を向上すること
ができる。
【００２３】コンパイラスイッチ８がオフの時は，デー
タフロー解析部３における解析動作の後，最適化処理部
６に処理が移り，従来からあるコンパイラと同様の処理
を行う。
タフロー解析部３における解析動作の後，最適化処理部
６に処理が移り，従来からあるコンパイラと同様の処理
を行う。
【００２４】
【実施例】図２は実施例の処理フローである。最適化
は，あるまとまり（ループ単位，プログラム単位等）毎
に行われるが，ループ内を最適化することにより一般的
に大きな効果を期待することができるので，図２はルー
プ単位に本発明によるデータの重なりの最適化を適用し
た実施例である。
は，あるまとまり（ループ単位，プログラム単位等）毎
に行われるが，ループ内を最適化することにより一般的
に大きな効果を期待することができるので，図２はルー
プ単位に本発明によるデータの重なりの最適化を適用し
た実施例である。
【００２５】図２において，２０は構造解析処理，２１
はデータフロー解析処理，２２はループ対応処理，２３
は静的メモリデータの解析処理，２４は動的メモリアド
レス比較命令生成・ループ複写の処理，２５はループ対
応処理，２６は最適化処理，２７は命令スケジューリン
グ，２８は上記の動的メモリアドレス比較命令生成・ル
ープ複写の処理２４の処理の繰り返しを制御する処理ル
ープ制御部である。この中の，各処理２０，２１，２
６，２７の各処理はそれぞれ上記図１の２，３，６，７
に対応し，従来のコンパイラ装置が備える各機能であ
る。２８は２４の処理の繰り返しを制御する処理ループ
制御部である。
はデータフロー解析処理，２２はループ対応処理，２３
は静的メモリデータの解析処理，２４は動的メモリアド
レス比較命令生成・ループ複写の処理，２５はループ対
応処理，２６は最適化処理，２７は命令スケジューリン
グ，２８は上記の動的メモリアドレス比較命令生成・ル
ープ複写の処理２４の処理の繰り返しを制御する処理ル
ープ制御部である。この中の，各処理２０，２１，２
６，２７の各処理はそれぞれ上記図１の２，３，６，７
に対応し，従来のコンパイラ装置が備える各機能であ
る。２８は２４の処理の繰り返しを制御する処理ループ
制御部である。
【００２６】図２の構造解析処理２０において，コンパ
イラは処理する中間表現の量によって，対象となるルー
プのオブジェクトサイズ，翻訳時間を見積もることがで
きる。そして，見積もられた値を変数として格納するこ
とによって処理ループ制御部２８に渡される。
イラは処理する中間表現の量によって，対象となるルー
プのオブジェクトサイズ，翻訳時間を見積もることがで
きる。そして，見積もられた値を変数として格納するこ
とによって処理ループ制御部２８に渡される。
【００２７】図２の動的メモリアドレス比較命令生成・
ループ複写の処理２４は本発明の特徴とする機能であ
り，その機能は２４ａ，２４ｂの２つの処理により構成
され，２４ａは対象となるループの発見と条件分岐挿入
の準備処理，２４ｂは制御フローの構築とループの複写
処理である。
ループ複写の処理２４は本発明の特徴とする機能であ
り，その機能は２４ａ，２４ｂの２つの処理により構成
され，２４ａは対象となるループの発見と条件分岐挿入
の準備処理，２４ｂは制御フローの構築とループの複写
処理である。
【００２８】この実施例では，上記に引用した図３に示
すプログラムの具体例を対象として説明する。この図３
のプログラムは上記したように条件式（ｗｈｉｌｅ以下
の式）によりループが動作が行われる。
すプログラムの具体例を対象として説明する。この図３
のプログラムは上記したように条件式（ｗｈｉｌｅ以下
の式）によりループが動作が行われる。
【００２９】図２の動作を説明すると，構造解析処理２
０においてフロントエンドからの中間表現（中間言語プ
ログラム）についてループ構造を含む構造解析か行われ
る。この解析によりループを持つプログラムのデータが
解析されると，ループ情報が獲得されて，メモリ（図示
せず）に格納される。
０においてフロントエンドからの中間表現（中間言語プ
ログラム）についてループ構造を含む構造解析か行われ
る。この解析によりループを持つプログラムのデータが
解析されると，ループ情報が獲得されて，メモリ（図示
せず）に格納される。
【００３０】次に，データフロー解析処理２１におい
て，ループ内で不変（値が変わらない）なデータと，ル
ープ内で規則正しく増減するデータを識別する。図３に
示すプログラムの例では，次のように識別される。
て，ループ内で不変（値が変わらない）なデータと，ル
ープ内で規則正しく増減するデータを識別する。図３に
示すプログラムの例では，次のように識別される。
【００３１】ループ内で不変なもの・・・ｂのアドレ
ス及びｄのアドレス ループ内で規則正しく増減するもの・・・ａのアドレ
ス及びｃのアドレス（この例では，ループの回転毎に４
ずつ増加する） 次にループ対応処理２２によりループを検出すると，各
ループ毎に２３，２４の処理を起動する。静的メモリデ
ータの解析処理２３は静的メモリデータの重なり判定を
行い，重なりが「不明」であると判定されたメモリデー
タの組合わせを検出する。図３のプログラムの例では，
「不明」のメモリデータの組合わせは，次の通りであ
る。
ス及びｄのアドレス ループ内で規則正しく増減するもの・・・ａのアドレ
ス及びｃのアドレス（この例では，ループの回転毎に４
ずつ増加する） 次にループ対応処理２２によりループを検出すると，各
ループ毎に２３，２４の処理を起動する。静的メモリデ
ータの解析処理２３は静的メモリデータの重なり判定を
行い，重なりが「不明」であると判定されたメモリデー
タの組合わせを検出する。図３のプログラムの例では，
「不明」のメモリデータの組合わせは，次の通りであ
る。
【００３２】(1) （ａ，ｃ）の組 (2) （ａ，ｄ）の組 (3) （ｃ，ｄ）の組 上記の構造解析処理２０，データフロー解析処理２１，
及びループ毎に実行される静的メモリデータ解析処理２
３により，ループ情報のデータが得られる。
及びループ毎に実行される静的メモリデータ解析処理２
３により，ループ情報のデータが得られる。
【００３３】図４にループ情報のデータ構造を示す。図
４において，最初の〜は構造解析処理２０により得
られ，は外側のループを表す情報，は内側のループ
リスト，はループを構成する基本ブロックの先頭であ
る。次のはデータフロー解析処理２１により得られ，
ループ内で規則正しく値が増減するもののリストであ
る。
４において，最初の〜は構造解析処理２０により得
られ，は外側のループを表す情報，は内側のループ
リスト，はループを構成する基本ブロックの先頭であ
る。次のはデータフロー解析処理２１により得られ，
ループ内で規則正しく値が増減するもののリストであ
る。
【００３４】次のは，静的メモリデータ解析処理２３
により得られ，メモリデータの組に対する静的メモリの
重なり判定の結果リスト（メモリの重なりリストとい
う）を表す。次のにはループの回転数を示すものへの
ポインタである。このループの回転数は，実行時（コン
パイルの終了後に実行した時）にしか分からないが，ル
ープの開始前に計算可能である。なぜなら，ループの回
転数を制御する変数の値がループ内で規則正しく，動く
ことが分かっているからである。このことは，構造解析
処理２０とデータフロー解析処理２１におけるループ構
造の解析により判定できる。従って，必要ならば，実行
前にループ回転数を計算するための命令を出力すること
ができる。また，はその他の本発明には直接関係ない
情報を表す。
により得られ，メモリデータの組に対する静的メモリの
重なり判定の結果リスト（メモリの重なりリストとい
う）を表す。次のにはループの回転数を示すものへの
ポインタである。このループの回転数は，実行時（コン
パイルの終了後に実行した時）にしか分からないが，ル
ープの開始前に計算可能である。なぜなら，ループの回
転数を制御する変数の値がループ内で規則正しく，動く
ことが分かっているからである。このことは，構造解析
処理２０とデータフロー解析処理２１におけるループ構
造の解析により判定できる。従って，必要ならば，実行
前にループ回転数を計算するための命令を出力すること
ができる。また，はその他の本発明には直接関係ない
情報を表す。
【００３５】図２において，ループ毎に実行される静的
メモリデータ解析処理２３に続いて，動的メモリアドレ
ス比較命令生成・ループ複写の処理２４が起動される。
この動的メモリアドレス比較命令生成・ループ複写の処
理２４では，対象となるループの発見と条件分岐挿入の
準備処理２４ａが実行され，続いて制御フローの構築と
ループの複写処理２４ｂが実行され，各処理の内容は図
５，図７を用いて説明する。
メモリデータ解析処理２３に続いて，動的メモリアドレ
ス比較命令生成・ループ複写の処理２４が起動される。
この動的メモリアドレス比較命令生成・ループ複写の処
理２４では，対象となるループの発見と条件分岐挿入の
準備処理２４ａが実行され，続いて制御フローの構築と
ループの複写処理２４ｂが実行され，各処理の内容は図
５，図７を用いて説明する。
【００３６】図５はループの発見と条件分岐挿入の準備
処理（図２の２４ａ）の詳細な処理フロー図である。図
５の処理は上記図４のデータ構造を持つループ情報が入
力されて実行され，静的メモリデータ重なりリスト（図
４の）の要素が存在する回数だけループを行い（図５
のＳ１），データ組について静的メモリデータ重なり判
定の結果が「不明」であるか判定し（同Ｓ２），「不
明」でないものは対象とせず，「不明」である場合は，
そのデータ組の少なくとも一方がストア（対象プログラ
ムの動作によりメモリ上に格納）されるか判定する（同
Ｓ３）。
処理（図２の２４ａ）の詳細な処理フロー図である。図
５の処理は上記図４のデータ構造を持つループ情報が入
力されて実行され，静的メモリデータ重なりリスト（図
４の）の要素が存在する回数だけループを行い（図５
のＳ１），データ組について静的メモリデータ重なり判
定の結果が「不明」であるか判定し（同Ｓ２），「不
明」でないものは対象とせず，「不明」である場合は，
そのデータ組の少なくとも一方がストア（対象プログラ
ムの動作によりメモリ上に格納）されるか判定する（同
Ｓ３）。
【００３７】この判定でノーの場合（何れもストアされ
ない場合）は対象とせず，ストアされる場合は「不明」
の変数のアドレスが不変または規則正しく変化するか判
別する（同Ｓ４）。この何れにも該当しないとそのデー
タについては，対象とせず，該当する場合は条件分岐挿
入の準備のため，上記Ｓ２〜Ｓ４の条件を満たす（イエ
スとなる場合），変数の組を重なり不明リストに登録し
（同Ｓ５），次のデータについて同様の処理が繰り返さ
れる。
ない場合）は対象とせず，ストアされる場合は「不明」
の変数のアドレスが不変または規則正しく変化するか判
別する（同Ｓ４）。この何れにも該当しないとそのデー
タについては，対象とせず，該当する場合は条件分岐挿
入の準備のため，上記Ｓ２〜Ｓ４の条件を満たす（イエ
スとなる場合），変数の組を重なり不明リストに登録し
（同Ｓ５），次のデータについて同様の処理が繰り返さ
れる。
【００３８】図５のステップＳ４の後に更に，ループの
回転数が翻訳時に分かる場合，その回転数や，メモリの
重なり状態が，「不明」から「一致」または「不一致」
となることによる最適化の効果の予想または見積もりに
よって，この展開が効果があるか否かの判断を付加する
ことができる。その場合，判断を行った結果を処理ルー
プ制御部２８に対し変数等で渡すことによってループの
展開数を制御することができる。なお，最適化の見積も
りは，どのような最適化が適用されるかということがコ
ンパイラに予め設定されているので，消える命令・ルー
プ外に移動する命令の数を見積もることにより可能とな
る。
回転数が翻訳時に分かる場合，その回転数や，メモリの
重なり状態が，「不明」から「一致」または「不一致」
となることによる最適化の効果の予想または見積もりに
よって，この展開が効果があるか否かの判断を付加する
ことができる。その場合，判断を行った結果を処理ルー
プ制御部２８に対し変数等で渡すことによってループの
展開数を制御することができる。なお，最適化の見積も
りは，どのような最適化が適用されるかということがコ
ンパイラに予め設定されているので，消える命令・ルー
プ外に移動する命令の数を見積もることにより可能とな
る。
【００３９】上記図３のプログラムの例では，重なりが
「不明」であると判定されたメモリデータの組合わせで
ある上記(1) 〜(3) の中で，重なり不明リストに登録さ
れるデータの組は，（ａ，ｃ），及び（ｃ，ｄ）であ
り，その内容が図６に示す重なり不明リストの例として
示されている。
「不明」であると判定されたメモリデータの組合わせで
ある上記(1) 〜(3) の中で，重なり不明リストに登録さ
れるデータの組は，（ａ，ｃ），及び（ｃ，ｄ）であ
り，その内容が図６に示す重なり不明リストの例として
示されている。
【００４０】図６の場合，６０，６１は変数の組情報が
格納された領域であり，６２〜６４は各変数に関する情
報が格納された領域であり，変数名とアドレスが変化す
る範囲が格納されている。変数の組情報６０には変数情
報１と変数情報２に対応する変数（変数名ａ，変数名
ｂ）の情報が格納された領域６２，６３のアドレス（ポ
インタ），及び静的重なり判定結果が「不明」という表
示が格納されている。同様に，他の組情報６１には変数
情報１と変数情報２に対応する変数（変数名ｃと変数名
ｄ）の情報が格納された領域６３，６４のアドレス（ポ
インタ）が格納されている。変数情報６２，６３の変数
ａ，変数ｂは，初期値のアドレス下限とプログラムのル
ープ回数（count で表す) に対応して変化するアドレス
上限が格納され，変数情報６４の変数ｄはアドレス下限
と上限がループの回転に対し変化せず一定（ｄ＋０）で
ある。
格納された領域であり，６２〜６４は各変数に関する情
報が格納された領域であり，変数名とアドレスが変化す
る範囲が格納されている。変数の組情報６０には変数情
報１と変数情報２に対応する変数（変数名ａ，変数名
ｂ）の情報が格納された領域６２，６３のアドレス（ポ
インタ），及び静的重なり判定結果が「不明」という表
示が格納されている。同様に，他の組情報６１には変数
情報１と変数情報２に対応する変数（変数名ｃと変数名
ｄ）の情報が格納された領域６３，６４のアドレス（ポ
インタ）が格納されている。変数情報６２，６３の変数
ａ，変数ｂは，初期値のアドレス下限とプログラムのル
ープ回数（count で表す) に対応して変化するアドレス
上限が格納され，変数情報６４の変数ｄはアドレス下限
と上限がループの回転に対し変化せず一定（ｄ＋０）で
ある。
【００４１】図７は制御フローの構築とループの複写
（図２の２４ｂ）の処理フローである。図７の処理は上
記の図５の処理で作成した重なり不明リスト（図６）の
入力に対して実行され，出力としてループの複写を行っ
た中間表現を作成する。
（図２の２４ｂ）の処理フローである。図７の処理は上
記の図５の処理で作成した重なり不明リスト（図６）の
入力に対して実行され，出力としてループの複写を行っ
た中間表現を作成する。
【００４２】最初にループを展開する数Ｎを決定する
（図７のＳ１）。次に重なり不明リスト（図６）をＮ個
分複写して，それぞれリスト・配列に格納して，ループ
展開用リストを作成する（図７のＳ２）。一般に，ルー
プの展開数は，リストの要素数がＫ個あった時，考えら
れる条件の組み合わせ総数は２K 個となるが，後述する
優先順位方式等の他の方式を採用することもできる。
（図７のＳ１）。次に重なり不明リスト（図６）をＮ個
分複写して，それぞれリスト・配列に格納して，ループ
展開用リストを作成する（図７のＳ２）。一般に，ルー
プの展開数は，リストの要素数がＫ個あった時，考えら
れる条件の組み合わせ総数は２K 個となるが，後述する
優先順位方式等の他の方式を採用することもできる。
【００４３】次にループ展開用リストの各要素の「不
明」であった部分をそれぞれの条件に合わせて，書き換
える。上記ステップＳ２において作成されたループ展開
リストの例を図８に示す。これは図３のプログラムに対
して得られた重なり不明リスト（図６）について作成さ
れたループ展開リストである。この内容を説明すると，
図６に示すように重なり不明の変数の組み合わせは，ａ
・ｃの組とｃ・ｄの組の２組であるから，２組の変数が
一致するか一致しない（不一致）かの組み合わせは２2
＝４つである。すなわち，「不一致」・「不一致」，
「不一致」・「一致」，「一致」・「不一致」及び「一
致」・「一致」の４つである。
明」であった部分をそれぞれの条件に合わせて，書き換
える。上記ステップＳ２において作成されたループ展開
リストの例を図８に示す。これは図３のプログラムに対
して得られた重なり不明リスト（図６）について作成さ
れたループ展開リストである。この内容を説明すると，
図６に示すように重なり不明の変数の組み合わせは，ａ
・ｃの組とｃ・ｄの組の２組であるから，２組の変数が
一致するか一致しない（不一致）かの組み合わせは２2
＝４つである。すなわち，「不一致」・「不一致」，
「不一致」・「一致」，「一致」・「不一致」及び「一
致」・「一致」の４つである。
【００４４】この各組み合わせが図８に示すループ展開
リストであり，８０は各組み合わせを示すループ展開１
〜ループ展開４が表示され，８１〜８８は各ループ展開
に対応してそれぞれの場合の，第１の組（ａ，ｃ）の変
数情報１（ａ），変数情報２（ｃ）と一致または不一致
の表示と，これに組み合わされた第２の組（ｃ，ｄ）の
変数情報１（ｃ），変数情報２（ｄ）と一致または不一
致の表示が設定されている。
リストであり，８０は各組み合わせを示すループ展開１
〜ループ展開４が表示され，８１〜８８は各ループ展開
に対応してそれぞれの場合の，第１の組（ａ，ｃ）の変
数情報１（ａ），変数情報２（ｃ）と一致または不一致
の表示と，これに組み合わされた第２の組（ｃ，ｄ）の
変数情報１（ｃ），変数情報２（ｄ）と一致または不一
致の表示が設定されている。
【００４５】このようなループ展開リストの各要素に対
してＳ４〜Ｓ６の処理が繰り返される（図７のＳ３）。
すなわち，ループ展開リストの各要素の判定部分に従っ
て，判定部分を検査（「一致」，「不一致」の検査）す
るというような条件判定を行う中間テキストを挿入する
（図７のＳ４）。続いて，各条件（一致，不一致）の後
にループの展開を行う。ループの展開は，一般のコンパ
イラと同じ方法で行うことができ，図４に示すようなデ
ータ構造を持つループ情報をはじめとするループに関す
る情報を複写し（図７のＳ５），ループ情報により関係
付けられているメモリの重なりリスト（図４の）のう
ち，この条件に当てはまるもののデータを「不明」から
「一致」または「不一致」に変更する（図７のＳ６）。
してＳ４〜Ｓ６の処理が繰り返される（図７のＳ３）。
すなわち，ループ展開リストの各要素の判定部分に従っ
て，判定部分を検査（「一致」，「不一致」の検査）す
るというような条件判定を行う中間テキストを挿入する
（図７のＳ４）。続いて，各条件（一致，不一致）の後
にループの展開を行う。ループの展開は，一般のコンパ
イラと同じ方法で行うことができ，図４に示すようなデ
ータ構造を持つループ情報をはじめとするループに関す
る情報を複写し（図７のＳ５），ループ情報により関係
付けられているメモリの重なりリスト（図４の）のう
ち，この条件に当てはまるもののデータを「不明」から
「一致」または「不一致」に変更する（図７のＳ６）。
【００４６】条件判定のための，中間テキストの出力方
法を以下に説明する。条件判定は，そのデータのループ
内での振る舞いによって出力される命令（中間テキスト
列）が異なる。一般に，変数ａ，変数ｂのアドレスの重
なり判定を例にとると，以下の場合が考えられる。この
ような，展開は実際の「ＩＦ」文等の展開と同じ手法を
用いて作成することができる。各場合について分けて中
間テキストの作成例を示す。
法を以下に説明する。条件判定は，そのデータのループ
内での振る舞いによって出力される命令（中間テキスト
列）が異なる。一般に，変数ａ，変数ｂのアドレスの重
なり判定を例にとると，以下の場合が考えられる。この
ような，展開は実際の「ＩＦ」文等の展開と同じ手法を
用いて作成することができる。各場合について分けて中
間テキストの作成例を示す。
【００４７】(1) 両方とも規則正しい増減をするが，そ
の増減値が異なる場合。これは一般的であり，後の(2),
(3) の２つの場合は，特殊な場合である。このような場
合，片方のアドレスの上限が，他方のアドレスの下限よ
りも小さいことを判定すればよい。この場合の条件判定
式は次のようになる。
の増減値が異なる場合。これは一般的であり，後の(2),
(3) の２つの場合は，特殊な場合である。このような場
合，片方のアドレスの上限が，他方のアドレスの下限よ
りも小さいことを判定すればよい。この場合の条件判定
式は次のようになる。
【００４８】 Condition ＝Low Address(a)＞ High Address(b) OR Condition ＝Low Address(b)＞ High Address(a) (2) ａ，ｂがループでない共に不変，または共に同じよ
うに増減する変数の場合。このような場合は，最初のア
ドレスのみ比較すれば良いので，次の条件判定を行えば
よい。
うに増減する変数の場合。このような場合は，最初のア
ドレスのみ比較すれば良いので，次の条件判定を行えば
よい。
【００４９】 Condition ＝Low Address(a)＜＞ High Address(b) (3) 片方が不変で，片方が規則正しく増減する場合。こ
の場合，不変のアドレスが移動するものの範囲にあるか
どうかを調べればよいので，次の条件判定式となる。
の場合，不変のアドレスが移動するものの範囲にあるか
どうかを調べればよいので，次の条件判定式となる。
【００５０】 Condition ＝LowAddress(a) ＞ HighAddress(b) OR Condition ＝LowAddress(a) ＜ HighAddress(b) ループ展開の他の実施例 上記した例では，全ての場合の数分だけ，ループを展開
する方式をとったが，翻訳時間や生成されるオブジェク
トの大きさ等を考慮して以下の方式を用いることができ
る。
する方式をとったが，翻訳時間や生成されるオブジェク
トの大きさ等を考慮して以下の方式を用いることができ
る。
【００５１】リストの要素を優先順に並び変えてお
き，条件を１つずつ緩くしていくような展開にする（優
先順位方式という）。ループの展開・複写数は，要素＋
１個になる。
き，条件を１つずつ緩くしていくような展開にする（優
先順位方式という）。ループの展開・複写数は，要素＋
１個になる。
【００５２】組み合わせの幾つかを選択して，それに
対して全ての組合せについてループの展開・複写を行
う。 組み合わせの幾つかを選択して，それに対して優先順
位方式を実行する。
対して全ての組合せについてループの展開・複写を行
う。 組み合わせの幾つかを選択して，それに対して優先順
位方式を実行する。
【００５３】これらは，翻訳時オプションまたは，構造
解析処理２０で見積もられたデータによって各処理ルー
プ制御部２８で切り分けられることが可能である。次に
ユーザ指定の実際の重なり状態が異なる場合について説
明する。この場合は，警告メッセージを出力するよう構
成するが，これは，最適化の観点からは必ずしも設ける
必要がない。ユーザが，「重ならない」と宣言した変数
の組は，翻訳時に印をつけることにより識別できる。こ
の機能を実現する場合は，この変数の組に対して，上記
で示したのと同様に条件を展開し，ユーザ指定と異なる
フローには，警告メッセージを出力させるようにする。
実行時に警告メッセージを出力するルーチンは，コンパ
イラに備わっているのでそれを利用する。
解析処理２０で見積もられたデータによって各処理ルー
プ制御部２８で切り分けられることが可能である。次に
ユーザ指定の実際の重なり状態が異なる場合について説
明する。この場合は，警告メッセージを出力するよう構
成するが，これは，最適化の観点からは必ずしも設ける
必要がない。ユーザが，「重ならない」と宣言した変数
の組は，翻訳時に印をつけることにより識別できる。こ
の機能を実現する場合は，この変数の組に対して，上記
で示したのと同様に条件を展開し，ユーザ指定と異なる
フローには，警告メッセージを出力させるようにする。
実行時に警告メッセージを出力するルーチンは，コンパ
イラに備わっているのでそれを利用する。
【００５４】上記図３のプログラムの場合，従来の方式
によると，２つのデータｃ，ｄの重なりは不明なので，
＊ｄ（ｄのアドレス）はループ内で不変であるいう判断
ができなかったため，＊ｄの値はループの毎回の回転毎
にメモリからロードする必要があった。しかし, 本発明
によれば，もし（ｃ，ｄ）が重ならない場合は，（ｃ，
ｄ）は「不一致」というルートを通ることにより，この
ルート内の最適化のループ処理では，＊ｄはループ内定
数として認識されるので，＊ｄのロードがループの外に
出されて，最適化を実現できる。また，＊ｃのストアに
関しても同様の効果を上げる。
によると，２つのデータｃ，ｄの重なりは不明なので，
＊ｄ（ｄのアドレス）はループ内で不変であるいう判断
ができなかったため，＊ｄの値はループの毎回の回転毎
にメモリからロードする必要があった。しかし, 本発明
によれば，もし（ｃ，ｄ）が重ならない場合は，（ｃ，
ｄ）は「不一致」というルートを通ることにより，この
ルート内の最適化のループ処理では，＊ｄはループ内定
数として認識されるので，＊ｄのロードがループの外に
出されて，最適化を実現できる。また，＊ｃのストアに
関しても同様の効果を上げる。
【００５５】
【発明の効果】本発明によれば従来の技術では重なりが
不明とされていて最適化の対象にならなかったメモリデ
ータに対し，比較命令を生成して「一致」及び「不一
致」の各場合のルートを作成することにより，「一致」
の場合及び「不一致」の場合にも最適化のループ処理で
ループの外に出す等が可能となり，最適化及び命令スケ
ジューリングの効率を向上することができる。
不明とされていて最適化の対象にならなかったメモリデ
ータに対し，比較命令を生成して「一致」及び「不一
致」の各場合のルートを作成することにより，「一致」
の場合及び「不一致」の場合にも最適化のループ処理で
ループの外に出す等が可能となり，最適化及び命令スケ
ジューリングの効率を向上することができる。
【図１】本発明の原理構成図である。
【図２】実施例の処理フロー図である。
【図３】対象となるプログラムの具体例を示す図であ
る。
る。
【図４】ループ情報のデータ構造を示す図である。
【図５】ループの発見と条件分岐挿入の準備処理の処理
フロー図である。
フロー図である。
【図６】重なり不明リストの例を示す図である。
【図７】制御フローの構築とループの複写の処理フロー
図である。
図である。
【図８】重なり不明リストに対して作成されたループ展
開リストの例を示す図である。
開リストの例を示す図である。
【図９】配列についてのメモリデータの重なりの説明図
である。
である。
１ フロントエンド部 ２ 構造解析部 ３ データフロー解析部 ４ 静的メモリデータ解析部 ５ 動的メモリアドレス比較命令生成部 ６ 最適化処理部 ７ 命令スケジューリング部
Claims (5)
- 【請求項１】 ソースプログラムに基づき中間表現を出
力するフロントエンド部からの中間表現について構造解
析を行う構造解析部，データの有効範囲の解析等を行う
データフロー解析部，及び静的にメモリデータの重なり
をチェックする静的メモリデータ解析部及び最適化処理
部を備えるコンパイラ装置において，前記静的メモリデ
ータ解析部はデータの重なりチェックによりメモリデー
タの重なりが不明と判定されたデータの組を発生し，前
記メモリデータの重なりが不明と判定されたデータの組
が入力する動的メモリアドレス比較命令生成部を設け，
前記動的メモリアドレス比較命令生成部は，前記重なり
が不明と判定されたデータの組に対し，該当データアド
レスの実行時にアドレスの比較を行う命令を挿入すると
共に，メモリデータが重なる場合のパスと重ならない場
合のパスの２つのパスの制御に分岐する命令列を生成す
ることを特徴とするメモリデータの重なり判定機能を備
えたコンパイラ装置。 - 【請求項２】 請求項１において，前記構造解析部にお
ける解析と前記データフロー解析部による解析及び前記
静的メモリデータ解析部において最適化の対象となるル
ープ情報のデータ及び静的メモリデータの重なりリスト
を収集し，前記動的メモリアドレス比較命令生成部は，
前記静的メモリデータの重なりリストを受け取って対象
となるループの発見と条件分岐挿入に使用する重なり不
明リストを生成する処理部と，ループ展開数を決定して
前記重なり不明リストを各展開数分複写してループ展開
用リストを作成し，該ループ展開用リストの各要素とな
っている候補リストの判定部分を条件に合わせて書き換
える処理部とで構成することを特徴とするメモリデータ
の重なり判定機能を備えたコンパイラ装置。 - 【請求項３】 請求項１，２において，前記動的メモリ
アドレス比較命令生成部の処理を含む最適化処理は，オ
ブジェクトサイズ，翻訳時間，最適化の効果をコンパイ
ラ内部の判定部で判定し，複数の条件式（一致，不一致
の判定条件式）の中から一つを切り分けて選択すること
を特徴とするメモリデータの重なり判定機能を備えたコ
ンパイラ装置。 - 【請求項４】 請求項１，２において，前記動的メモリ
アドレス比較命令生成部の最適化処理は，コンパイラの
外部からのオプションにより切り分けられることを特徴
とするメモリデータの重なり判定機能を備えたコンパイ
ラ装置。 - 【請求項５】 請求項１，２において，ユーザにより判
定されてプログラムに与えられたメモリデータの重なり
に関する情報が前記の最適化処理後の実行時に誤りであ
ることが検出されると，警告メッセージを出力すること
を特徴とするメモリデータの重なり判定機能を備えたコ
ンパイラ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5115609A JPH06324881A (ja) | 1993-05-18 | 1993-05-18 | メモリデータの重なり判定機能を備えたコンパイラ装置 |
| US08/202,580 US5581762A (en) | 1993-05-18 | 1994-02-28 | Compiling apparatus having a function to analyze overlaps of memory addresses of two or more data expressions and a compiling method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5115609A JPH06324881A (ja) | 1993-05-18 | 1993-05-18 | メモリデータの重なり判定機能を備えたコンパイラ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06324881A true JPH06324881A (ja) | 1994-11-25 |
Family
ID=14666884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5115609A Pending JPH06324881A (ja) | 1993-05-18 | 1993-05-18 | メモリデータの重なり判定機能を備えたコンパイラ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5581762A (ja) |
| JP (1) | JPH06324881A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6243864B1 (en) | 1997-07-17 | 2001-06-05 | Matsushita Electric Industrial Co., Ltd. | Compiler for optimizing memory instruction sequences by marking instructions not having multiple memory address paths |
| US9063735B2 (en) | 2010-10-19 | 2015-06-23 | Samsung Electronics Co., Ltd. | Reconfigurable processor and method for processing loop having memory dependency |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3626784B2 (ja) * | 1995-03-17 | 2005-03-09 | 富士通株式会社 | 分散メモリ型並列計算機におけるデータ更新方法およびプログラム変換装置 |
| US5774726A (en) * | 1995-04-24 | 1998-06-30 | Sun Microsystems, Inc. | System for controlled generation of assembly language instructions using assembly language data types including instruction types in a computer language as input to compiler |
| JPH08328870A (ja) * | 1995-05-30 | 1996-12-13 | Fujitsu Ltd | コンパイル処理装置 |
| US5805863A (en) * | 1995-12-27 | 1998-09-08 | Intel Corporation | Memory pattern analysis tool for use in optimizing computer program code |
| CA2166369C (en) * | 1995-12-29 | 2004-10-19 | Robert J. Blainey | Method and system for determining inter-compilation unit alias information |
| US5920716A (en) * | 1996-11-26 | 1999-07-06 | Hewlett-Packard Company | Compiling a predicated code with direct analysis of the predicated code |
| US6064818A (en) * | 1997-04-10 | 2000-05-16 | International Business Machines Corporation | Straight path optimization for compilers |
| US6247173B1 (en) | 1997-09-24 | 2001-06-12 | Hewlett-Packard Company | Computer compiler optimizer for reducing computer resource consumption during dependence analysis after loop unrolling |
| EP1402401A4 (en) | 2001-06-15 | 2007-10-03 | Cadence Design Systems Inc | INCREASING DATA CIRCUIT MERGING CAPACITY AND REDUCING DATA CIRCUIT WIDTHS BY REBALANCING DATA CIRCULATION TOPOLOGY |
| US7624387B2 (en) * | 2003-04-10 | 2009-11-24 | Panasonic Corporation | Compiler, program product, compilation device, communication terminal device, and compilation method |
| DE102004041657A1 (de) * | 2004-08-27 | 2006-03-09 | Infineon Technologies Ag | Schaltungsanordnung und Verfahren zum Betrieb einer solchen |
| US7546588B2 (en) * | 2004-09-09 | 2009-06-09 | International Business Machines Corporation | Self-optimizable code with code path selection and efficient memory allocation |
| US7523450B2 (en) * | 2004-11-15 | 2009-04-21 | International Business Machines Corporation | Apparatus, system, and method for identifying fixed memory address errors in source code at build time |
| US7694286B2 (en) * | 2005-02-10 | 2010-04-06 | International Business Machines Corporation | Apparatus and method for detecting base-register usage conflicts in computer code |
| US7707561B2 (en) * | 2005-02-15 | 2010-04-27 | International Business Machines Corporation | Apparatus, system, and method for converting data |
| KR100813662B1 (ko) * | 2006-11-17 | 2008-03-14 | 삼성전자주식회사 | 프로세서 구조 및 응용의 최적화를 위한 프로파일러 |
| US8484629B2 (en) * | 2007-05-24 | 2013-07-09 | Microsoft Corporation | Programming model for modular development |
| US8839218B2 (en) * | 2007-06-04 | 2014-09-16 | International Business Machines Corporation | Diagnosing alias violations in memory access commands in source code |
| US8930927B2 (en) * | 2007-06-04 | 2015-01-06 | International Business Machines Corporation | Diagnosing aliasing violations in a partial program view |
| KR101020295B1 (ko) * | 2009-03-30 | 2011-03-07 | 주식회사 하이닉스반도체 | 어드레스 변환회로 및 이를 이용한 반도체 메모리 장치 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0425942A (ja) * | 1990-05-21 | 1992-01-29 | Nec Corp | ループの最適化処理方式 |
-
1993
- 1993-05-18 JP JP5115609A patent/JPH06324881A/ja active Pending
-
1994
- 1994-02-28 US US08/202,580 patent/US5581762A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6243864B1 (en) | 1997-07-17 | 2001-06-05 | Matsushita Electric Industrial Co., Ltd. | Compiler for optimizing memory instruction sequences by marking instructions not having multiple memory address paths |
| US9063735B2 (en) | 2010-10-19 | 2015-06-23 | Samsung Electronics Co., Ltd. | Reconfigurable processor and method for processing loop having memory dependency |
Also Published As
| Publication number | Publication date |
|---|---|
| US5581762A (en) | 1996-12-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06324881A (ja) | メモリデータの重なり判定機能を備えたコンパイラ装置 | |
| US7725883B1 (en) | Program interpreter | |
| Lee et al. | Basic compiler algorithms for parallel programs | |
| US5142681A (en) | APL-to-Fortran translators | |
| JP4629768B2 (ja) | 並列化処理方法、システム、及びプログラム | |
| US5854932A (en) | Compiler and method for avoiding unnecessary recompilation | |
| JP3311462B2 (ja) | コンパイル処理装置 | |
| EP0214751B1 (en) | A method for vectorizing and compiling object code | |
| US7028291B2 (en) | Debugging method and debugging device | |
| US6233733B1 (en) | Method for generating a Java bytecode data flow graph | |
| White et al. | Timing analysis for data and wrap-around fill caches | |
| US6230317B1 (en) | Method and apparatus for software pipelining of nested loops | |
| JP2008546086A (ja) | 共有リソースのためのアクセス協調を伴うプログラムコードを変換する方法および装置 | |
| JP2011530768A (ja) | ソフトウェア・アプリケーションの性能向上 | |
| JP4886838B2 (ja) | 並列化方法、システム、及びプログラム | |
| JPH06314203A (ja) | コンパイラの最適化方法および装置 | |
| EP1039382B1 (en) | Memory access optimizing method | |
| US20060200796A1 (en) | Program development apparatus, method for developing a program, and a computer program product for executing an application for a program development apparatus | |
| JP5479942B2 (ja) | 並列化方法、システム、及びプログラム | |
| Huda et al. | Automatic parallel pattern detection in the algorithm structure design space | |
| Hoevel | " Ideal" Directly Executed Languages: An Analytical Argument for Emulation | |
| WO2000038058A2 (en) | Method and system for identifying locations to move portions of the computer program | |
| Leone et al. | Dynamo: A staged compiler architecture for dynamic program optimization | |
| US7313787B2 (en) | Compiler and method for optimizing object codes for hierarchical memories | |
| Wei et al. | DLVM: A modern compiler framework for neural network DSLs |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010710 |