TW388807B - Low voltage and low jitter voltage controlled oscillator - Google Patents
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Description
A7 3 7 5 3 twf . doc / Ο Ο 8 五、發明説明（丨） 本發明是有關於一種電壓控制振盪器（voltage controlled oscillator)，且特別是有關於一種可在低電壓之條件下運作 且具有低頻率偏移（low BtteO之良好性能之電壓控制振盪 器。 1 由於目前半導體技術的大幅進步，使得近代電腦的運 作速度越來越快，但另一方面，隨著運作頻率的提高，所 消耗的功率亦越高，爲了降低功率的消耗，因此現在電腦 的運作電壓亦逐漸降低，由以前的5V降到3.3V，到現在 更降至2.5V，甚至可能降至2.0V以下。隨著電源電壓的 降低，許多電路亦需隨之修改，以使其能在低電壓的條件 下工作，例如提供時脈的振盪器。由於目前電腦系統在運 作中，同時使用多種頻率的時脈，其中大部份都使用鎖相 ，迴路，由一個參考時脈來產生不同比例的其他頻率時脈， 以提供系統中的多個子系統使用。影響鎖相迴路的性能的 一個主要部份爲電壓控制振盪器。評估電壓控制振盪器的 性能可依據其長程與短程頻率偏移（long term jitter與 short term htter)以及受電源電壓變動的影響情形。 請參照第1圖，其所繪示爲一種電壓控制振盪器的示 意圖。 如圖所示，由三個反相器m、112、及113串接所形 成之閉迴路，每個反相器並接受控制電壓VC之控制，以 決定其輸入端至輸出端之間的信號延遲時間，藉著控制其 延遲時間可以決定產生的輸出信號V0之頻率。 請參照第2圖，其所繪示爲一種以MOS FET構成之習 知電壓控制振盪器之架構圖。 , 3 本紙ίΓ尺度適川中國國家標净((、NS ) Λ4規格（210Χ 297公釐） --------裝-- - (誚先閱讀背面之注意事項再填寫本頁) ,ιτ A7 3753twf .doc / 008 g-y 五、發明説明（7 ) 如圖所示，電壓控制振盪器200由MOS FET 211與221、 MOS FET 212 與 222、以及 MOS FET 213 與 223 分別構成 三個反相器連接成的閉迴路所構成，並且MOS FET 211、 212、及213之閘極接受控制電壓VC之控制，可控制每一 級反相器之反應速度，因而可決定此閉迴路所產生之輸出 信號V0之頻率。 雖然電壓控制振盪器200可達到以電壓控制所產生之 信號之頻率，但是因爲每一級反相器只由兩個MOS FET構 < 成，其特性很容易受電源Vps變動影響，因而改變其輸出 信號V0之頻率。 請參照第3圖，其所繪示爲另一種習知電壓控制振盪 器之其中一級延遲單元，與前面相同，可使用三級延遲單 元接成閉迴路以構成電壓控制振盪器。 如圖所示，相對於前面所述之其中一級反相器爲單端 輸入與單端輸出，延遲單元300具有互補的輸入端與互補 的輸出端，以降低對電源Vps變動的敏感度。在延遲單元 300中的MOS FET 311及312構成閂鎖（latch)電路，接成 二極體形式的MOS FET 321及322是當成主動負載元作， MOS FET 331及332則是當差動輸入，其閘極分別爲輸入 端IN及互補輸入端沅，其汲極分別爲輸出端OUT及互補 輸出端50T。MOS FET 340爲提供電流源之功能，接受控 制電壓VC之控制，以產生與控制電壓VC之電位正比之汲 極電流，進而決定延遲單元之狀態變化的延遲時間，因此 可控制由多級延遲單元構成的閉迴路所產生之振盪信號之 頻率。 4 本紙烺尺度適中國國家標冷((，NS ) Λ4規格（2丨0X297公釐） (誚先閲讀背面之注意事項再填寫本頁) 訂 ..V. A7 B7 (Vs-VJ(l + IvDS) 則整個延遲單元300的所需之最 3753twf.doc/008 五、發明説明（>) 雖然以延遲單元300構成的霞壓控制振盪器可具有較 佳之性能，但是在電源Vps與地線之間有三層MOS FET相 疊，需要有較高的工作電壓。如下式可表示決定每一個M0S FET的汲極電流的條件，
μ〇ε〇 W 2t0x L 以Δν表示- v„, 低工作電壓爲
2Vt + 3AV 令Δν爲0.3V，而V,爲0.9V，故其工作電壓需超過2.7V 才能正常運作，而現在的電腦系統中的電源已低至2.5V， 甚至在2.0V以下，故延遲單元300無法在此條件下工作。 綜合上述之討論，可知習知的，有下列之缺點： 1. 第一種習知之電壓控制振盪器雖然具有簡單的架 構，但是容易受到電源變動而影響其所產生之振盪信號之 頻率。 2. 第二種習知之電壓控制振盪器之延遲單元雖然具有 較佳的性能，但是需要較高之工作電壓，無法符合使用低 電壓電源之電腦系統之要求。 因此本發明的主要目的就是在提供一種低電壓低頻率 偏移之電壓控制振盪器，能在低電壓的條件下運作，並且 具有較低的頻率偏移的良好性能。 ' 爲達成本發明之上述和其他目的，本發明提出一種低 電壓低頻率偏移之電壓控制振盪器，用以接受一控制電 Κ --- - I -II I ..... I L~Lfc I I n I ----丁 ----I . ------ --- fL. « · (#先閱讀背面之注意事項再填寫本頁) 柯^.部屮#^"^妇工消於^妁^印*':?-' 本紙張尺度適用屮國國家標率（CNS ) Λ4規格（210X297公釐） A7 B7 3753twf.doc/008 五、發明説明（0) 壓，產生頻率比例於該控制電壓之一輸出信號及一互補輸 出信號。 該電壓控制振盪器包括一第一延遲單元、一第二延遲 單元、及一第三延遲單元，每一該延遲單元具有一輸入端 與一互補輸入端、一輸出端與一互補輸出端、及一電壓控 制端。 其中該第一延遲單元之該輸入端與該互補輸入端分別 耦接至該第三延遲單元之該互補輸出端與該輸出端，該第 二延遲單元之該輸入端與該互補輸入端分別耦接至該第一 延遲單元之:該互補輸出端與該輸出端，該第三延遲單元之 該輸入端與該互補輸入端分別耦接至該第二延遲單元之該 互補輸出端與該輸出端，該第三延遲單元之該輸出端與該 互補輸出端輸出該輸出信號及該互補輸出信號。該些延遲 單元之電壓控制端皆接受該控制電壓，以控制該輸入端與 該互補輸入端至該輸出端與該互補輸出端之間的延遲時 間。 每一該延遲單元包括一第一 MOS FET、一第二MOS FET、 (請先閱讀背面之注意事項存填寫本頁) •Γ.
*1T 負載元件 一第一負載元件
第三MOS FET 第四MOS FET、一第一電流源、以及一第二電流源。 其中該第一MOS FET及該第二MOS FET之源極耦接至 一電源，該第二MOS FET之閘極耦接至該第一 MOS FET之 汲極，該第二MOS FET之汲極耦接至該第一 MOS FET之閘 極。 該第一負載元件並聯於該第一 MOS FET之源極與汲極 之間，該第二負載元件，並聯於該第二MOS FET之源極與 本紙張尺度適用中國國家標卒（（’NS ) Λ4規格（210Χ 297公t ) A7 B7 #ί·"·部十少行T·消於 At 竹社 3753twf.d〇c/008 五、發明説明（ς/) 汲極之間。 該第三MOS FET之源極耦接至該電源，其汲極耦接至 該第了 MOS FET之汲極，其閘極爲該輸入端。 該第四MOS FET之源極耦接至該電源，其汲極耦接至 該第二MOS FET之汲極，其閘極爲該互補輸入端。 該第一電流源與該第二電流源皆具有一第一端'一第 二端、及一控制端，其控制端即爲該電壓控制端’接受該 控制電壓之控制，以在該第一端與該第二端間產生比例於 該控制電壓之一電流。該第一電流源之該第一端耦接至該 第一 MOS FET之汲極，該第一電流源之s亥弟一师ϊ賴I接至6亥 第二MOS FET之汲極，該第一電流源與該第二電流源之該 第二端皆耦接至一地線。 依照本發明的一較佳實施例，該第一負載元件及該第 二負載元件爲一 MOS FET，其閘極皆耦接至自身之汲極’ 且其源極皆耦接至該電源，當成該第一負載元件之MOS FET 之汲極則耦接至該第一 MOS FET之汲極，當成該第二負載 元件之MOS FET之汲極則耦接至該第二MOS FET之汲極。 該第一電流源及該第二電流源係一 MOS FET，其閘極 皆爲該控制端，當成該第一電流源之MOS FET之汲極耦接 至該第一 MOS FET之汲極，當成該第二電流源之MOS FET 之汲極耦接至該第二MOS FET之汲極。 另外該第一電流源及該第二電流源亦可分別由一第五 MOS FET與一第六MOS FET以及一第七MOS FET與一第八 MOS FET疊成串接（cascade)電流源來構成。其中於該第一 電流源中，第五MOS FET之汲極耦接至第一 MOS FET之汲 (誚先閱讀背面之注^'項再填寫本頁)
本紙张尺度璉川中國國家榇卒（（:NS ) Λ4規格（210X297公釐） A7 B7 3753twf.d〇c/008 五、發明説明（匕） (誚先閱讀背面之注意事項再填寫本頁) 極，第六MOS FET之汲極耦接至第五MOS FET之源極，第 六MOS FET之源極則耦接至地線，第五MOS FET之閘極耦 接至-T固定偏壓，第六MOS FET之閘極則爲該控制端。同 樣的，於該第二電流源中，第七MOS FET之汲極耦接至第 二MOS FET之汲極，第八MOS FET之汲極耦接至第七MOS FET 之源極，第八MOS FET之源極則耦接至地線，第七MOS FET 之閘極耦接至一固定偏壓，第八MOS FET之閘極則爲該控 制端。 爲讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂，下文特舉一較佳實施例’並配合所附圖式，作詳 細說明如下。 圖式之簡單說明： 第i圖是一般電壓控制振盪器的方塊圖。 第2圖是以MOS FET構成之習知電壓控制振盪器之架 構圖。 第3圖是另一種習知電壓控制振盪器之其中一級延遲 單元之方塊圖。 第4圖是本發明之電壓控制振盪器的方塊圖。 第5圖是第4圖之延遲單元之電路架構圖。 第6圖是第5圖之延遲單元之進一步之電路架構圖。 第7圖是第5圖之延遲單元之另一種實現方式之進一 步之電路架構圖。 、 圖式中標示之簡單說明： 111、112、及113反相器 200電壓控制振盪器 本紙张尺度適用中國國家標率（（，NS ) Λ4規格（210X297公釐) A7 3753twf.d〇c/008 B7 五、發明説明（)）
211 ' 221 、 212 、 222 、 213 、及 223 MOS FET 300延遲單元
3J1 ' 312 、 321 、 322 、 331 、及 332 MOS FET 400電壓控制振盪器 411、412、及413、及414延遲單元 420電位調整器 500延遲單元 511 、 512 、 531 、及 532 MOS FET 541及542電流源 521及522負載元件 600延遲單元
62卜 622 ' 64卜 642、651、及 652 MOS FET 700延遲單元 741 及 742 MOS FET 較佳實施例 請參照第4圖，其繪示依照本發明一較佳實施例的一 種電壓控制振盪器的方塊圖。如圖所示，電壓控制振盪器 400可接受控制電壓VC之控制’產生頻率比例於控制電壓 VC之輸出信號V0。 電壓控制振盪器400中主要包括串接成閉迴路（close loop)之延遲單元411、延遲單元412 '及延遲單元413， 並且在最後-·級延遲單元413之後可加上-級延遲單元 414及電位調整器（level shifter)42Q，延遲單元414可 用來防止最後的輸出信號v0反彈（kick-back)回延遲單元 411〜413之閉迴路而使振盪頻率偏移，另外電位調整器420 土紙張尺度Hfl巾關家標辛((:NS ) Λ4規格（2丨0 X297公釐） (請先閲讀"面之注項再填寫本頁) ,?τ A7 B7 3753twf.doc/008 五、發明説明（？） . 則是將延遲單元414輸出之差動（differential·)信號轉換 成單端（single ended)之輸出信號V0。 (請先閲讀背面之注意事項再填寫本頁) 延遲單元411、412 '及413具有相同的電路架構及特 性，每一跬遲單元具有輸入端IN與互補輸入端IN、輸出 端OUT與互補輸出端δΰϊ、及電壓控制端c ’其中輸入端 IN與互補輸入端丙之狀態爲互補，輸出端OUT與互補輸 出端δϋΐ亦爲互補。每一延遲單元在穩定狀態時’輸入端 IN與互補輸出端OUT之狀態爲相反，例如當輸入端IN爲 高電位時，則互補輸出端0 UT之狀態爲低電位，反之’當 輸入端IN爲低電位時’則互補輸出端沒开之狀態爲高電 位。同樣的，互補輸入端函與輸出端0UT之狀態亦是相反。 當延遲單元之輸入端在改變狀態時’其輸出端之狀態亦會 隨之改變，而雳壓控制端C之電位大小可決定輸出端之狀 態改變速度，因此可控制輸入端與輸出端之狀態改變之延 遲時間。 疗"部 ψ^#^^β-τ·ίί5於合竹打印妒 延遲單元411、412、及413之串接方式如下，延遲單 元411之輸出端OUT與互補輸出端δϋϊ分別耦接至延遲單 元412之互補輸入端函與輸出端IN’延遲單元412之輸 出端OUT與互補輸出端δΰΐ分別耦接至延遲單元413之互 補輸入端沅與輸入端1Ν’最後一級的延遲單元413之輸 出端out與互補輸出端δϋϊ則分別耦接回延遲單元4U之 互補輸入端Γν—與輸入端IN，因此延遲單元411、412、及 413連接成一個閉迴路的振盪電路。每一個延遲單元之電 壓控制端C皆接受控制電壓VC ’以控制輸入端IN與互補 輸入端沅至輸出端OUT與互補輸出端δΰϊ之間的延遲時 本紙張尺度珀ΪΑ中國阐家標绛((，阽）八4規格（2丨0父297公釐） A7 3753twf.doc/008 B7 五、發明説明（β ) 間，因而改變此閉迴路所產生之振盪信號之頻率。 請參照第5圖，其所繪示爲代表延遲單元411、412、 及41〗之延遲單元500之電路架構圖。延遲單元5ϋΟ中之 組成元件爲MOS FET 511、512、531、532、電流源541與 542、以及負載元件521與522。其中MOS FET 511 ' 512、 531、及532皆爲Ρ型的船S FET。 其中MOS FET 511及512接成閂鎖器（latch)之形式， 而負載元件521並聯於MOS FET 511之源極與汲極之間， 負載元件522則並聯於MOS FET 512之源極與汲極之間。 MOS FET 531之源極與汲極亦分別耦接至MOS FET 511 之源極與汲極，MOSFET 531之閘極爲輸入端IN。同樣的， MOS FET 532之源極與汲極亦分別耦接至MOS FET 512之 源極與汲極，MOS FET 532之閘極則爲互補輸入端函。 輸出端OUT的信號由連接MOS FET 511之汲極的節點 取出，而互補輸出端όϋϊ的信號由連接MOS FET 512之汲 極的節點取出。 電流源541耦接於MOS FET 511與地線之間，電流源 542則耦接於MOS FET 512與地線之間，電流源541及542 皆接受控制電壓VC之控制，以產生比例於控制電壓VC之 電位的電流。因此可經由控制電壓VC控制整個延遲單元 500之信號延遲特性，進而改變由延遲單元500(構成之電 壓控制振盪器所產生之信號之頻率。此種架構還有一個好 處，亦即振盪器的振盪頻率只由控制電壓VC決定，也就 是只由電流來決定，而與電源電壓之大小無關。只要實現 電流源之MOS FET保持在飽和區內操作，其電流即是固定
1 I 本紙张尺度ϋ中國國家標卒(CNS)A4^ ( 21 OX 297^t ) (誚先閱讀背面之注意事項再填寫本頁) 'ν.ιί A7 B7
ft/·部屮次桴-^,-?^-7消价 Atisr"印 V 5 3 twf . doc /0 0 8 五、發明说明（（ϋ) 的，、只受控制電壓VC之影響，而不會受電源Vps之影響。 在實p的積體電路中，延遲單元500中的負載元件521 與522以及電流源541與542'可以使用MOS FET來實現。 請參照第6.圖，其所繪示爲完全以MOS FET形成之延遲單 元之電路架構圖。其中除了負載元件521與522以及電流 源541與542以實際的MOS FET代替之外，延遲單元600 和延遲單元500是一樣的，因此其餘相同的元件部份皆採 用同樣的標號。 如圖所示，MOS FET 621的閘極耦接至自身之汲極， 接成二極體的形式，以形成主動的負載元件，用來代替並 聯於MOS FET 511源極與汲極間之負載元件521之功能。 同樣的，MOS FET 622的閘極耦接至自身之汲極，接成二 極體的形式，以形成主動的負載元件，用來代替並聯於MOS FET 512源極與汲極間之負載元件522之功能。 MOS FET 641之功用爲當作電流源54卜控制電壓VC 耦接至MOS FET 641之閘極，因此MOS FET 641之汲極電 流大小爲平方正比爲控制電壓VC之電位。同樣的，MOS FET 642之功用爲當作電流源542，控制電壓VC亦耦接至MOS FET 642之閘極，使MOS FET 642之汲極電流大小亦平方 年比爲控制電壓VC之電位。因此可經由控制電壓VC控制 整個延遲單元600之信號延遲特性，進而改變由延遲單元 600構成之電壓控制振盪器所產生之信號之頻率。 請參照第7圖，其所繪示爲第5圖之延遲單元之另一 種實現方式之進一步之電路架構圖。 如圖所示，爲更進一步改善延遲單元之特性，在延遲 (誚先閱讀背面之注意事項再填寫本頁)
本紙張尺度適用中國國家標卒（（〕NS ) Λ4規格（210X 297公釐） 3753twf.doc/008 B7 五、發明説明（丨丨） 單元700中，電流源541爲採用兩級MOS FET 741及641 疊成串接（cascade)電流源來達成電流源541之功能，以 及以兩級MOS FET 742及642疊成之串接電流源來達成電 流源542之功能，其中MOS FET 741及742之閘極耦接至 一固定偏壓Vbias，而MOS FET 641及642則接受控制電 壓VC之控制，以控制電流之大小。因爲由兩個MOS FET 疊成之串接電流源具有非當高的輸出阻抗，比單一MOS FET 更接近理想電流源，因此可以使電流更穩定，輸出頻率更 不易受到電源vps及控制電壓VC之變化的影響。 以上所述之本發明之電壓控制振盪器，每一級的延遲 單元中的電路爲差動的對稱架構，其小信號模式之等效電 路與前面所述之第3圖之習知電路是類似的，因此與其具 有同樣的特性，可不受電源電壓的變動而影響其所產生之 振盪信號之頻率，具有較低的頻率偏移的特性。並且在電 源及地線之間只有兩層FET，其運作電源電壓的條件降低 爲
V, + 2AV 按照前面之假設，令Δν爲0.3V，而V,爲〇.9V，則其 工作電壓可低至1.5V即能正常運作，故可符合低電壓工 作之要求。 從以上之討論，可知本發明之電壓控制振盪器與習知 作法比較，具有下列優點： 1.採用差動的對稱架構，可避免受電源變動而影響其 所產生之振盪信號之頻率。 ’ 2·本發明之電壓控制振盪器之延遲單元藉著改變電路 紙张尺度递州中國國家標準（（’NS ) Λ4規格（210X297公釐）. -------IX水------ix------ΜΛ. - - (請先閱讀背面之注意事項再填寫本頁) A7 3753twf.doc/008 五、發明説明（（> ) 的配置架構，使其可以較低之工作電壓下運作，而又不影 響其性能，故可符合使用低電壓電源之電腦系統之需求。 雖然本發明已以一較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之精 神和範圍內，當可作少許之更動與潤飾，因此本發明之保 護範圍當視後附之申請專利範圍所界定者爲準。 (讀先閱讀背面之注意事項再填寫本頁) 衣.
，1T 射：，？·'何屮"^"β β Τ•消 ΛΑ"竹· 本紙张尺度適用中國國家標4Μ rNS ) Λ4規格（210Χ 297公梦_ )
Claims (1)
- A8 B8 C8 D8 3753twf.doc/008 六、申請專利範圍 1·-種低電壓低頻率偏移之電壓控制振盪器，用以接 受一控制電壓，產生頻率比例k該控制電壓之一輸出信號 與一互補輸出信號，該電壓控制振盪器包括一第一延遲單 元第二延遲單元、及一第三延遲單元，每一該延遲單 兀具有一輸入端與一互補輸入端、一輸出端與一互補輸出 端、及一電壓控制端，其中該第一延遲單元之該輸入端與 該互補輸入端分別耦接至該第三延遲單元之該互補輸出端 與該輸出端，該第二延遲單元之該輸入端與該互補輸入端 分別耦接至該第一延遲單元之該互補輸出端與該輸出端， 該第三延遲單元之該輸入端與該互補輸入端分別耦接至該 第二延遲單元之該互補輸出端與該輸出端，該第三延遲單 元之該輸出端與該互補輸出端輸出該輸出信號與該互補輸 出信號，該些延遲單元之電壓控制端皆接受該控制電壓， 以控制該輸入端與該互補輸入端至該輸出端與該互補輸出 端之間的延遲時間， 其中每一該延遲單元包括： 一第一MOS FET，其源極耦接至一電源： —第二MOS FET，其源極耦接至該電源，其閘極耦接 至該第一 MOS FET之汲極，其汲極耦接至該第一MOS FET 之閘極； 一第一負載元件，並聯於該第一 MOS FET之源極與汲 極之間； 一第二負載元件，並聯於該第二MOS FET之源極與汲 極之間； 一第三MOS FET，其源極耦接至該電源，其汲極耦接 本紙張尺度逋用中國國家揉準（CNS ) A4規格（210X297公釐） ---I.------ (請先Μ讀背面之注$項再填寫本页) 訂 經濟部中央揉準局属工消费合作社印«. 經濟部中央揉準局貝工消费合作社印家 A8 B8 C8 3753twf.doc/008 £>8 六、申請專利範圍 至該第一MOS FET之汲極，其閘極爲該輸入端； —第四MOS FET，其源極耦接至該電源，其汲極耦接 至該第二MOS FET之汲極，其閘極爲該互補輸入端； 一第一電流源，具有一第一端、一第二端、及一控制 端，該控制端爲該電壓控制端，接受該控制電壓之控制， 以在該第一端與該第二端間產生比例於該控制電壓之一電 流，該第一端耦接至該第一 MOS FET之汲極，該第二端耦 接至一地線；以及 一第二電流源，具有一第一端、一第二端、及一控制 端，該控制端爲該電壓控制端，接受該控制電壓之控制， 以在該第一端與該第二端間產生比例於該控制電壓之一電 流，該第一端耦接至該第二MOS FET之汲極，該第二端耦 接至該地線。 2. 如申請專利範圍第1項所述之低電壓低頻率偏移之 電壓控制振盪器，其中該第一負載元件爲—MOS FET ’其 閘極耦接至自身之汲極，其源極耦接至該電源，其汲極則 耦接至該第一 MOS FET之汲極。 3. 如申請專利範圍第1項所述之低電壓低頻率偏移之 電壓控制振盪器，其中該第二負載元件爲一 MOS FET’其 閘極耦接至自身之汲極，其源極耦接至該電源’其汲極則 耦接至該第二MOS FET之汲極。 4. 如申請專利範圍第1項所述之低電壓低頻率偏移之 電壓控制振盪器，其中該第一電流源係一 MOS FET’其閘 極爲該控制端，其汲極耦接至該第—MOS FET之汲極’其 源極耦接至地線。 16 本紙張尺度適用中國Η家標率（CNS ) A4規格（210X297公兼） --------II (請先si?背面之注意事項再填寫本頁) 訂 A8 B8 C8 D8 3753twf.doc/008 六、申請專利範圍 5.如申請專利範圍第1項所述之低電壓低頻率偏移之 電壓控制振盪器’其中該第二電流源係一MOS FET，其閘 極爲該控制端，其汲極耦接至該第二MOS FET之汲極，其 源極耦接至地線。 6_如申請專利範圍第1項所述之低電壓低頻率偏移之 電壓控制振盪器，其中該第一電流源包括一第五MOS FET 及一第六MOS FET，該第五MOS FET之汲極耦接至該第一 MOS FET之汲極，該第五MOS FET之源極耦接至該第六MOS FET之汲極，該第六MOS FET之源極耦接至地線，該第六 MOS FET之閘極耦接至一固定偏壓，該第六MOS FET之閘 極爲該控制端。 7. 如申請專利範圍第1項所述之低電壓低頻率偏移之 電壓控制振盪器，其中該第二電流源包括一第五MOS FET 及一第六MOS FET，該第五MOS FET之汲極耦接至該第二 MOS FET之汲極，該第五MOS FET之源極耦接至該第六MOS FET之汲極，該第六MOS FET之源極耦接至地線，該第六 MOS FET之閘極耦接至一固定偏壓，該第六MOS FET之閘 極爲該控制端。 8. —種低電壓低頻率偏移之電壓控制振盪器，用以接 受一控制電壓，產生頻率比例於該控制電壓之一輸出信號 及一互補輸出信號，該電壓控制振盪器包括一第一延遲單 元、一第二延遲單元、及一第三延遲單元，每一該延遲單 元具有一輸入端與一互補輸入端、一輸出端與一互補輸出 端、及一電壓控制端，其中該第一延遲單元之該輸入端與 該互補輸入端分別耦接至該第三延遲單元之該互補輸出端 本紙張尺度適用中國國家標牟（CNS ) A4规格（210X297公釐） (請先《讀背面之注意事項再填寫本頁) 經濟部中央標率局貝工消費合作社印製753twf.doc/008 A8 B8 C8 D8 經濟部中央揉率局負工消費合作社印製 六、申請專利範圍 與該輸出端，該第二延遲單元之該輸入端與該互補輸入端 分別耦接至該第一延遲單元之該互補輸出端與該輸出端， 該第三延遲單元之該輸入端與該互補輸入端分別耦接至該 第二延遲單元之該互補輸出端與該輸出端，該第三延遲單 元之該輸出端與該互補輸出端輸出該輸出信號與該互補輸 出信號，該些延遲單元之電壓控制端皆接受該控制電壓， 以控制該輸入端與該互補輸入端至該輸出端與該互補輸出 端之間的延遲時間， 每一該延遲單元包括： 一第一 MOS FET，其源極耦接至一電源； —第二MOS FET，其源極耦接至該電源，其閘極耦接 至該第一 MOS FET之汲極，其汲極耦接至該第一 MOS FET 之閘極； —第三MOS FET，其源極耦接至該電源，其汲極耦接 至該第一MOS FET之汲極，其閘極爲該輸入端； —第四MOS FET，其源極耦接至該電源，其汲極耦接 至該第二MOS FET之汲極，其閘極爲該互補輸入端； —第五MOS FET，其閘極耦接至自身之汲極，其源極 耦接至該電源，其汲極則耦接至該第一 MOS FET之汲極； --第六MOS FET，其閘極耦接至自身之汲極，其源極 耦接至該電源，其汲極則耦接至該第二MOS FET之汲極； —第七MOS FET，其閘極爲該電壓控制端，其汲極耦 接至該第一MOS FET之汲極，其源極耦接至一地線；以及 一第八MOS FET，其閘極爲該電壓控制端，其汲極耦 接至該第二MOS FET之汲極，其源極耦接至一地線。 (請先M讀背面之注項再填寫本3r) 本紙張尺度逋用中國國家梯準（CNS ) A4洗格（210X297公釐） 8888 ABCD 鯉濟部中央標率局負工消费合作社印装 六、申請專利範圍 9.如申請專利範圍第8項所述之低電壓低頻率偏移之 電壓控制振盪器’其中該第五MOS FET及該第六MOS FET 係當作主動負載元件。 1〇.如申請專利範圍第9項所述之低電壓低頻率偏移 之電壓控制振盪器’其中該第七M〇S FET及該第八MOS FET 係當作電流源。 11. 一種低電壓低頻率偏移之電壓控制振盪器，用以 接受一控制電壓，產生頻率比例於該控制電壓之一輸出信 號及一互補輸出信號，該電壓控制振盪器包括一第一延遲 單元、一第二延遲單元、及一第三延遲單元，每一該延遲 單元具有一輸入端與一互補輸入端、一輸出端與一互補輸 出端、及一電壓控制端，其中該第一延遲單元之該輸入端 與該互補輸入端分別耦接至該第三延遲單元之該互補輸出 端與該輸出端，該第二延遲單元之該輸入端與該互補輸入 端分別耦接至該第一延遲單元之該互補輸出端與該輸出 端，該第三延遲單元之該輸入端與該互補輸入端分別耦接 至該第二延遲單元之該互補輸出端與該輸出端’該第三延 遲單元之該輸出端與該互補輸出端輸出該輸出信號與該互 補輸出信號，該些延遲單元之電麼控制端皆接受該控制電 壓，以控制該輸入端與該互補輸入端至該輸出端與該互補 輸出端之間的延遲時間， 每一該延遲單元包括： 一第一 MOS FET，其源極耦接至—電源； 一第二MOS FET，其源極耦接至該電源，其閘極耦接 至該第一 MOS FET之汲極，其汲極稱接至該第—M〇S FET 本紙張尺度逋用中國國家梂準（CNS ) A4規格（210X297公釐） -* (請先閩讀背面乏注$項再填寫本頁)3753twf.doc/008 A8 B8 C8 D8 六、申請專利範圍 之閘極； 一第三MOS FET，其源極耦接至該電源，其汲極耦接 至該第一 MOS FET之汲極，其閛極爲該輸入端； 一第四MOS FET，其源極耦接至該電源，其汲極耦接 至該第二MOS FET之汲極，其閘極爲該互補輸入端； 一第五MOS FET，其閘極耦接至自身之汲極，其源極 耦接至該電源，其汲極則耦接至該第一 MOS FET之汲極； 一第六MOS FET，其閘極耦接至自身之汲極，其源極 耦接至該電源，其汲極則耦接至該第二MOS FET之汲極； 一第七MOS FET，其閘極耦接至一固定偏壓，其汲極 耦接至該第一 MOS FET之汲極； 一第八MOS FET，其閛極爲該電壓控制端，其汲極耦 接至該第七MOS FET之源極，其源極耦接至一地線； 一第九MOS FET，其閘極耦接至一固定偏壓，其汲極 耦接至該第二MOS FET之汲極；以及 一第十MOS FET，其閘極爲該電壓控制端，其汲極耦 接至該第九MOS FET之源極，其源極耦接至一地線。 TTI (請先閲旗背面之注意事項再填寫本頁) 訂 經濟部中央標準局貝工消費合作社印裝 本紙張尺度適用中國國家標率（CNS ) A4规格（210X297公釐）
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| US7765095B1 (en) | 2000-10-26 | 2010-07-27 | Cypress Semiconductor Corporation | Conditional branching in an in-circuit emulation system |
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| US8176296B2 (en) | 2000-10-26 | 2012-05-08 | Cypress Semiconductor Corporation | Programmable microcontroller architecture |
| JP2002290212A (ja) * | 2001-03-27 | 2002-10-04 | Nec Corp | 電圧制御発振器 |
| KR100400317B1 (ko) * | 2001-06-30 | 2003-10-01 | 주식회사 하이닉스반도체 | 클럭 동기 장치의 지연 회로 |
| US7406674B1 (en) | 2001-10-24 | 2008-07-29 | Cypress Semiconductor Corporation | Method and apparatus for generating microcontroller configuration information |
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| US6911857B1 (en) * | 2002-11-26 | 2005-06-28 | Cypress Semiconductor Corporation | Current controlled delay circuit |
| US7012459B2 (en) * | 2003-04-02 | 2006-03-14 | Sun Microsystems, Inc. | Method and apparatus for regulating heat in an asynchronous system |
| JP4296492B2 (ja) | 2003-12-01 | 2009-07-15 | ソニー株式会社 | ラッチ回路、シフトレジスタ回路、表示装置の駆動回路、表示装置 |
| US7295049B1 (en) | 2004-03-25 | 2007-11-13 | Cypress Semiconductor Corporation | Method and circuit for rapid alignment of signals |
| US6965273B2 (en) * | 2004-03-30 | 2005-11-15 | Via Technologies, Inc. | Oscillator with improved parameters variation tolerance |
| US8286125B2 (en) | 2004-08-13 | 2012-10-09 | Cypress Semiconductor Corporation | Model for a hardware device-independent method of defining embedded firmware for programmable systems |
| US8069436B2 (en) | 2004-08-13 | 2011-11-29 | Cypress Semiconductor Corporation | Providing hardware independence to automate code generation of processing device firmware |
| US7113048B2 (en) * | 2004-11-12 | 2006-09-26 | International Business Machines Corporation | Ultra high frequency ring oscillator with voltage controlled frequency capabilities |
| US7332976B1 (en) | 2005-02-04 | 2008-02-19 | Cypress Semiconductor Corporation | Poly-phase frequency synthesis oscillator |
| US7400183B1 (en) | 2005-05-05 | 2008-07-15 | Cypress Semiconductor Corporation | Voltage controlled oscillator delay cell and method |
| US20060267659A1 (en) * | 2005-05-26 | 2006-11-30 | Jiu-Liang Tsai | High-speed, low-noise voltage-controlled delay cell |
| US8089461B2 (en) | 2005-06-23 | 2012-01-03 | Cypress Semiconductor Corporation | Touch wake for electronic devices |
| US8085067B1 (en) | 2005-12-21 | 2011-12-27 | Cypress Semiconductor Corporation | Differential-to-single ended signal converter circuit and method |
| US7307483B2 (en) * | 2006-02-03 | 2007-12-11 | Fujitsu Limited | Electronic oscillators having a plurality of phased outputs and such oscillators with phase-setting and phase-reversal capability |
| US8067948B2 (en) | 2006-03-27 | 2011-11-29 | Cypress Semiconductor Corporation | Input/output multiplexer bus |
| JP4932322B2 (ja) * | 2006-05-17 | 2012-05-16 | オンセミコンダクター・トレーディング・リミテッド | 発振回路 |
| KR100795007B1 (ko) * | 2006-06-27 | 2008-01-16 | 주식회사 하이닉스반도체 | 동기회로의 지연 장치 및 그 제어방법 |
| JP2008244787A (ja) * | 2007-03-27 | 2008-10-09 | Seiko Epson Corp | 発振停止検出回路、発振装置、半導体装置、電子機器および時計 |
| US7961026B2 (en) * | 2007-03-31 | 2011-06-14 | Hynix Semiconductor Inc. | Delay cell and phase locked loop using the same |
| US7737724B2 (en) | 2007-04-17 | 2010-06-15 | Cypress Semiconductor Corporation | Universal digital block interconnection and channel routing |
| US8040266B2 (en) | 2007-04-17 | 2011-10-18 | Cypress Semiconductor Corporation | Programmable sigma-delta analog-to-digital converter |
| US9564902B2 (en) | 2007-04-17 | 2017-02-07 | Cypress Semiconductor Corporation | Dynamically configurable and re-configurable data path |
| US8516025B2 (en) | 2007-04-17 | 2013-08-20 | Cypress Semiconductor Corporation | Clock driven dynamic datapath chaining |
| US8130025B2 (en) | 2007-04-17 | 2012-03-06 | Cypress Semiconductor Corporation | Numerical band gap |
| US8092083B2 (en) | 2007-04-17 | 2012-01-10 | Cypress Semiconductor Corporation | Temperature sensor with digital bandgap |
| US8026739B2 (en) | 2007-04-17 | 2011-09-27 | Cypress Semiconductor Corporation | System level interconnect with programmable switching |
| US8065653B1 (en) | 2007-04-25 | 2011-11-22 | Cypress Semiconductor Corporation | Configuration of programmable IC design elements |
| US8266575B1 (en) | 2007-04-25 | 2012-09-11 | Cypress Semiconductor Corporation | Systems and methods for dynamically reconfiguring a programmable system on a chip |
| US9720805B1 (en) | 2007-04-25 | 2017-08-01 | Cypress Semiconductor Corporation | System and method for controlling a target device |
| US8049569B1 (en) | 2007-09-05 | 2011-11-01 | Cypress Semiconductor Corporation | Circuit and method for improving the accuracy of a crystal-less oscillator having dual-frequency modes |
| KR100965766B1 (ko) * | 2008-06-30 | 2010-06-24 | 주식회사 하이닉스반도체 | 링 오실레이터와 이를 이용한 멀티 위상 클럭 보정 회로 |
| US7924102B2 (en) * | 2009-02-23 | 2011-04-12 | Qualcomm Incorporated | Symmetric load delay cell oscillator |
| US9448964B2 (en) | 2009-05-04 | 2016-09-20 | Cypress Semiconductor Corporation | Autonomous control in a programmable system |
| US9252717B2 (en) | 2014-06-04 | 2016-02-02 | Globalfoundries Inc. | Phase noise reduction in LC-VCO |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FI92120C (fi) * | 1992-04-15 | 1994-09-26 | Nokia Mobile Phones Ltd | Jänniteohjattu oskillaattori |
| US5475344A (en) * | 1994-02-22 | 1995-12-12 | The Board Of Trustees Of The Leland Stanford Junior University | Multiple interconnected ring oscillator circuit |
-
1998
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-
1999
- 1999-03-16 US US09/270,028 patent/US6043719A/en not_active Expired - Lifetime
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