CN106533213A - 一种自供电的低相位滞后的压电振动能量采集电路 - Google Patents
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Abstract
本发明公开了一种自供电的低相位滞后的压电振动能量采集电路，特点是包括压电换能器、检测电容、电感、二极管、储能电容、衬底电平切换电路、正极值检测电路、负极值检测电路、正极值互锁开关、负极值互锁开关、正半周检测互锁开关和负半周检测互锁开关；优点是该压电振动能量采集电路在采集振动能量并转换为直流电压输出的过程中，降低了同步电荷采集相位滞后，并回收检测电路中电容所存储的能量，同时由于采用MOS管作为开关电路降低了采集主回路中的导通电压和导通电阻，也减少了元件数量降低了电路功耗，从而提高了压电能量的采集效率；此外，该压电振动能量采集电路采用集成电路的方法减少了电路体积，易于压电能量采集系统的集成。
Description
技术领域
本发明涉及用于将振动能转换为电能的压电振动能量采集系统，尤其涉及一种自供电的低相位滞后的压电振动能量采集电路。
背景技术
振动是环境中广泛存在的一种能量形式，如大自然中水和空气的流动、工业机器运作时的振动、交通工具运行时的振动及人体运动产生的振动等都具有振动能，而且振动能具有较高的能量密度。基于振动的能量采集方法一般有三种：电磁式、静电式和压电式，其中压电式能量采集系统由于具有结构简单、不发热、无电磁干扰、无污染、易于加工及实现微型化、集成化等诸多优点而备受青睐。由于振动使压电元件输出的电压是交变的，而常见的微型电子设备供电是需要稳定的直流电压，所以，在压电元件与用电设备之间需要设计接口电路，最常见的是压电换能器与全桥整流电路（SEH）连接，但是全桥整流电路直接用于压电发电系统的效果并不理想，由于压电换能器的内部等效电路中电容Cp的存在，使得电压电流总是存在一定的相位差，导致全桥整流电路存在无功功率，采集效率低。
为提高压电振动能量采集系统的采集效率，研究人员提出了多种非线性能量提取电路，但是目前的这些非线性能量提取电路中，有些电路的能量采集效率受储能电容电压及负载阻抗的大小影响较大；有些电路实现起来过于复杂，且需要较多的外部控制电路，这些控制电路所消耗的功耗严重影响了系统的采集效率，还有些电路由于采用无源极值检测电路导致同步控制信号产生较大的相位滞后，这在压电换能器低电压情况下会严重降低采集效率。此外，这些电路均采用分立元件，体积较大，不利于集成。
发明内容
本发明所要解决的技术问题是提供一种可降低同步电荷采集相位滞后、减少元件数量降低电路功耗、回收检测电路中电容所存储的能量以提高压电能量采集效率的自供电的低相位滞后的压电振动能量采集电路。
本发明解决上述技术问题所采用的技术方案为：一种自供电的低相位滞后的压电振动能量采集电路，包括压电换能器、检测电容、电感、二极管、储能电容、衬底电平切换电路、正极值检测电路、负极值检测电路、正极值互锁开关、负极值互锁开关、正半周检测互锁开关和负半周检测互锁开关，所述的衬底电平切换电路分别与芯片的P型衬底、所述的压电换能器的第一输出端、第二输出端相连接，所述的正极值检测电路上具有第二包络检测外接电阻端、第一包络检测电容检测端、第二包络检测电阻检测端和控制信号端，所述的负极值检测电路上具有第二包络检测外接电阻端、第一包络检测电容检测端、第二包络检测电阻检测端和控制信号端，所述的检测电容的一端与所述的正极值检测电路的第一包络检测电容检测端连接，所述的检测电容的另一端与所述的负极值检测电路的第一包络检测电容检测端连接，所述的压电换能器的第一输出端分别与所述的正极值检测电路的第二包络检测外接电阻端、所述的负极值检测电路、所述的正极值互锁开关、所述的负极值互锁开关、所述的正半周检测互锁开关、所述的负半周检测互锁开关相连接，所述的压电换能器的第二输出端分别与所述的负极值检测电路的第二包络检测外接电阻端、所述的正极值检测电路、所述的正极值互锁开关、所述的负极值互锁开关、所述的正半周检测互锁开关、所述的负半周检测互锁开关相连接，所述的正极值检测电路分别与所述的正极值互锁开关、所述的负极值互锁开关相连接，所述的负极值检测电路分别与所述的正极值互锁开关、所述的负极值互锁开关相连接，所述的正极值互锁开关与所述的正半周检测互锁开关相连接，所述的负极值互锁开关与所述的负半周检测互锁开关相连接，所述的正半周检测互锁开关与所述的负半周检测互锁开关相连接并具有输出电感正端和输出电感负端，所述的电感的一端和所述的二极管的正极分别与所述的输出电感正端相连接，所述的二极管的负极和所述的储能电容的一端连接后作为输出直流电源的正极，所述的电感的另一端、所述的输出电感负端和所述的储能电容的另一端均接地（作为输出直流电源的负极）。
进一步地，所述的正极值检测电路包括第一NMOS管、第二NMOS管、第一PMOS管、第二PMOS管和第一电阻，所述的第一NMOS管的源极与漏极之间连接有第一寄生二极管，所述的第二NMOS管的源极与漏极之间连接有第二寄生二极管，所述的第一PMOS管的源极与漏极之间连接有第三寄生二极管，所述的第二PMOS管的源极与漏极之间连接有第四寄生二极管，所述的第一NMOS管的源极、所述的第一PMOS管的源极、所述的第二NMOS管的源极均与所述的压电换能器的第二输出端连接，所述的第一NMOS管的栅极与所述的压电换能器的第一输出端连接，所述的第一NMOS管的漏极、所述的第一PMOS管的栅极和漏极、所述的第二PMOS管的源极相连接为所述的第一包络检测电容检测端，所述的第二NMOS管的漏极和栅极、所述的第二PMOS管的栅极、所述的第一电阻的一端相连接为所述的第二包络检测电阻检测端，所述的第二PMOS管的漏极为所述的控制信号端，所述的第一电阻的另一端为所述的第二包络检测外接电阻端，所述的负极值检测电路包括第三NMOS管、第四NMOS管、第三PMOS管、第四PMOS管和第二电阻，所述的第三NMOS管的源极与漏极之间连接有第五寄生二极管，所述的第四NMOS管的源极与漏极之间连接有第六寄生二极管，所述的第三PMOS管的源极与漏极之间连接有第七寄生二极管，所述的第四PMOS管的源极与漏极之间连接有第八寄生二极管，所述的第三NMOS管的源极、第四NMOS管的源极、所述的第三PMOS管的源极均与所述的压电换能器的第一输出端连接，所述的第三NMOS管的栅极与所述的压电换能器的第二输出端连接，所述的第三NMOS管的漏极、所述的第三PMOS管的漏极和栅极、所述的第四PMOS管的源极相连接为所述的第一包络检测电容检测端，所述的第四NMOS管的漏极和栅极、所述的第四PMOS管的栅极、所述的第二电阻的一端相连接为所述的第二包络检测电阻检测端，所述的第四PMOS管的漏极为所述的控制信号端，所述的第二电阻的另一端为所述的第二包络检测外接电阻端。
进一步地，所述的衬底电平切换电路包括第五NMOS管和第六NMOS管，所述的第五NMOS管的源极和漏极之间连接有第九寄生二极管，所述的第六NMOS管的源极和漏极之间连接有第十寄生二极管，所述的第五NMOS管的源极和所述的第六NMOS管的源极均与芯片的P型衬底连接，所述的第五NMOS管的漏极、所述的第六NMOS管的栅极均与所述的压电换能器的第一输出端连接，所述的第五NMOS管的栅极、所述的第六NMOS管的漏极均与所述的压电换能器的第二输出端连接。
进一步地，所述的正半周检测互锁开关包括第七NMOS管和第五PMOS管，所述的第七NMOS管的源极和漏极之间连接有第十一寄生二极管，所述的第五PMOS管的源极和漏极之间连接有第十二寄生二极管，所述的负半周检测互锁开关包括第八NMOS管和第六PMOS管，所述的第八NMOS管的源极和漏极之间连接有第十三寄生二极管，所述的第六PMOS管的源极和漏极之间连接有第十四寄生二极管，所述的正极值互锁开关包括第九NMOS管、第十NMOS管、第七PMOS管和第三电阻，所述的第九NMOS管的源极和漏极之间连接有第十五寄生二极管，所述的第七PMOS管的源极和漏极之间连接有第十六寄生二极管，所述的第十NMOS管的源极和漏极之间连接有第十七寄生二极管，所述的负极值互锁开关包括第十一NMOS管、第十二NMOS管、第八PMOS管和第四电阻，所述的第十一NMOS管的源极和漏极之间连接有第十八寄生二极管，所述的第八PMOS管的源极和漏极之间连接有第十九寄生二极管，所述的第十二NMOS管的源极和漏极之间连接有第二十寄生二极管，所述的第七NMOS管的源极和所述的第八NMOS管的源极相连接为输出电感正端，所述的第七NMOS管的栅极、所述的第十一NMOS管的源极、所述的第八PMOS管的漏极均与所述的压电换能器的第二输出端连接，所述的第七NMOS管的漏极、所述的第九NMOS管的漏极、所述的第七PMOS管的源极相连接，所述的第八NMOS管的栅极、第九NMOS管的源极、所述的第七PMOS管的漏极均与所述的压电换能器的第一输出端连接，所述的第八NMOS管的漏极、所述的第十一NMOS管的漏极、所述的第八PMOS管的源极相连接，所述的第九NMOS管的栅极、所述的第八PMOS管的栅极、所述的第十NMOS管的栅极、所述的第三电阻的一端相连接为控制信号端，所述的第三电阻的另一端接地，所述的第十一NMOS管的栅极、所述的第七PMOS管的栅极、所述的第十二NMOS管的栅极、所述的第四电阻的一端相连接为控制信号端，所述的第四电阻的另一端接地，所述的第五PMOS管的源极和所述的第六PMOS管的源极相连接为输出电感负端，所述的第五PMOS管的漏极与所述的第十NMOS管的源极连接，所述的第五PMOS管的栅极、所述的第十二NMOS管的漏极均与所述的压电换能器的第一输出端连接，所述的第六PMOS管的漏极与所述的第十二NMOS管的源极连接，所述的第六PMOS管的栅极、第十NMOS管的漏极均与所述的压电换能器的第二输出端连接。
与现有技术相比，本发明的优点是该压电振动能量采集电路在采集振动能量并转换为直流电压输出的过程中，降低了同步电荷采集相位滞后，并回收检测电路中电容所存储的能量，同时由于采用MOS管作为开关电路降低了采集主回路中的导通电压和导通电阻，也减少了元件数量降低了电路功耗，从而提高了压电能量的采集效率；此外，该压电振动能量采集电路采用集成电路的方法减少了电路体积，易于压电能量采集系统的集成。
附图说明
图1为本发明的整体电路连接框图；
图2为本发明的正极值检测电路和负极值检测电路的电路图；
图3为本发明的衬底电平切换电路、正极值互锁开关、负极值互锁开关、正半周检测互锁开关和负半周检测互锁开关的电路图；
图4为本发明的低相位滞后模式下能量提取过程的电压（a）和电流(b)波形图。
具体实施方式
以下结合附图实施例对本发明作进一步详细描述。
如图所示，一种自供电的低相位滞后的压电振动能量采集电路，包括压电换能器PZT、检测电容C1、电感L、二极管D0、储能电容Csto、衬底电平切换电路、正极值检测电路、负极值检测电路、正极值互锁开关、负极值互锁开关、正半周检测互锁开关和负半周检测互锁开关，正极值检测电路包括第一NMOS管Mn1、第二NMOS管Mn2、第一PMOS管Mp1、第二PMOS管Mp2和第一电阻R1，第一NMOS管Mn1的源极与漏极之间连接有第一寄生二极管D1，第二NMOS管Mn2的源极与漏极之间连接有第二寄生二极管D2，第一PMOS管Mp1的源极与漏极之间连接有第三寄生二极管D3，第二PMOS管Mp2的源极与漏极之间连接有第四寄生二极管D4，第一NMOS管Mn1的源极、第一PMOS管Mp1的源极、第二NMOS管Mn2的源极均与压电换能器PZT的第二输出端PZT2连接，第一NMOS管Mn1的栅极与压电换能器PZT的第一输出端PZT1连接，第一NMOS管Mn1的漏极、第一PMOS管Mp1的栅极和漏极、第二PMOS管Mp2的源极相连接为第一包络检测电容检测端CDET1，第二NMOS管Mn2的漏极和栅极、第二PMOS管Mp2的栅极、第一电阻R1的一端相连接为第二包络检测电阻检测端RDET1，第二PMOS管Mp2的漏极为控制信号端CON1，第一电阻R1的另一端为第二包络检测外接电阻端RP1，压电换能器PZT的第一输出端PZT1与第二包络检测外接电阻端RP1相连接，负极值检测电路包括第三NMOS管Mn3、第四NMOS管Mn4、第三PMOS管Mp3、第四PMOS管Mp4和第二电阻R2，第三NMOS管Mn3的源极与漏极之间连接有第五寄生二极管D5，第四NMOS管Mn4的源极与漏极之间连接有第六寄生二极管D6，第三PMOS管Mp3的源极与漏极之间连接有第七寄生二极管D7，第四PMOS管Mp4的源极与漏极之间连接有第八寄生二极管D8，第三NMOS管Mn3的源极、第四NMOS管Mn4的源极、第三PMOS管Mp3的源极均与压电换能器PZT的第一输出端PZT1连接，第三NMOS管Mn3的栅极与压电换能器PZT的第二输出端PZT2连接，第三NMOS管Mn3的漏极、第三PMOS管Mp3的漏极和栅极、第四PMOS管Mp4的源极相连接为第一包络检测电容检测端CDET2，检测电容C1的一端与第一包络检测电容检测端CDET1连接，检测电容C1的另一端与第一包络检测电容检测端CDET2连接，第四NMOS管Mn4的漏极和栅极、第四PMOS管Mp4的栅极、第二电阻R2的一端相连接为所述的第二包络检测电阻检测端RDET2，第四PMOS管Mp4的漏极为控制信号端CON2，第二电阻R2的另一端为第二包络检测外接电阻端RP2，压电换能器PZT的第二输出端PZT2与第二包络检测外接电阻端RP2相连接；
衬底电平切换电路包括第五NMOS管Mn5和第六NMOS管Mn6，第五NMOS管Mn5的源极和漏极之间连接有第九寄生二极管D9，第六NMOS管Mn6的源极和漏极之间连接有第十寄生二极管D10，第五NMOS管Mn5的源极和第六NMOS管Mn6的源极均与芯片的P型衬底Sub连接，第五NMOS管Mn5的漏极、第六NMOS管Mn6的栅极均与压电换能器PZT的第一输出端PZT1连接，第五NMOS管Mn5的栅极、第六NMOS管Mn6的漏极均与压电换能器PZT的第二输出端PZT2连接；
正半周检测互锁开关包括第七NMOS管Mn7和第五PMOS管Mp5，第七NMOS管Mn7的源极和漏极之间连接有第十一寄生二极管D11，第五PMOS管Mp5的源极和漏极之间连接有第十二寄生二极管D12，负半周检测互锁开关包括第八NMOS管Mn8和第六PMOS管Mp6，第八NMOS管Mn8的源极和漏极之间连接有第十三寄生二极管D13，第六PMOS管Mp6的源极和漏极之间连接有第十四寄生二极管D14，正极值互锁开关包括第九NMOS管Mn9、第十NMOS管Mn10、第七PMOS管Mp7和第三电阻R3，第九NMOS管Mn9的源极和漏极之间连接有第十五寄生二极管D15，第七PMOS管Mp7的源极和漏极之间连接有第十六寄生二极管D16，第十NMOS管Mn10的源极和漏极之间连接有第十七寄生二极管D17，负极值互锁开关包括第十一NMOS管Mn11、第十二NMOS管Mn12、第八PMOS管Mp8和第四电阻R4，第十一NMOS管Mn11的源极和漏极之间连接有第十八寄生二极管D18，第八PMOS管Mp8的源极和漏极之间连接有第十九寄生二极管D19，第十二NMOS管Mn12的源极和漏极之间连接有第二十寄生二极管D20，第七NMOS管Mn7的源极和第八NMOS管Mn8的源极相连接为输出电感正端RPIN，第七NMOS管Mn7的栅极、第十一NMOS管Mn11的源极、第八PMOS管Mp8的漏极均与压电换能器PZT的第二输出端PZT2连接，第七NMOS管Mn7的漏极、第九NMOS管Mn9的漏极、第七PMOS管Mp7的源极相连接，第八NMOS管Mn8的栅极、第九NMOS管Mn9的源极、第七PMOS管Mp7的漏极均与压电换能器PZT的第一输出端PZT1连接，第八NMOS管Mn8的漏极、第十一NMOS管Mn11的漏极、第八PMOS管Mp8的源极相连接，第九NMOS管Mn9的栅极、第八PMOS管Mp8的栅极、第十NMOS管Mn10的栅极、第三电阻R3的一端相连接为控制信号端CON1，第三电阻R3的另一端接地，第十一NMOS管Mn11的栅极、第七PMOS管Mp7的栅极、第十二NMOS管Mn12的栅极、第四电阻R4的一端相连接为控制信号端CON2，第四电阻R4的另一端接地，第五PMOS管Mp5的源极和第六PMOS管Mp6的源极相连接为输出电感负端LPIN，第五PMOS管Mp5的漏极与第十NMOS管Mn10的源极连接，第五PMOS管Mp5的栅极、第十二NMOS管Mn12的漏极均与压电换能器PZT的第一输出端PZT1连接，第六PMOS管Mp6的漏极与第十二NMOS管Mn12的源极连接，第六PMOS管Mp6的栅极、第十NMOS管Mn10的漏极均与压电换能器PZT的第二输出端PZT2连接，电感L的一端和二极管D0的正极分别与输出电感正端RPIN相连接，二极管D0的负极和储能电容Csto的一端连接后作为输出直流电源的正极，电感L的另一端、输出电感负端LPIN和储能电容Csto的另一端均接地。
上述实施例中，衬底电平切换电路的具体工作原理为：由于CMOS的N阱工艺中，N阱和P衬底构成寄生二极管，在CMOS电路中，衬底需要接最低电平，以确保二极管处于反偏状态，而且要求从衬底Sub流出的电流为0，所以在压电换能器PZT的两个输出端PZT1和PZT2之间直接连接一个衬底电平切换电路，如图3所示，第五NMOS管Mn5和第六NMOS管Mn6构成了该衬底电平切换电路，Mn5和Mn6的源极都与衬底Sub直接相连，Mn5的漏极和Mn6的栅极相连后接PZT1，Mn6的漏极和Mn5的栅极相连后接PZT2。假设定义VPZT2>VPZT1的半周期为正半周期，VPZT1>VPZT2的半周期为负半周期，在正半周期里，Mn5开启，Mn6关闭，所以衬底Sub与PZT1直接短接；在负半周期里，Mn5关闭，Mn6开启，所以衬底Sub与PZT2直接短接，实现了衬底在整个芯片中处于最低电平。
极值检测电路的具体工作原理为：该电路由正极值检测电路和负极值检测电路构成，如图2所示，只需要一个外部检测电容C1即可完成极值检测。由于正极值检测电路与负极值检测电路是完全对称的，所以以正半周期为例，MOS管的阈值电压为Vth，当VPZT2-VPZT1>Vth后，负极值检测电路里的第三NMOS管Mn3处于导通状态，由于MOS管导通电阻和导通压降很低，所以CDET2与PZT1直接导通，而正极值检测电路里的第一NMOS管Mn1处于截止状态。第一PMOS管Mp1漏极与栅极短接后与CDET1相连，其源极与PZT2相连，在VPZT2不断上升的过程中，由于Mp1的栅极起始电压低于源极电压，所以Mp1处于导通状态直到VCDET1上升到其关断阈值电压VPZT2-Vth，随着VPZT2的不断升高，VCDET1也一直保持其跟随特性，使VCDET1=VPZT2-Vth。由于第一NMOS管Mn1的第一寄生二极管D1的存在，其导通压降为VD>Vth, Mn1管的第一寄生二极管D1在这个阶段不起作用，第一PMOS管Mp1与检测电容C1构成第一路包络检测(envelope)，其包络降低压降为Vth。而第二NMOS管Mn2与第一电阻R1构成了第二个包络检测电路(envelope)，Mn2管的源极与PZT2相连，而漏极与栅极短接后与RDET1脚相连，第一电阻R1=1MΩ，其一端与RDET1相连，另外一端与RP1管脚相连，在VPZT2不断上升的过程中，Mn2管始终处于关闭状态，利用的是Mn2管的第二寄生二极管D2，通过第二寄生二极管D2与第一电阻R1构成检测电路，其导通压降为VD,所以第二包络检测的输出VRDET1= VPZT2-VD。电路中正极值检测电路中第二PMOS管Mp2作为极值检测电路的比较器（comparator），其源极与CDET1端相连，栅极与RDET1端相连，该比较器的比较的电压是第一检测电路的CDET1端与第二检测电路RDET1端的电压，其输出为控制信号CON1。在同步电荷提取阶段，由于采用CMOS工艺,与CON1控制脚相连的都为MOS管的栅极，所以需要一条回收线路将积累在检测电容C1上的电荷进行回收和利用，如图2所示，在正常回收能量的时候检测电容C1上的电能将通过第一二PMOS管Mp1的第三寄生二极管D3流到PZT2端，所以在能量采集过程中CDET1的电压VCDET1始终比PZT2的电压高一个二极管压降VD。
组合开关电路的具体工作原理为：极值检测电路在检测到极值位置信号后，输出一个控制信号来控制组合开关电路完成同步电荷能量提取，其电路图如图3所示，由正极值互锁开关、负极值互锁开关、正半周检测互锁开关和负半周检测互锁开关组成；其中，由正极值互锁开关和正半周检测互锁开关完成正半周的能量采集功能，而负极值互锁开关和负半周检测互锁开关完成负半周的能量采集功能。正半周检测互锁开关由第五PMOS管Mp5和第七NMOS管Mn7组成，负半周检测互锁开关由第六PMOS管Mp6和第八NMOS管Mn8组成，两个NMOS管Mn7和Mn8的源极短接后连接输出电感正端RPIN，Mn7的栅极连接PZT2端，Mn8的栅极连接PZT1端，两个PMOS管Mp5和Mp6的源极短接后连接输出电感负端LPIN，Mp5的栅极连接PZT1端，Mp6的栅极连接PZT2端。正半周期，当VPZT2-VPZT1> Vth后，正半周检测互锁开关的Mn7和Mp5处于开启状态，而负半周检测互锁开关的Mn8和Mp6处于关闭状态；由于正负半周电路完全对称，所以负半周期时，工作过程类似。正极值互锁开关由第七PMOS管Mp7、第九NMOS管Mn9、第十NMOS管Mn10和电阻R3组成，当到达正向极值位置后，正极值检测电路输出的控制信号输出到CON1端，传送的信号为VCDET1的高电平，而此时负极值检测电路输出CON2的输出一直保持低电平，正极值互锁开关的输入不只包括正极值检测电路的CON1，还需要负极值检测电路的CON2，为了防止CON2和CON1端口断开而出现悬空状态，在两个端口可以设置第三电阻R3和第四电阻R4。如图3所示，CON1控制端与NMOS管Mn9和Mn10的栅极相连，CON2与PMOS管Mp7的栅极相连，Mp7的漏极和Mn9的源极短接后与PZT1端相连，Mp7的源极和Mn9的漏极短接后与Mn7的漏极相连，Mn10的漏极与PZT2端相连，Mn10的源极与Mp5的漏极相连，由于正、负极值互锁开关是完全对称的，所以负极值互锁开关的连接方式不再详细展开。当正极值检测电路检测到极值信号后，输出一个高电平VCDET1至CON1端，而此时Mn7和Mp5已经处于开启状态，但由于还有没回路电流，所以Mn10的源极也为低电平，所以VCDET1也触发Mn10开启，由于Mn10传送的是PZT2高电平，一般情况下将有高电平阈值损失存在，而根据极值检测电路的分析可知，能量采集过程中CDET1的电压VCDET1始终比PZT2的电压高一个二极管压降VD，而VD>Vth，所以，Mn10的源端电平输出是PZT2端的电平，不需要配置PMOS管组成互补结构。此外，采用CMOS工艺的电路中，由于MOS管自己的寄生二极管和MOS双向导通等作用，在LC谐振的第一阶段完成后，由于原有电感的电流回路断开，所以电感会产生感应电动势。如图3所示，如果极值互锁开关只设置了Mn10和Mn12两个开关，则在正半周期提取的LC谐振第一阶段结束的时候，由于Mn10还处于开启状态，电感产生的电动势将导致电感直接通过Mp5和Mn8的寄生二极管直接短路，并将电感存储的能量消耗掉。所以在设计的电路结构中增加了两个互锁的PMOS管Mp7和Mp8防止出现以上漏电回路。以正半周期为例，在采集过程中，Mp8管的栅极连接的是PZT2端过来的高电平，所以Mp8管是关闭的，两个控制信号的互锁结构防止由于寄生二极管的存在所导致的漏电发生；在负半周期时，Mp7管的作用也是一样的。但是 Mp7在正半周期里，由于其栅极一直为低电平，所以当PZT2端的高电平传送过来时Mp7将一直开启，但是由于此时PZT1=0V，而PMOS传送低电平将有一个阈值损失，也就是说，在Mp7的源极将有一个值为Vtp的电平存在，这将严重影响能量采集效率，所以在PMOS管Mp7的位置配置了一个互补的NMOS管Mn9，由于此时PZT1=0V，VCDET1>Vth, 所以Mn9达到阈值条件而开启,而且解决了阈值损失问题；在负半周期里Mp8和Mn11的工作原理与上述描述相同，不再重复。
需要说明的是，由于普通的NMOS管在芯片里是直接在P-Sub上加工，而且其源端是和P-Sub连接在一起的，所以不能直接在非最低电压点的串联支路中作为开关使用。整个芯片中的NMOS管中，Mn5和Mn6是用来自动选择P-Sub与压电元件最低点相连，其它的所有NMOS管都需要与P-Sub隔离，如图2和图3所示，所设计的其它NMOS管都采用 Deep N-WELL将NMOS管的源端与P-Sub隔离开。
以下以低相位滞后模式下某一个典型的能量提取过程为例，电压和电流波形如图4所示，在t0时刻，压电换能器PZT输出的电荷的电压VPZT2积累到最大值后开始下降，第一包络检测电容上的电压VCDET1保持不变，而第二包络检测的电阻上的电压VRDET1随着VPZT2的下降也开始下降；到了t1时刻，VPZT2-VRDET1达到MOS管开启阈值Vth，开启能量提取，VPZT2、VCDET1和VRDET1都开始下降，电流变化波形如图4(b)所示，压电换能器PZT内部的受夹电容Cp与电感L产生谐振，随着电压的下降，受夹电容Cp的输出电流I Cp 和电感L 的输入电流I L 开始上升，由于第一包络检测中Mp1的第三寄生二极管D3没有达到开启电压VD,所以检测电容C1上的电压没有变化，随着VPZT2的快速下降，Mp1的第三寄生二极管D3达到开启条件，检测电容C1的能量回收回路打开，检测电容C1的输出电流I C1 也开始上升；到达t2时刻，组合开关的开启条件VPZT2-VRDET1低于阈值电压，LC谐振第一阶段完成，两个电容的输出电流I Cp 和I C1 和电感L 的输入电流I L 都达到最大值。由于电感L 保持电流不变的特性，电感L 将产生一个等于外部储能电容Csto原有电压VCsto加上二极管D0导通电压VD的感应电动势，使二极管D0导通，并通过二极管D0对储能电容Csto进行充电。如图4（b）所示，储能电容Csto的输入电流I Csto 开始增加，但和电感电流I L 没有完全重合，主要是由于受夹电容Cp还有部分残存电荷通过亚阈值导通状态的组合开关进行放电，Cp的电荷放完后，I Csto 和I L 完全重合，该阶段储能电容Csto的电压VCsto开始升高，如图4（a）的所示。值得注意的是，无论VCsto原始电压多高，电感L都可以通过产生的感应电动势对储能电容Csto进行充电，实现了储能电容Csto的电压状态不影响能量采集效率的优点。到达t3时刻，储能电容Csto从电感端提取能量的过程完成，IL下降到零，而VCsto上升到一个新的电平后不再变化, 在这个阶段检测电容C1上的大部分电荷已经被回收，但是小于VD的这部分电能由于回收通路断开，所以一直留在检测电容C1上。在t3时刻后，由于已经进入负半周期, 等效的电流源已经反向，所以对检测电容C1进行反向充电，到t4时刻检测电容C1端的电荷完全变成零，从而开始负半周期的能量积累过程。
Claims (4)
1.一种自供电的低相位滞后的压电振动能量采集电路，其特征在于包括压电换能器（PZT）、检测电容（C1）、电感（L）、二极管（D0）、储能电容（Csto）、衬底电平切换电路、正极值检测电路、负极值检测电路、正极值互锁开关、负极值互锁开关、正半周检测互锁开关和负半周检测互锁开关，所述的衬底电平切换电路分别与芯片的P型衬底（Sub）、所述的压电换能器（PZT）的第一输出端（PZT1）、第二输出端（PZT2）相连接，所述的正极值检测电路上具有第二包络检测外接电阻端（RP1）、第一包络检测电容检测端（CDET1）、第二包络检测电阻检测端（RDET1）和控制信号端（CON1），所述的负极值检测电路上具有第二包络检测外接电阻端（RP2）、第一包络检测电容检测端（CDET2）、第二包络检测电阻检测端（RDET2）和控制信号端（CON2），所述的检测电容（C1）的一端与所述的正极值检测电路的第一包络检测电容检测端（CDET1）连接，所述的检测电容（C1）的另一端与所述的负极值检测电路的第一包络检测电容检测端（CDET2）连接，所述的压电换能器（PZT）的第一输出端（PZT1）分别与所述的正极值检测电路的第二包络检测外接电阻端（RP1）、所述的负极值检测电路、所述的正极值互锁开关、所述的负极值互锁开关、所述的正半周检测互锁开关、所述的负半周检测互锁开关相连接，所述的压电换能器（PZT）的第二输出端（PZT2）分别与所述的负极值检测电路的第二包络检测外接电阻端（RP2）、所述的正极值检测电路、所述的正极值互锁开关、所述的负极值互锁开关、所述的正半周检测互锁开关、所述的负半周检测互锁开关相连接，所述的正极值检测电路分别与所述的正极值互锁开关、所述的负极值互锁开关相连接，所述的负极值检测电路分别与所述的正极值互锁开关、所述的负极值互锁开关相连接，所述的正极值互锁开关与所述的正半周检测互锁开关相连接，所述的负极值互锁开关与所述的负半周检测互锁开关相连接，所述的正半周检测互锁开关与所述的负半周检测互锁开关相连接并具有输出电感正端（RPIN）和输出电感负端（LPIN），所述的电感（L）的一端和所述的二极管（D0）的正极分别与所述的输出电感正端（RPIN）相连接，所述的二极管（D0）的负极和所述的储能电容（Csto）的一端连接后作为输出直流电源的正极，所述的电感（L）的另一端、所述的输出电感负端（LPIN）和所述的储能电容（Csto）的另一端均接地。
2.如权利要求1所述的一种自供电的低相位滞后的压电振动能量采集电路，其特征在于：所述的正极值检测电路包括第一NMOS管（Mn1）、第二NMOS管（Mn2）、第一PMOS管（Mp1）、第二PMOS管（Mp2）和第一电阻（R1），所述的第一NMOS管（Mn1）的源极与漏极之间连接有第一寄生二极管（D1），所述的第二NMOS管（Mn2）的源极与漏极之间连接有第二寄生二极管（D2），所述的第一PMOS管（Mp1）的源极与漏极之间连接有第三寄生二极管（D3），所述的第二PMOS管（Mp2）的源极与漏极之间连接有第四寄生二极管（D4），所述的第一NMOS管（Mn1）的源极、所述的第一PMOS管（Mp1）的源极、所述的第二NMOS管（Mn2）的源极均与所述的压电换能器（PZT）的第二输出端（PZT2）连接，所述的第一NMOS管（Mn1）的栅极与所述的压电换能器（PZT）的第一输出端（PZT1）连接，所述的第一NMOS管（Mn1）的漏极、所述的第一PMOS管（Mp1）的栅极和漏极、所述的第二PMOS管（Mp2）的源极相连接为所述的第一包络检测电容检测端（CDET1），所述的第二NMOS管（Mn2）的漏极和栅极、所述的第二PMOS管（Mp2）的栅极、所述的第一电阻（R1）的一端相连接为所述的第二包络检测电阻检测端（RDET1），所述的第二PMOS管（Mp2）的漏极为所述的控制信号端（CON1），所述的第一电阻（R1）的另一端为所述的第二包络检测外接电阻端（RP1），所述的负极值检测电路包括第三NMOS管（Mn3）、第四NMOS管（Mn4）、第三PMOS管（Mp3）、第四PMOS管（Mp4）和第二电阻（R2），所述的第三NMOS管（Mn3）的源极与漏极之间连接有第五寄生二极管（D5），所述的第四NMOS管（Mn4）的源极与漏极之间连接有第六寄生二极管（D6），所述的第三PMOS管（Mp3）的源极与漏极之间连接有第七寄生二极管（D7），所述的第四PMOS管（Mp4）的源极与漏极之间连接有第八寄生二极管（D8），所述的第三NMOS管（Mn3）的源极、第四NMOS管（Mn4）的源极、所述的第三PMOS管（Mp3）的源极均与所述的压电换能器（PZT）的第一输出端（PZT1）连接，所述的第三NMOS管（Mn3）的栅极与所述的压电换能器（PZT）的第二输出端（PZT2）连接，所述的第三NMOS管（Mn3）的漏极、所述的第三PMOS管（Mp3）的漏极和栅极、所述的第四PMOS管（Mp4）的源极相连接为所述的第一包络检测电容检测端（CDET2），所述的第四NMOS管（Mn4）的漏极和栅极、所述的第四PMOS管（Mp4）的栅极、所述的第二电阻（R2）的一端相连接为所述的第二包络检测电阻检测端（RDET2），所述的第四PMOS管（Mp4）的漏极为所述的控制信号端（CON2），所述的第二电阻（R2）的另一端为所述的第二包络检测外接电阻端（RP2）。
3.如权利要求1所述的一种自供电的低相位滞后的压电振动能量采集电路，其特征在于：所述的衬底电平切换电路包括第五NMOS管（Mn5）和第六NMOS管（Mn6），所述的第五NMOS管（Mn5）的源极和漏极之间连接有第九寄生二极管（D9），所述的第六NMOS管（Mn6）的源极和漏极之间连接有第十寄生二极管（D10），所述的第五NMOS管（Mn5）的源极和所述的第六NMOS管（Mn6）的源极均与芯片的P型衬底（Sub）连接，所述的第五NMOS管（Mn5）的漏极、所述的第六NMOS管（Mn6）的栅极均与所述的压电换能器（PZT）的第一输出端（PZT1）连接，所述的第五NMOS管（Mn5）的栅极、所述的第六NMOS管（Mn6）的漏极均与所述的压电换能器（PZT）的第二输出端（PZT2）连接。
4.如权利要求1所述的一种自供电的低相位滞后的压电振动能量采集电路，其特征在于：所述的正半周检测互锁开关包括第七NMOS管（Mn7）和第五PMOS管（Mp5），所述的第七NMOS管（Mn7）的源极和漏极之间连接有第十一寄生二极管（D11），所述的第五PMOS管（Mp5）的源极和漏极之间连接有第十二寄生二极管（D12），所述的负半周检测互锁开关包括第八NMOS管（Mn8）和第六PMOS管（Mp6），所述的第八NMOS管（Mn8）的源极和漏极之间连接有第十三寄生二极管（D13），所述的第六PMOS管（Mp6）的源极和漏极之间连接有第十四寄生二极管（D14），所述的正极值互锁开关包括第九NMOS管（Mn9）、第十NMOS管（Mn10）、第七PMOS管（Mp7）和第三电阻（R3），所述的第九NMOS管（Mn9）的源极和漏极之间连接有第十五寄生二极管（D15），所述的第七PMOS管（Mp7）的源极和漏极之间连接有第十六寄生二极管（D16），所述的第十NMOS管（Mn10）的源极和漏极之间连接有第十七寄生二极管（D17），所述的负极值互锁开关包括第十一NMOS管（Mn11）、第十二NMOS管（Mn12）、第八PMOS管（Mp8）和第四电阻（R4），所述的第十一NMOS管（Mn11）的源极和漏极之间连接有第十八寄生二极管（D18），所述的第八PMOS管（Mp8）的源极和漏极之间连接有第十九寄生二极管（D19），所述的第十二NMOS管（Mn12）的源极和漏极之间连接有第二十寄生二极管（D20），所述的第七NMOS管（Mn7）的源极和所述的第八NMOS管（Mn8）的源极相连接为输出电感正端（RPIN），所述的第七NMOS管（Mn7）的栅极、所述的第十一NMOS管（Mn11）的源极、所述的第八PMOS管（Mp8）的漏极均与所述的压电换能器（PZT）的第二输出端（PZT2）连接，所述的第七NMOS管（Mn7）的漏极、所述的第九NMOS管（Mn9）的漏极、所述的第七PMOS管（Mp7）的源极相连接，所述的第八NMOS管（Mn8）的栅极、第九NMOS管（Mn9）的源极、所述的第七PMOS管（Mp7）的漏极均与所述的压电换能器（PZT）的第一输出端（PZT1）连接，所述的第八NMOS管（Mn8）的漏极、所述的第十一NMOS管（Mn11）的漏极、所述的第八PMOS管（Mp8）的源极相连接，所述的第九NMOS管（Mn9）的栅极、所述的第八PMOS管（Mp8）的栅极、所述的第十NMOS管（Mn10）的栅极、所述的第三电阻（R3）的一端相连接为控制信号端（CON1），所述的第三电阻（R3）的另一端接地，所述的第十一NMOS管（Mn11）的栅极、所述的第七PMOS管（Mp7）的栅极、所述的第十二NMOS管（Mn12）的栅极、所述的第四电阻（R4）的一端相连接为控制信号端（CON2），所述的第四电阻（R4）的另一端接地，所述的第五PMOS管（Mp5）的源极和所述的第六PMOS管（Mp6）的源极相连接为输出电感负端（LPIN），所述的第五PMOS管（Mp5）的漏极与所述的第十NMOS管（Mn10）的源极连接，所述的第五PMOS管（Mp5）的栅极、所述的第十二NMOS管（Mn12）的漏极均与所述的压电换能器（PZT）的第一输出端（PZT1）连接，所述的第六PMOS管（Mp6）的漏极与所述的第十二NMOS管（Mn12）的源极连接，所述的第六PMOS管（Mp6）的栅极、第十NMOS管（Mn10）的漏极均与所述的压电换能器（PZT）的第二输出端（PZT2）连接。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20170322 |
|
| WD01 | Invention patent application deemed withdrawn after publication |