JP2003317201A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2003317201A JP2003317201A JP2002125798A JP2002125798A JP2003317201A JP 2003317201 A JP2003317201 A JP 2003317201A JP 2002125798 A JP2002125798 A JP 2002125798A JP 2002125798 A JP2002125798 A JP 2002125798A JP 2003317201 A JP2003317201 A JP 2003317201A
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- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/02—Recording, reproducing, or erasing methods; Read, write or erase circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B2005/0002—Special dispositions or recording techniques
- G11B2005/0005—Arrangements, methods or circuits
- G11B2005/001—Controlling recording characteristics of record carriers or transducing characteristics of transducers by means not being part of their structure
- G11B2005/0013—Controlling recording characteristics of record carriers or transducing characteristics of transducers by means not being part of their structure of transducers, e.g. linearisation, equalisation
- G11B2005/0016—Controlling recording characteristics of record carriers or transducing characteristics of transducers by means not being part of their structure of transducers, e.g. linearisation, equalisation of magnetoresistive transducers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/012—Recording on, or reproducing or erasing from, magnetic disks
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- Amplifiers (AREA)
- Hall/Mr Elements (AREA)
- Measuring Magnetic Variables (AREA)
- Magnetic Heads (AREA)
- Recording Or Reproducing By Magnetic Means (AREA)
Abstract
(57)【要約】
【課題】 従来のＣｕｒｒｅｎｔ ｂｉａｓ／Ｖｏｌｔ
ａｇｅ ｓｅｎｓｅ方式では、高インピーダンス回路と
なり、ＭＲヘッドとの整合が取りにくく、また、ノイズ
が飛び込み易いという問題もあった。 【解決手段】 ＭＲヘッドの両端に対し、一定電圧値を
保ったバイアス電圧を印加し、かつ、バイアス電圧の中
間電位を接地電位に保つ回路構成をとった。
ａｇｅ ｓｅｎｓｅ方式では、高インピーダンス回路と
なり、ＭＲヘッドとの整合が取りにくく、また、ノイズ
が飛び込み易いという問題もあった。 【解決手段】 ＭＲヘッドの両端に対し、一定電圧値を
保ったバイアス電圧を印加し、かつ、バイアス電圧の中
間電位を接地電位に保つ回路構成をとった。
Description
【０００１】
【発明の属する技術分野】この発明は半導体集積回路に
関し、さらに詳しくは、磁気記録媒体を用いた記録装置
より、ＭＲヘッドを用いて読み取られた信号を、次段の
リードアンプ回路に入力する回路に関するものである。
関し、さらに詳しくは、磁気記録媒体を用いた記録装置
より、ＭＲヘッドを用いて読み取られた信号を、次段の
リードアンプ回路に入力する回路に関するものである。
【０００２】
【従来の技術】従来、磁気記録媒体よりＭＲ（ｍａｇｎ
ｅｔｏ−ｒｅｓｉｓｔｉｖｅ）素子を用いたヘッド（以
下ＭＲヘッドと称する）によって読み取られた信号を、
次段のリードアンプ回路に入力するための方式として
は、ＭＲヘッドに一定電流を与え（Ｃｕｒｒｅｎｔ ｂ
ｉａｓ）、抵抗値の変化による電圧の変化を読み取る
（Ｖｏｌｔａｇｅ ｓｅｎｓｅ）方式があった。
ｅｔｏ−ｒｅｓｉｓｔｉｖｅ）素子を用いたヘッド（以
下ＭＲヘッドと称する）によって読み取られた信号を、
次段のリードアンプ回路に入力するための方式として
は、ＭＲヘッドに一定電流を与え（Ｃｕｒｒｅｎｔ ｂ
ｉａｓ）、抵抗値の変化による電圧の変化を読み取る
（Ｖｏｌｔａｇｅ ｓｅｎｓｅ）方式があった。
【０００３】ここで、本願で言うＭＲ素子とは、外部磁
界を加えると抵抗が変化する磁気抵抗（ＭＲ）効果を示
す素子全般を意味しており、その中にはＧＭＲ（ｇｉａ
ｎｔｍａｇｎｅｔｏ−ｒｅｓｉｓｔｉｖｅ）素子、ある
いはＴＭＲ（ｔｕｎｎｅｌｍａｇｎｅｔｏ−ｒｅｓｉｓ
ｔｉｖｅ）素子等を含むものである。
界を加えると抵抗が変化する磁気抵抗（ＭＲ）効果を示
す素子全般を意味しており、その中にはＧＭＲ（ｇｉａ
ｎｔｍａｇｎｅｔｏ−ｒｅｓｉｓｔｉｖｅ）素子、ある
いはＴＭＲ（ｔｕｎｎｅｌｍａｇｎｅｔｏ−ｒｅｓｉｓ
ｔｉｖｅ）素子等を含むものである。
【０００４】図７に、従来のＣｕｒｒｅｎｔ ｂｉａｓ
／ Ｖｏｌｔａｇｅ ｓｅｎｓｅ方式の回路構成を示
す。ここで、１はＭＲヘッド、また、２はリードアンプ
を示す。図７の回路構成を以下に説明する。まず、ＭＲ
ヘッド１は両端に大きさの等しい抵抗Ｒ１１とＲ１２が
接続され、さらにそれらの中間点がオペアンプＯＰ２に
より接地（ＧＮＤ）と同電位になるように構成されてい
る。これはＭＲヘッド１は、機器の振動等により、しば
しば図には未表示の記録媒体であるディスクとの衝突を
生じることがあり、この時にＭＲヘッド１からディスク
ヘ過電流が発生し、それによりＭＲヘッド１を破壊する
ことがあるためである。
／ Ｖｏｌｔａｇｅ ｓｅｎｓｅ方式の回路構成を示
す。ここで、１はＭＲヘッド、また、２はリードアンプ
を示す。図７の回路構成を以下に説明する。まず、ＭＲ
ヘッド１は両端に大きさの等しい抵抗Ｒ１１とＲ１２が
接続され、さらにそれらの中間点がオペアンプＯＰ２に
より接地（ＧＮＤ）と同電位になるように構成されてい
る。これはＭＲヘッド１は、機器の振動等により、しば
しば図には未表示の記録媒体であるディスクとの衝突を
生じることがあり、この時にＭＲヘッド１からディスク
ヘ過電流が発生し、それによりＭＲヘッド１を破壊する
ことがあるためである。
【０００５】次にＭＲヘッド１に流れるバイアス電流Ｉ
ｍｒは、電流源ＣＳ１により、正の電源電圧Ｖｃｃから
抵抗Ｒ９に流れる電流Ｉｓと、抵抗Ｒ９、抵抗Ｒ１０と
により、Ｉｍｒ＝Ｒ９／Ｒ１０×Ｉｓの関係により決め
られる。また、抵抗Ｒ５、抵抗Ｒ６はＮＭＯＳトランジ
スタＮＭ１とＰＭＯＳトランジスタＰＭ１の寄生容量の
影響を防ぐために接続されており、コンデンサＣ１〜Ｃ
３はバイアス電流Ｉｍｒによるノイズを除去するために
接続されている。また、リードアンプ２に入力される電
圧ｖｉｎは、ＭＲヘッド１に流れるバイアス電流Ｉｍ
ｒ、ＭＲヘッド１の抵抗値ｒｍｒと、ｖｉｎ＝Ｉｍｒ×
ｒｍｒの関係にある。
ｍｒは、電流源ＣＳ１により、正の電源電圧Ｖｃｃから
抵抗Ｒ９に流れる電流Ｉｓと、抵抗Ｒ９、抵抗Ｒ１０と
により、Ｉｍｒ＝Ｒ９／Ｒ１０×Ｉｓの関係により決め
られる。また、抵抗Ｒ５、抵抗Ｒ６はＮＭＯＳトランジ
スタＮＭ１とＰＭＯＳトランジスタＰＭ１の寄生容量の
影響を防ぐために接続されており、コンデンサＣ１〜Ｃ
３はバイアス電流Ｉｍｒによるノイズを除去するために
接続されている。また、リードアンプ２に入力される電
圧ｖｉｎは、ＭＲヘッド１に流れるバイアス電流Ｉｍ
ｒ、ＭＲヘッド１の抵抗値ｒｍｒと、ｖｉｎ＝Ｉｍｒ×
ｒｍｒの関係にある。
【０００６】
【発明が解決しようとする課題】この従来のＣｕｒｒｅ
ｎｔ ｂｉａｓ／Ｖｏｌｔａｇｅ ｓｅｎｓｅ方式の利
点は、高域での周波数特性に優れていることや、ＭＲヘ
ッドのバイアス電流Ｉｍｒの切り替え応答が速いことが
挙げられる。しかし、一方でＭＲヘッドに定電流を流す
構造となっているため、高インピーダンス回路となって
しまう。これによりＭＲヘッドからＩＣまでの配線長の
寄生インダクタンスや寄生抵抗分、配線間の寄生コンダ
クタ等により、ＭＲヘッドとの整合が取りにくくなる。
また、ＩＣ上の他の高速動作回路（例えばライト電流ド
ライバ等）からのノイズが飛び込み易いと言った問題が
あった。
ｎｔ ｂｉａｓ／Ｖｏｌｔａｇｅ ｓｅｎｓｅ方式の利
点は、高域での周波数特性に優れていることや、ＭＲヘ
ッドのバイアス電流Ｉｍｒの切り替え応答が速いことが
挙げられる。しかし、一方でＭＲヘッドに定電流を流す
構造となっているため、高インピーダンス回路となって
しまう。これによりＭＲヘッドからＩＣまでの配線長の
寄生インダクタンスや寄生抵抗分、配線間の寄生コンダ
クタ等により、ＭＲヘッドとの整合が取りにくくなる。
また、ＩＣ上の他の高速動作回路（例えばライト電流ド
ライバ等）からのノイズが飛び込み易いと言った問題が
あった。
【０００７】
【課題を解決するための手段】本発明に係る半導体集積
回路は、ＭＲヘッドの両端に対し、一定電圧値を保った
バイアス電圧を印加し、かつ、バイアス電圧の中間電位
を接地電位に保つ回路構成のものである。
回路は、ＭＲヘッドの両端に対し、一定電圧値を保った
バイアス電圧を印加し、かつ、バイアス電圧の中間電位
を接地電位に保つ回路構成のものである。
【０００８】また、本発明に係る半導体集積回路は、Ｍ
Ｒヘッドの一端におけるバイアス電圧による電位は、接
地電位を基準電位とする正の定電圧発生回路により正の
定電位とされ、また、ＭＲヘッドの他端におけるバイア
ス電圧は、接地電位を基準電位とする負の定電圧発生回
路により、正の定電位と絶対値の等しい負の定電位とさ
れる回路構成のものである。
Ｒヘッドの一端におけるバイアス電圧による電位は、接
地電位を基準電位とする正の定電圧発生回路により正の
定電位とされ、また、ＭＲヘッドの他端におけるバイア
ス電圧は、接地電位を基準電位とする負の定電圧発生回
路により、正の定電位と絶対値の等しい負の定電位とさ
れる回路構成のものである。
【０００９】また、本発明に係る半導体集積回路におい
て、正の定電圧回路は、正の電圧源と、オペアンプと、
オペアンプに帰還がかけられたＮＭＯＳトランジスタで
構成されているものである。
て、正の定電圧回路は、正の電圧源と、オペアンプと、
オペアンプに帰還がかけられたＮＭＯＳトランジスタで
構成されているものである。
【００１０】また、本発明に係る半導体集積回路におい
て、負の定電圧回路は、負の電圧源と、オペアンプと、
オペアンプに帰還がかけられたＰＭＯＳトランジスタで
構成されているものである。
て、負の定電圧回路は、負の電圧源と、オペアンプと、
オペアンプに帰還がかけられたＰＭＯＳトランジスタで
構成されているものである。
【００１１】また、本発明に係る半導体集積回路は、Ｍ
Ｒヘッドの第一の端子には、抵抗を介してＮＭＯＳトラ
ンジスタのソースが接続され、ＮＭＯＳトランジスタは
ドレインが第一の電源に接続され、さらにゲートは第一
のオペアンプに接続され、第一のオペアンプは非反転入
力端子に正の電圧源が接続され、また反転入力端子はＭ
Ｒヘッドの第一の端子に接続され、そして、ＭＲヘッド
の第二の端子には、抵抗を介してＰＭＯＳトランジスタ
のソースが接続され、ＰＭＯＳトランジスタはドレイン
が第二の電源に接続され、さらにゲートは第二のオペア
ンプに接続され、第二のオペアンプは非反転入力端子に
負の電圧源が接続され、また反転入力端子はＭＲヘッド
の第二の端子に接続される回路構成のものである。
Ｒヘッドの第一の端子には、抵抗を介してＮＭＯＳトラ
ンジスタのソースが接続され、ＮＭＯＳトランジスタは
ドレインが第一の電源に接続され、さらにゲートは第一
のオペアンプに接続され、第一のオペアンプは非反転入
力端子に正の電圧源が接続され、また反転入力端子はＭ
Ｒヘッドの第一の端子に接続され、そして、ＭＲヘッド
の第二の端子には、抵抗を介してＰＭＯＳトランジスタ
のソースが接続され、ＰＭＯＳトランジスタはドレイン
が第二の電源に接続され、さらにゲートは第二のオペア
ンプに接続され、第二のオペアンプは非反転入力端子に
負の電圧源が接続され、また反転入力端子はＭＲヘッド
の第二の端子に接続される回路構成のものである。
【００１２】また、本発明に係る半導体集積回路におい
て、正の電圧源は、定電流源と、カレントミラー回路
と、抵抗により構成されているものである。
て、正の電圧源は、定電流源と、カレントミラー回路
と、抵抗により構成されているものである。
【００１３】また、本発明に係る半導体集積回路におい
て、負の電圧源は、定電流源と、カレントミラー回路
と、抵抗により構成されているものである。
て、負の電圧源は、定電流源と、カレントミラー回路
と、抵抗により構成されているものである。
【００１４】
【発明の実施の形態】実施の形態１．図１に本発明の実
施の形態１を示す。図１において、１はＭＲヘッドで２
はリードアンプである。ここで従来の図７においては、
ＭＲヘッド１の両端にはＩｍｒ＝Ｒ９／Ｒ１０×Ｉｓで
表わせる電流値Ｉｍｒが流され、信号入力時の抵抗値で
あるｒｍｒとの積で決定される電圧ｖｉｎ（ｖｉｎ＝Ｉ
ｍｒ×ｒｍｒ）が次段のリードアンプ２に入力されてい
たが、図１においては、ＭＲヘッド１の両端であるノー
ドｂとノードｄの間に、ＭＲヘッドバイアス電圧Ｖｍｒ
が与えられ、そして次段のリードアンプ２には、ｖｉｎ
＝Ｖｍｒ／Ｒｍｒ×ｒｍｒで表わされる電圧ｖｉｎが入
力される。ここでＲｍｒは無信号時のＭＲヘッド１の抵
抗値である。
施の形態１を示す。図１において、１はＭＲヘッドで２
はリードアンプである。ここで従来の図７においては、
ＭＲヘッド１の両端にはＩｍｒ＝Ｒ９／Ｒ１０×Ｉｓで
表わせる電流値Ｉｍｒが流され、信号入力時の抵抗値で
あるｒｍｒとの積で決定される電圧ｖｉｎ（ｖｉｎ＝Ｉ
ｍｒ×ｒｍｒ）が次段のリードアンプ２に入力されてい
たが、図１においては、ＭＲヘッド１の両端であるノー
ドｂとノードｄの間に、ＭＲヘッドバイアス電圧Ｖｍｒ
が与えられ、そして次段のリードアンプ２には、ｖｉｎ
＝Ｖｍｒ／Ｒｍｒ×ｒｍｒで表わされる電圧ｖｉｎが入
力される。ここでＲｍｒは無信号時のＭＲヘッド１の抵
抗値である。
【００１５】次に、ＭＲヘッドバイアス電圧Ｖｍｒにつ
いて説明する。電圧源ＶＳ１は一端は接地され、もう一
方の他端であるノードａの電位を＋Ｖｍｒ／２にする。
ノードａは抵抗Ｒ１を介してオペアンプＯＰ１の非反転
入力端子に接続されている。オペアンプＯＰ１の出力は
ＮＭＯＳトランジスタＮＭ１のゲートに接続されるとと
もに、一端を接地されたコンデンサＣ２の他端にも接続
される。ＮＭＯＳトランジスタＮＭ１はドレインを電源
Ｖｃｃに接続され、またソースは抵抗Ｒ５を介してノー
ドｂに接続される。さらにノードｂは抵抗Ｒ２を介して
オペアンプＯＰ１の反転入力端子に接続される。
いて説明する。電圧源ＶＳ１は一端は接地され、もう一
方の他端であるノードａの電位を＋Ｖｍｒ／２にする。
ノードａは抵抗Ｒ１を介してオペアンプＯＰ１の非反転
入力端子に接続されている。オペアンプＯＰ１の出力は
ＮＭＯＳトランジスタＮＭ１のゲートに接続されるとと
もに、一端を接地されたコンデンサＣ２の他端にも接続
される。ＮＭＯＳトランジスタＮＭ１はドレインを電源
Ｖｃｃに接続され、またソースは抵抗Ｒ５を介してノー
ドｂに接続される。さらにノードｂは抵抗Ｒ２を介して
オペアンプＯＰ１の反転入力端子に接続される。
【００１６】また、電圧源ＶＳ２は一端は接地され、も
う一方の他端であるノードｃの電位を−Ｖｍｒ／２にす
る。ノードｃは抵抗Ｒ３を介してオペアンプＯＰ２の非
反転入力端子に接続されている。オペアンプＯＰ２の出
力はＰＭＯＳトランジスタＰＭ１のゲートに接続される
とともに、一端を接地されたコンデンサＣ３の他端にも
接続される。ＰＭＯＳトランジスタＰＭ１はドレインを
負の電源電圧Ｖｅｅに接続され、またソースは抵抗Ｒ６
を介してノードｄに接続される。さらにノードｄは抵抗
Ｒ４を介してオペアンプＯＰ２の反転入力端子に接続さ
れる。さらに、ＮＭＯＳトランジスタＮＭ１のソースと
ＰＭＯＳトランジスタＰＭ１のソース間には、コンデン
サＣ１が接続されている。オペアンプＯＰ１またはオペ
アンプＯＰ２については、例えばその代表的な回路の一
例として図２に示す回路を挙げることができる。もちろ
んここに示した回路以外でも同様の動作をするものであ
れば、適用することができる。
う一方の他端であるノードｃの電位を−Ｖｍｒ／２にす
る。ノードｃは抵抗Ｒ３を介してオペアンプＯＰ２の非
反転入力端子に接続されている。オペアンプＯＰ２の出
力はＰＭＯＳトランジスタＰＭ１のゲートに接続される
とともに、一端を接地されたコンデンサＣ３の他端にも
接続される。ＰＭＯＳトランジスタＰＭ１はドレインを
負の電源電圧Ｖｅｅに接続され、またソースは抵抗Ｒ６
を介してノードｄに接続される。さらにノードｄは抵抗
Ｒ４を介してオペアンプＯＰ２の反転入力端子に接続さ
れる。さらに、ＮＭＯＳトランジスタＮＭ１のソースと
ＰＭＯＳトランジスタＰＭ１のソース間には、コンデン
サＣ１が接続されている。オペアンプＯＰ１またはオペ
アンプＯＰ２については、例えばその代表的な回路の一
例として図２に示す回路を挙げることができる。もちろ
んここに示した回路以外でも同様の動作をするものであ
れば、適用することができる。
【００１７】このように構成された回路は、オペアンプ
ＯＰ１においてはノードｂとノードａが同電位になるよ
うに働き、またオペアンプＯＰ２においてはノードｄと
ノードｃが同電位になるように働き、従ってノードｂと
ノードｄ間の電位をＭＲヘッドバイアス電圧としてＶｍ
ｒとすることができる。また、その中間電位は接地電位
（ＧＮＤ）となり、ＭＲヘッド１を過電流から保護する
ことができる。またここで、Ｖｍｒの大きさは電圧源Ｖ
Ｓ１および電圧源ＶＳ２において発生する電圧の大きさ
を変えることにより任意に設定できる。
ＯＰ１においてはノードｂとノードａが同電位になるよ
うに働き、またオペアンプＯＰ２においてはノードｄと
ノードｃが同電位になるように働き、従ってノードｂと
ノードｄ間の電位をＭＲヘッドバイアス電圧としてＶｍ
ｒとすることができる。また、その中間電位は接地電位
（ＧＮＤ）となり、ＭＲヘッド１を過電流から保護する
ことができる。またここで、Ｖｍｒの大きさは電圧源Ｖ
Ｓ１および電圧源ＶＳ２において発生する電圧の大きさ
を変えることにより任意に設定できる。
【００１８】抵抗Ｒ５およびＲ６は、ＮＭＯＳトランジ
スタＮＭ１とＰＭＯＳトランジスタＰＭ１の寄生容量の
影響を防ぐため、インピーダンス調整のために接続され
る。また、コンデンサＣ１〜Ｃ３は、ＭＲヘッドを流れ
る電流Ｉｍｒや、オペアンプのノイズ、さらにはモード
切替時に発生するノイズを除去するために接続されるも
ので、必ずしも必須のものではない。
スタＮＭ１とＰＭＯＳトランジスタＰＭ１の寄生容量の
影響を防ぐため、インピーダンス調整のために接続され
る。また、コンデンサＣ１〜Ｃ３は、ＭＲヘッドを流れ
る電流Ｉｍｒや、オペアンプのノイズ、さらにはモード
切替時に発生するノイズを除去するために接続されるも
ので、必ずしも必須のものではない。
【００１９】リードアンプ２に入力される電圧ｖｉｎ
は、ＭＲヘッド１の両端をＭＲヘッドバイアス電圧Ｖｍ
ｒにするように帰還をかけているため、この回路の時定
数とＭＲヘッド１自体の抵抗値の変化との差によって生
じる。つまり、ＭＲヘッド１の両端は、常にＭＲヘッド
バイアス電圧Ｖｍｒになるように帰還がかけられている
が、磁気によるＭＲヘッド１の抵抗値の変動は、この帰
還の応答よりも十分に速いため、ＡＣ小信号入力ｖｉｎ
が生じる。ここで無信号時のＭＲヘッド１の抵抗値をＲ
ｍｒ、信号入力時のＭＲヘッド１の抵抗値をｒｍｒとす
ると、ｖｉｎ＝Ｖｍｒ／Ｒｍｒ×ｒｍｒとなる。
は、ＭＲヘッド１の両端をＭＲヘッドバイアス電圧Ｖｍ
ｒにするように帰還をかけているため、この回路の時定
数とＭＲヘッド１自体の抵抗値の変化との差によって生
じる。つまり、ＭＲヘッド１の両端は、常にＭＲヘッド
バイアス電圧Ｖｍｒになるように帰還がかけられている
が、磁気によるＭＲヘッド１の抵抗値の変動は、この帰
還の応答よりも十分に速いため、ＡＣ小信号入力ｖｉｎ
が生じる。ここで無信号時のＭＲヘッド１の抵抗値をＲ
ｍｒ、信号入力時のＭＲヘッド１の抵抗値をｒｍｒとす
ると、ｖｉｎ＝Ｖｍｒ／Ｒｍｒ×ｒｍｒとなる。
【００２０】このように本実施の形態１の回路は、従来
の回路に比較して、ＭＲヘッドに定電圧を与える構造の
ため、低インピーダンス回路となり、寄生素子がついた
場合においても、その影響を改善することができる。ま
た同時にノイズの飛び込みに関しても、同様に改善する
ことができる。
の回路に比較して、ＭＲヘッドに定電圧を与える構造の
ため、低インピーダンス回路となり、寄生素子がついた
場合においても、その影響を改善することができる。ま
た同時にノイズの飛び込みに関しても、同様に改善する
ことができる。
【００２１】実施の形態２．図３に本発明の実施の形態
２を示す。図２において、電流源ＣＳ１に流れる電流Ｉ
ｓは、ＰＮＰトランジスタＰＴ４のコレクタから引かれ
る。ＰＮＰトランジスタＰＴ４と、ＰＮＰトランジスタ
ＰＴ１と、ＰＮＰトランジスタＰＴ２はカレントミラー
回路を形成しており、そのコレクタ電流はそれぞれＩｓ
である。ＰＮＰトランジスタＰＴ１のコレクタ電流はＮ
ＰＮトランジスタＮＴ１のコレクタへ流れる。ＮＰＮト
ランジスタＮＴ１とＮＰＮトランジスタＮＴ２はカレン
トミラー回路を形成しており、そのコレクタ電流はそれ
ぞれＩｓである。ＰＮＰトランジスタＰＴ２のコレクタ
電流は抵抗Ｒ７と抵抗Ｒ８を経由してＮＰＮトランジス
タＮＴ２のコレクタへ流れる。
２を示す。図２において、電流源ＣＳ１に流れる電流Ｉ
ｓは、ＰＮＰトランジスタＰＴ４のコレクタから引かれ
る。ＰＮＰトランジスタＰＴ４と、ＰＮＰトランジスタ
ＰＴ１と、ＰＮＰトランジスタＰＴ２はカレントミラー
回路を形成しており、そのコレクタ電流はそれぞれＩｓ
である。ＰＮＰトランジスタＰＴ１のコレクタ電流はＮ
ＰＮトランジスタＮＴ１のコレクタへ流れる。ＮＰＮト
ランジスタＮＴ１とＮＰＮトランジスタＮＴ２はカレン
トミラー回路を形成しており、そのコレクタ電流はそれ
ぞれＩｓである。ＰＮＰトランジスタＰＴ２のコレクタ
電流は抵抗Ｒ７と抵抗Ｒ８を経由してＮＰＮトランジス
タＮＴ２のコレクタへ流れる。
【００２２】抵抗Ｒ７と抵抗Ｒ８はその大きさが同じ抵
抗であり、抵抗Ｒ７と抵抗Ｒ８との間は接地電位ＧＮＤ
に接続されている。ＰＮＰトランジスタＰＴ２およびＮ
ＰＮトランジスタＮＴ２のコレクタ電流Ｉｓが、抵抗Ｒ
７と抵抗Ｒ８に流れることによって、抵抗Ｒ７には電位
＋Ｖｍｒ／２が、また抵抗Ｒ８には電位−Ｖｍｒ／２が
作られる。これらの和がＭＲヘッドバイアス電圧Ｖｍｒ
となる。ここでＭＲヘッドバイアス電圧Ｖｍｒは、電流
Ｉｓを切り替えることで任意の値を設定することができ
る。
抗であり、抵抗Ｒ７と抵抗Ｒ８との間は接地電位ＧＮＤ
に接続されている。ＰＮＰトランジスタＰＴ２およびＮ
ＰＮトランジスタＮＴ２のコレクタ電流Ｉｓが、抵抗Ｒ
７と抵抗Ｒ８に流れることによって、抵抗Ｒ７には電位
＋Ｖｍｒ／２が、また抵抗Ｒ８には電位−Ｖｍｒ／２が
作られる。これらの和がＭＲヘッドバイアス電圧Ｖｍｒ
となる。ここでＭＲヘッドバイアス電圧Ｖｍｒは、電流
Ｉｓを切り替えることで任意の値を設定することができ
る。
【００２３】電流Ｉｓと抵抗Ｒ７で作られた電位＋Ｖｍ
ｒ／２は、抵抗Ｒ１、ＰＮＰトランジスタＰＴ５、ダイ
オードＤ１を介してオペアンプＯＰ１の非反転入力端子
に入力される。ＰＮＰトランジスタＰＴ５、ＰＮＰトラ
ンジスタＰＴ６のエミッタはそれぞれオペアンプＯＰ１
の非反転入力端子および反転入力端子に接続されてお
り、エミッタホロアを形成している。オペアンプＯＰ１
では、ノードａとノードｂが同電位になるようにＮＭＯ
ＳトランジスタＮＭ１により帰還がかけられており、Ｍ
Ｒヘッド１の正側（ノードｂ側）の端子から抵抗Ｒ２、
ＰＮＰトランジスタＰＴ６、ダイオードＤ２を介してオ
ペアンプＯＰ１の反転入力端子へ接続されている。ここ
で抵抗Ｒ１および抵抗Ｒ２は大きさが同じ抵抗である。
ｒ／２は、抵抗Ｒ１、ＰＮＰトランジスタＰＴ５、ダイ
オードＤ１を介してオペアンプＯＰ１の非反転入力端子
に入力される。ＰＮＰトランジスタＰＴ５、ＰＮＰトラ
ンジスタＰＴ６のエミッタはそれぞれオペアンプＯＰ１
の非反転入力端子および反転入力端子に接続されてお
り、エミッタホロアを形成している。オペアンプＯＰ１
では、ノードａとノードｂが同電位になるようにＮＭＯ
ＳトランジスタＮＭ１により帰還がかけられており、Ｍ
Ｒヘッド１の正側（ノードｂ側）の端子から抵抗Ｒ２、
ＰＮＰトランジスタＰＴ６、ダイオードＤ２を介してオ
ペアンプＯＰ１の反転入力端子へ接続されている。ここ
で抵抗Ｒ１および抵抗Ｒ２は大きさが同じ抵抗である。
【００２４】電流Ｉｓと抵抗Ｒ８で作られた電位につい
ても同様に、抵抗Ｒ３、ＮＰＮトランジスタＮＴ５、ダ
イオードＤ３を介して、オペアンプＯＰ２の非反転入力
端子に入力される。ＮＰＮトランジスタＮＴ５およびＮ
ＰＮトランジスタＮＴ６はエミッタホロアを形成してお
り、それぞれオペアンプＯＰ２の非反転入力端子および
反転入力端子に接続されている。オペアンプＯＰ２で
は、ノードｃとノードｄとが同電位になるように、ＰＭ
ＯＳトランジスタＰＭ１にて帰還がかけられており、Ｍ
Ｒヘッド１の負側（ノードｄ側）の端子から抵抗Ｒ４、
ＮＰＮトランジスタＮＴ６、ダイオードＤ４を介してオ
ペアンプＯＰ２の反転入力端子に接続されている。ここ
で抵抗Ｒ３および抵抗Ｒ４は大きさが同じ抵抗である。
ても同様に、抵抗Ｒ３、ＮＰＮトランジスタＮＴ５、ダ
イオードＤ３を介して、オペアンプＯＰ２の非反転入力
端子に入力される。ＮＰＮトランジスタＮＴ５およびＮ
ＰＮトランジスタＮＴ６はエミッタホロアを形成してお
り、それぞれオペアンプＯＰ２の非反転入力端子および
反転入力端子に接続されている。オペアンプＯＰ２で
は、ノードｃとノードｄとが同電位になるように、ＰＭ
ＯＳトランジスタＰＭ１にて帰還がかけられており、Ｍ
Ｒヘッド１の負側（ノードｄ側）の端子から抵抗Ｒ４、
ＮＰＮトランジスタＮＴ６、ダイオードＤ４を介してオ
ペアンプＯＰ２の反転入力端子に接続されている。ここ
で抵抗Ｒ３および抵抗Ｒ４は大きさが同じ抵抗である。
【００２５】ここで、ダイオードＤ１、ダイオードＤ
２、ダイオードＤ３、ダイオードＤ４は、オペアンプＯ
Ｐ１およびオペアンプＯＰ２の入力との電位の整合を取
るためであり、オペアンプＯＰ１およびオペアンプＯＰ
２の回路構造によっては、必ずしも必要としない。抵抗
Ｒ５、抵抗Ｒ６、コンデンサＣ１〜Ｃ３、は実施の形態
１において説明したのと同様であるのでここでは説明を
省略する。また、リードアンプ２に入力されるＡＣ小信
号入力ｖｉｎに関しても、実施の形態１において説明し
たのと同様である。
２、ダイオードＤ３、ダイオードＤ４は、オペアンプＯ
Ｐ１およびオペアンプＯＰ２の入力との電位の整合を取
るためであり、オペアンプＯＰ１およびオペアンプＯＰ
２の回路構造によっては、必ずしも必要としない。抵抗
Ｒ５、抵抗Ｒ６、コンデンサＣ１〜Ｃ３、は実施の形態
１において説明したのと同様であるのでここでは説明を
省略する。また、リードアンプ２に入力されるＡＣ小信
号入力ｖｉｎに関しても、実施の形態１において説明し
たのと同様である。
【００２６】このように本実施の形態２の回路は、実施
の形態１のＭＲヘッドバイアス電圧を、カレントミラー
回路を使用した定電流源と抵抗で具体的に構成したもの
を示したものである。ここでＭＲヘッドバイアス電圧源
からエミッタホロア回路を介してオペアンプに入力して
いるため、オペアンプの入力電流によるＭＲバイアス電
圧の変動を抑えることができる。
の形態１のＭＲヘッドバイアス電圧を、カレントミラー
回路を使用した定電流源と抵抗で具体的に構成したもの
を示したものである。ここでＭＲヘッドバイアス電圧源
からエミッタホロア回路を介してオペアンプに入力して
いるため、オペアンプの入力電流によるＭＲバイアス電
圧の変動を抑えることができる。
【００２７】図４は、本実施の形態２の変形例を示した
ものである。図４において、図３と異なるところは、電
流源ＣＳ１の電流ＩｓをＮＰＮトランジタＮＴ４のコレ
クタに流す構造になっている点であるが、この回路構成
においても図３の回路と同様の効果を得ることができ
る。
ものである。図４において、図３と異なるところは、電
流源ＣＳ１の電流ＩｓをＮＰＮトランジタＮＴ４のコレ
クタに流す構造になっている点であるが、この回路構成
においても図３の回路と同様の効果を得ることができ
る。
【００２８】実施の形態３．図５に本発明の実施の形態
３を示す。電流源ＣＳ１に流れる電流Ｉｓは、ＰＮＰト
ランジスタＰＴ４のコレクタから引かれる。ＰＮＰトラ
ンジスタＰＴ４と、ＰＮＰトランジスタＰＴ１と、ＰＮ
ＰトランジスタＰＴ２と、ＰＮＰトランジスタＰＴ３
は、カレントミラー回路を形成しており、そのコレクタ
電流はそれぞれＩｓである。ＰＮＰトランジスタＰＴ１
のコレクタ電流は、抵抗Ｒ７、ダイオードＤ１を経由し
て、ＰＮＰトランジスタＰＴ８のエミッタに流れる。Ｐ
ＮＰトランジスタＰＴ８のコレクタは接地電位ＧＮＤに
接続されており、またベースは抵抗Ｒ１を介して接地電
位ＧＮＤに接続されている。ＰＮＰトランジスタＰＴ２
のコレクタ電流は、ダイオードＤ４、抵抗Ｒ８を経由し
て、ＰＮＰトランジスタＰＴ７のエミッタに流れる。Ｐ
ＮＰトランジスタＰＴ７のコレクタは、負の電源電圧Ｖ
ｅｅに接続されており、ベースは抵抗Ｒ４を介してＭＲ
ヘッド１の負側（ノードｄ側）の端子に接続されてい
る。
３を示す。電流源ＣＳ１に流れる電流Ｉｓは、ＰＮＰト
ランジスタＰＴ４のコレクタから引かれる。ＰＮＰトラ
ンジスタＰＴ４と、ＰＮＰトランジスタＰＴ１と、ＰＮ
ＰトランジスタＰＴ２と、ＰＮＰトランジスタＰＴ３
は、カレントミラー回路を形成しており、そのコレクタ
電流はそれぞれＩｓである。ＰＮＰトランジスタＰＴ１
のコレクタ電流は、抵抗Ｒ７、ダイオードＤ１を経由し
て、ＰＮＰトランジスタＰＴ８のエミッタに流れる。Ｐ
ＮＰトランジスタＰＴ８のコレクタは接地電位ＧＮＤに
接続されており、またベースは抵抗Ｒ１を介して接地電
位ＧＮＤに接続されている。ＰＮＰトランジスタＰＴ２
のコレクタ電流は、ダイオードＤ４、抵抗Ｒ８を経由し
て、ＰＮＰトランジスタＰＴ７のエミッタに流れる。Ｐ
ＮＰトランジスタＰＴ７のコレクタは、負の電源電圧Ｖ
ｅｅに接続されており、ベースは抵抗Ｒ４を介してＭＲ
ヘッド１の負側（ノードｄ側）の端子に接続されてい
る。
【００２９】ＰＮＰトランジスタＰＴ３のコレクタ電流
は、ダイオードＤ２を経由してＰＮＰトランジスタＰＴ
６のエミッタに流れる。ＰＮＰトランジスタＰＴ６のコ
レクタは接地電位ＧＮＤに接続されており、またベース
は抵抗Ｒ２を介してＭＲヘッド１の正側（ノードｂ側）
の端子に接続されている。ここで、コレクタ電流Ｉｓが
抵抗値の等しい抵抗Ｒ７、抵抗Ｒ８に流れることによっ
て、それぞれにＭＲヘッドバイアス電圧Ｖｍｒの半分の
電圧Ｖｍｒ／２が作られる。そして、これらの大きさの
和がＭＲヘッドバイアス電圧Ｖｍｒとなる。また、ＭＲ
ヘッドバイアス電圧Ｖｍｒは、電流Ｉｓを切り替えるこ
とで、任意の値を設定することができる。
は、ダイオードＤ２を経由してＰＮＰトランジスタＰＴ
６のエミッタに流れる。ＰＮＰトランジスタＰＴ６のコ
レクタは接地電位ＧＮＤに接続されており、またベース
は抵抗Ｒ２を介してＭＲヘッド１の正側（ノードｂ側）
の端子に接続されている。ここで、コレクタ電流Ｉｓが
抵抗値の等しい抵抗Ｒ７、抵抗Ｒ８に流れることによっ
て、それぞれにＭＲヘッドバイアス電圧Ｖｍｒの半分の
電圧Ｖｍｒ／２が作られる。そして、これらの大きさの
和がＭＲヘッドバイアス電圧Ｖｍｒとなる。また、ＭＲ
ヘッドバイアス電圧Ｖｍｒは、電流Ｉｓを切り替えるこ
とで、任意の値を設定することができる。
【００３０】抵抗Ｒ７の両端は、それぞれオペアンプＯ
Ｐ１とオペアンプＯＰ２の非反転入力端子に接続され
る。ＰＮＰトランジスタＰＴ８のエミッタと接地電位Ｇ
ＮＤ間の電圧をＶｂｅ、ダイオードＤ１の電圧をＶｄと
すると、オペアンプＯＰ１の非反転入力端子には、Ｖｍ
ｒ／２＋Ｖｂｅ＋Ｖｄの電位が、またオペアンプＯＰ２
の非反転入力端子には、Ｖｂｅ＋Ｖｄの電位が入力され
る。一方、オペアンプＯＰ１の反転入力端子にはダイオ
ードＤ２、ＰＮＰトランジスタＰＴ６のエミッタとベー
ス、抵抗Ｒ２を介してＭＲヘッド１の正側（ノードｂ
側）の端子に接続されている。
Ｐ１とオペアンプＯＰ２の非反転入力端子に接続され
る。ＰＮＰトランジスタＰＴ８のエミッタと接地電位Ｇ
ＮＤ間の電圧をＶｂｅ、ダイオードＤ１の電圧をＶｄと
すると、オペアンプＯＰ１の非反転入力端子には、Ｖｍ
ｒ／２＋Ｖｂｅ＋Ｖｄの電位が、またオペアンプＯＰ２
の非反転入力端子には、Ｖｂｅ＋Ｖｄの電位が入力され
る。一方、オペアンプＯＰ１の反転入力端子にはダイオ
ードＤ２、ＰＮＰトランジスタＰＴ６のエミッタとベー
ス、抵抗Ｒ２を介してＭＲヘッド１の正側（ノードｂ
側）の端子に接続されている。
【００３１】ここで、抵抗Ｒ１と抵抗Ｒ２の抵抗値が等
しく、また、ＰＮＰトランジスタＰＴ６のベース−エミ
ッタ間電圧がＶｂｅ、ダイオードＤ２の電圧がＶｄに設
定されていると、ＮＭＯＳトランジスタＮＭ１により帰
還がかけられているため、オペアンプＯＰ１の入力端子
間のイマジナリーショートにより、ＭＲヘッド１の正側
（ノードｂ側）の端子に＋Ｖｍｒ／２の電位を与えるこ
とができる。
しく、また、ＰＮＰトランジスタＰＴ６のベース−エミ
ッタ間電圧がＶｂｅ、ダイオードＤ２の電圧がＶｄに設
定されていると、ＮＭＯＳトランジスタＮＭ１により帰
還がかけられているため、オペアンプＯＰ１の入力端子
間のイマジナリーショートにより、ＭＲヘッド１の正側
（ノードｂ側）の端子に＋Ｖｍｒ／２の電位を与えるこ
とができる。
【００３２】一方、オペアンプＯＰ２の反転入力端子
は、ダイオードＤ４、抵抗Ｒ８、ＰＮＰトランジスタＰ
Ｔ７のエミッタとベース、抵抗Ｒ４を介してＭＲヘッド
１の負側（ノードｄ側）の端子に接続されている。ここ
で、抵抗Ｒ１と抵抗Ｒ４の抵抗値が等しく、また、ＰＮ
ＰトランジスタＰＴ７のベース−エミッタ間電圧がＶｂ
ｅ、ダイオードＤ２の電圧がＶｄに設定されていると、
ＰＭＯＳトランジスタＰＭ１により帰還がかけられてい
るため、オペアンプＯＰ２の入力端子間のイマジナリー
ショートにより、ＭＲヘッド１の負側（ノードｄ側）の
端子に−Ｖｍｒ／２の電位を与えることができる。
は、ダイオードＤ４、抵抗Ｒ８、ＰＮＰトランジスタＰ
Ｔ７のエミッタとベース、抵抗Ｒ４を介してＭＲヘッド
１の負側（ノードｄ側）の端子に接続されている。ここ
で、抵抗Ｒ１と抵抗Ｒ４の抵抗値が等しく、また、ＰＮ
ＰトランジスタＰＴ７のベース−エミッタ間電圧がＶｂ
ｅ、ダイオードＤ２の電圧がＶｄに設定されていると、
ＰＭＯＳトランジスタＰＭ１により帰還がかけられてい
るため、オペアンプＯＰ２の入力端子間のイマジナリー
ショートにより、ＭＲヘッド１の負側（ノードｄ側）の
端子に−Ｖｍｒ／２の電位を与えることができる。
【００３３】ここで、実施の形態２と同様に、ダイオー
ドＤ１、ダイオードＤ２、ダイオードＤ４は、オペアン
プＯＰ１およびオペアンプＯＰ２の入力との電位の整合
を取るためであり、オペアンプＯＰ１およびオペアンプ
ＯＰ２の回路構造によっては、必ずしも必要としない。
さらに、抵抗Ｒ５、抵抗Ｒ６、コンデンサＣ１〜Ｃ３、
についても実施の形態１において説明したのと同様であ
るし、また、リードアンプ２に入力されるＡＣ小信号入
力ｖｉｎに関しても、実施の形態１において説明したの
と同様である。
ドＤ１、ダイオードＤ２、ダイオードＤ４は、オペアン
プＯＰ１およびオペアンプＯＰ２の入力との電位の整合
を取るためであり、オペアンプＯＰ１およびオペアンプ
ＯＰ２の回路構造によっては、必ずしも必要としない。
さらに、抵抗Ｒ５、抵抗Ｒ６、コンデンサＣ１〜Ｃ３、
についても実施の形態１において説明したのと同様であ
るし、また、リードアンプ２に入力されるＡＣ小信号入
力ｖｉｎに関しても、実施の形態１において説明したの
と同様である。
【００３４】このように本実施の形態３の回路は、実施
の形態２と同様に、ＭＲヘッドバイアス電圧を、カレン
トミラー回路を使用した定電流源と抵抗で具体的に構成
したものを示したものであるが、ＭＲヘッドバイアス電
圧を発生させる基準電位を接地電位ＧＮＤからＰＮＰト
ランジスタの１Ｖｂｅ分引き上げることにより、接地電
位ＧＮＤから負の電源電圧Ｖｅｅへ電流を引く必要がな
くなる。これにより、実施の形態２の回路に比較して、
ＮＰＮトランジスタで構成されたカレントミラー回路を
省略することができ、素子数の減少あるいはチップサイ
ズの縮小を図ることができる。また、負の電源電圧Ｖｅ
ｅ側のカレントミラー回路がなくなることによる消費電
力の低減が図れ、さらにカレントミラー回路を介する数
が減ることから、電流の精度が向上し、したがって、Ｍ
Ｒヘッドバイアス電圧の精度が向上する。
の形態２と同様に、ＭＲヘッドバイアス電圧を、カレン
トミラー回路を使用した定電流源と抵抗で具体的に構成
したものを示したものであるが、ＭＲヘッドバイアス電
圧を発生させる基準電位を接地電位ＧＮＤからＰＮＰト
ランジスタの１Ｖｂｅ分引き上げることにより、接地電
位ＧＮＤから負の電源電圧Ｖｅｅへ電流を引く必要がな
くなる。これにより、実施の形態２の回路に比較して、
ＮＰＮトランジスタで構成されたカレントミラー回路を
省略することができ、素子数の減少あるいはチップサイ
ズの縮小を図ることができる。また、負の電源電圧Ｖｅ
ｅ側のカレントミラー回路がなくなることによる消費電
力の低減が図れ、さらにカレントミラー回路を介する数
が減ることから、電流の精度が向上し、したがって、Ｍ
Ｒヘッドバイアス電圧の精度が向上する。
【００３５】図６は、本実施の形態３の変形例を示した
ものである。図６において、図５と異なるところは、電
流源ＣＳ１の電流ＩｓをＮＰＮトランジタＮＴ４のコレ
クタで受け、ＰＮＰトランジスタをＮＰＮトランジスタ
に置き換えた構造になっている点であるが、この回路構
成においても図５の回路と同様の効果を得ることができ
る。
ものである。図６において、図５と異なるところは、電
流源ＣＳ１の電流ＩｓをＮＰＮトランジタＮＴ４のコレ
クタで受け、ＰＮＰトランジスタをＮＰＮトランジスタ
に置き換えた構造になっている点であるが、この回路構
成においても図５の回路と同様の効果を得ることができ
る。
【００３６】
【発明の効果】以上のように本発明の半導体集積回路に
よれば、ＭＲヘッドの両端に対し、一定電圧値を保った
バイアス電圧を印加し、かつ、バイアス電圧の中間電位
を接地電位に保つ回路構成のため、過電流の発生を防ぐ
とともに、寄生素子の影響や、ノイズの影響に対しての
耐性を高めることができる。
よれば、ＭＲヘッドの両端に対し、一定電圧値を保った
バイアス電圧を印加し、かつ、バイアス電圧の中間電位
を接地電位に保つ回路構成のため、過電流の発生を防ぐ
とともに、寄生素子の影響や、ノイズの影響に対しての
耐性を高めることができる。
【００３７】また、本発明の半導体集積回路によれば、
ＭＲヘッドの一端におけるバイアス電圧による電位は、
接地電位を基準電位とする正の定電圧発生回路により正
の定電位とされ、また、ＭＲヘッドの他端におけるバイ
アス電圧は、接地電位を基準電位とする負の定電圧発生
回路により、正の定電位と絶対値の等しい負の定電位と
される回路構成のため、比較的簡単な回路構成で実現す
ることができる。
ＭＲヘッドの一端におけるバイアス電圧による電位は、
接地電位を基準電位とする正の定電圧発生回路により正
の定電位とされ、また、ＭＲヘッドの他端におけるバイ
アス電圧は、接地電位を基準電位とする負の定電圧発生
回路により、正の定電位と絶対値の等しい負の定電位と
される回路構成のため、比較的簡単な回路構成で実現す
ることができる。
【００３８】また、本発明の半導体集積回路によれば、
正の定電圧回路は、正の電圧源と、オペアンプと、オペ
アンプに帰還がかけられたＮＭＯＳトランジスタで構成
されているため、安定した定電圧が得られる。
正の定電圧回路は、正の電圧源と、オペアンプと、オペ
アンプに帰還がかけられたＮＭＯＳトランジスタで構成
されているため、安定した定電圧が得られる。
【００３９】また、本発明の半導体集積回路によれば、
負の定電圧回路は、負の電圧源と、オペアンプと、オペ
アンプに帰還がかけられたＰＭＯＳトランジスタで構成
されているため、安定した定電圧が得られる。
負の定電圧回路は、負の電圧源と、オペアンプと、オペ
アンプに帰還がかけられたＰＭＯＳトランジスタで構成
されているため、安定した定電圧が得られる。
【００４０】また、本発明の半導体集積回路によれば、
ＭＲヘッドの第一の端子には、抵抗を介してＮＭＯＳト
ランジスタのソースが接続され、ＮＭＯＳトランジスタ
はドレインが第一の電源に接続され、さらにゲートは第
一のオペアンプに接続され、第一のオペアンプは非反転
入力端子に正の電圧源が接続され、また反転入力端子は
ＭＲヘッドの第一の端子に接続され、そして、ＭＲヘッ
ドの第二の端子には、抵抗を介してＰＭＯＳトランジス
タのソースが接続され、ＰＭＯＳトランジスタはドレイ
ンが第二の電源に接続され、さらにゲートは第二のオペ
アンプに接続され、第二のオペアンプは非反転入力端子
に負の電圧源が接続され、また反転入力端子はＭＲヘッ
ドの第二の端子に接続される回路構成のため、過電流の
発生を防ぐとともに、寄生素子の影響や、ノイズの影響
に対しての耐性を高めることができる。
ＭＲヘッドの第一の端子には、抵抗を介してＮＭＯＳト
ランジスタのソースが接続され、ＮＭＯＳトランジスタ
はドレインが第一の電源に接続され、さらにゲートは第
一のオペアンプに接続され、第一のオペアンプは非反転
入力端子に正の電圧源が接続され、また反転入力端子は
ＭＲヘッドの第一の端子に接続され、そして、ＭＲヘッ
ドの第二の端子には、抵抗を介してＰＭＯＳトランジス
タのソースが接続され、ＰＭＯＳトランジスタはドレイ
ンが第二の電源に接続され、さらにゲートは第二のオペ
アンプに接続され、第二のオペアンプは非反転入力端子
に負の電圧源が接続され、また反転入力端子はＭＲヘッ
ドの第二の端子に接続される回路構成のため、過電流の
発生を防ぐとともに、寄生素子の影響や、ノイズの影響
に対しての耐性を高めることができる。
【００４１】また、本発明の半導体集積回路によれば、
正の電圧源は、定電流源と、カレントミラー回路と、抵
抗により構成されているため、オペアンプの入力電流に
よるＭＲバイアス電圧の変動を抑えることができる。
正の電圧源は、定電流源と、カレントミラー回路と、抵
抗により構成されているため、オペアンプの入力電流に
よるＭＲバイアス電圧の変動を抑えることができる。
【００４２】また、本発明の半導体集積回路によれば、
負の電圧源は、定電流源と、カレントミラー回路と、抵
抗により構成されているため、オペアンプの入力電流に
よるＭＲバイアス電圧の変動を抑えることができる。
負の電圧源は、定電流源と、カレントミラー回路と、抵
抗により構成されているため、オペアンプの入力電流に
よるＭＲバイアス電圧の変動を抑えることができる。
【図１】 実施の形態１の回路図。
【図２】 オペアンプ回路の一例を示した回路図。
【図３】 実施の形態２の回路図。
【図４】 実施の形態２の変形を示した回路図。
【図５】 実施の形態３の回路図。
【図６】 実施の形態３の変形を示した回路図。
【図７】 従来の回路図。
１ ＭＲヘッド、２ リードアンプ。
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 2G017 AD55 BA05
5D034 BA02 BB14
5D091 DD04 DD09 DD10
Claims (7)
- 【請求項１】 ＭＲヘッドの両端に対し、一定電圧値を
保ったバイアス電圧を印加し、かつ、該バイアス電圧の
中間電位を接地電位に保つことを特徴とする半導体集積
回路。 - 【請求項２】 前記ＭＲヘッドの一端における前記バイ
アス電圧による電位は、接地電位を基準電位とする正の
定電圧発生回路により正の定電位とされ、また、前記Ｍ
Ｒヘッドの他端における前記バイアス電圧は、接地電位
を基準電位とする負の定電圧発生回路により、前記正の
定電位と絶対値の等しい負の定電位とされることを特徴
とする請求項１に記載の半導体集積回路。 - 【請求項３】 前記正の定電圧回路は、正の電圧源と、
オペアンプと、および該オペアンプに帰還がかけられた
ＮＭＯＳトランジスタで構成されていることを特徴とす
る請求項２に記載の半導体集積回路。 - 【請求項４】 前記負の定電圧回路は、負の電圧源と、
オペアンプおよび該オペアンプに帰還がかけられたＰＭ
ＯＳトランジスタで構成されていることを特徴とする請
求項２に記載の半導体集積回路。 - 【請求項５】 ＭＲヘッドの第一の端子には、抵抗を介
してＮＭＯＳトランジスタのソースが接続され、前記Ｎ
ＭＯＳトランジスタはドレインが第一の電源に接続さ
れ、さらにゲートは第一のオペアンプに接続され、該第
一のオペアンプは非反転入力端子に正の電圧源が接続さ
れ、また反転入力端子は前記ＭＲヘッドの第一の端子に
接続され、そして、前記ＭＲヘッドの第二の端子には、
抵抗を介してＰＭＯＳトランジスタのソースが接続さ
れ、前記ＰＭＯＳトランジスタはドレインが第二の電源
に接続され、さらにゲートは第二のオペアンプに接続さ
れ、該第二のオペアンプは非反転入力端子に負の電圧源
が接続され、また反転入力端子は前記ＭＲヘッドの第二
の端子に接続されることを特徴とする半導体集積回路。 - 【請求項６】 前記正の電圧源は、定電流源と、カレン
トミラー回路と、抵抗により構成されていることを特徴
とする請求項３または請求項５のいずれかに記載の半導
体集積回路。 - 【請求項７】 前記負の電圧源は、定電流源と、カレン
トミラー回路と、抵抗により構成されていることを特徴
とする請求項４または請求項５のいずれかに記載の半導
体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002125798A JP2003317201A (ja) | 2002-04-26 | 2002-04-26 | 半導体集積回路 |
| US10/277,799 US6909569B2 (en) | 2002-04-26 | 2002-10-23 | Low impedance semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002125798A JP2003317201A (ja) | 2002-04-26 | 2002-04-26 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003317201A true JP2003317201A (ja) | 2003-11-07 |
Family
ID=29243776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002125798A Pending JP2003317201A (ja) | 2002-04-26 | 2002-04-26 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6909569B2 (ja) |
| JP (1) | JP2003317201A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008141061A1 (en) * | 2007-05-09 | 2008-11-20 | Texas Instruments Incorporated | Resistivity sense bias circuits and methods of operating the same |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6930531B2 (en) * | 2003-10-30 | 2005-08-16 | Texas Instruments Incorporated | Circuit and method to compensate for RMR variations and for shunt resistance across RMR in an open loop current bias architecture |
| JP4805699B2 (ja) * | 2006-03-14 | 2011-11-02 | 株式会社リコー | 半導体装置 |
| US7839593B1 (en) * | 2006-09-08 | 2010-11-23 | Marvell International, Ltd. | Magneto-resistive biasing methods and systems |
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