JP2014120563A - パワーモジュール - Google Patents

Abstract

【課題】短絡耐量を調整可能なパワーモジュールを提供する。
【解決手段】パワーモジュール１００は、パワー半導体素子であるＩＧＢＴ素子１と、ＩＧＢＴ素子１のエミッタ電極（出力電極）に接続されて、電流Ｉｃが流れるエミッタ配線７と、エミッタ配線７の経路上に接続された複数のエミッタ制御線１１〜１３とを備える。複数のエミッタ制御線１１〜１３のうちのいずれかを選択することにより、負帰還量を調整することができる。したがってＩＧＢＴ素子１の短絡耐量を調整することができる。
【選択図】図１

Description

本発明は、パワー半導体素子を備えるパワーモジュールに関する。

ＩＧＢＴ（Insulated Gate Bipolar Transistor）などのパワー半導体素子を搭載したパワーモジュールにおいて、たとえばパワーモジュールに接続された負荷が短絡した際には、パワーモジュールに大電流が流れる。したがってパワー半導体素子にも大電流が流れる。

たとえば特開２０００−３２４７９８号公報（特許文献１）は、パワー半導体素子を過電流から保護するための構成を開示する。この構成によれば、ＩＧＢＴのエミッタ端子に、負帰還量を調整するためのインダクタが接続される。ＩＧＢＴに過電流が流れた場合には、電流制限回路がＩＧＢＴに流れる電流を制限する。この場合には、帰還電流はインダクタを通り、ゲート制御回路に送られる。一方、ＩＧＢＴに流れる電流が所定値以下の場合には、帰還電流はインダクタを経由することなくゲート制御回路に送られる。

特開２０００−３２４７９８号公報

多くの場合、パワーモジュールの内部あるいは外部には、負荷の短絡時に短絡電流を遮断するための遮断回路が設けられる。短絡が生じてから短絡電流を遮断するまでに要する時間は、パワーモジュールの用途などに依存して異なり得る。これに対して、パワーモジュールの短絡耐量は、主に、パワー半導体素子の短絡耐量に依存するため、柔軟に変化させることが難しい。このために、パワーモジュールの短絡耐量には、典型的な値（たとえば１０ｕｓ（ｕｓは１０^−６秒を表す））が選ばれるとともに、そのような短絡耐量を満たすパワー半導体素子がパワーモジュールに搭載される。なお、短絡耐量とは、たとえば短絡電流の流れ始めからパワー半導体素子が損傷するまでの時間として定義される。

一方、たとえばＩＧＢＴにおいて短絡耐量と飽和電圧とがトレードオフの関係にあることが知られている。すなわち、ＩＧＢＴにおいて、短絡耐量を小さくするほど飽和電圧が高くなる。飽和電圧が高くなるほどＩＧＢＴの導通損失が大きくなる。

たとえば以下のような例が考えられる。あるアプリケーションにおいて、１０ｕｓの短絡耐量を持つパワーモジュールが用いられる。そのアプリケーションは、短絡電流を５ｕｓで遮断可能である。このアプリケーションは、パワーモジュールの短絡耐量を小さくするように動作するため、パワーモジュール（パワー半導体素子）の飽和電圧が高くなる。したがってパワーモジュールの損失が増える。

このような問題を解決するために、たとえば、パワーモジュールに実装されるパワー半導体チップを、ユーザの仕様を満たすようにカスタム生産することが考えられる。しかしながら、そのようなカスタム生産は、パワーモジュールのコストアップの要因となる。

本発明の目的は、短絡耐量を調整可能なパワーモジュールを提供することである。

本発明のある局面に従うパワーモジュールは、電流を受ける入力電極と、電流を出力する出力電極と、制御電極とを有するパワー半導体素子と、パワー半導体素子の出力電極に接続されて、パワー半導体素子からの電流が流れる配線と、前記配線の経路上に接続された複数の出力制御線とを備える。

本発明によれば、パワーモジュールの短絡耐量を調整することができる。

本発明の実施の形態に係るパワーモジュールの基本的な構成を示した図である。 図１に示されたＩＧＢＴ素子のゲートへの負帰還量を説明するための図である。 図１に示したパワーモジュールのスイッチング損失と、電圧の時間変化（ｄｖ／ｄｔ）との間の関係を示した図である。 図１に示したパワーモジュールの短絡時のピーク電流および、スイッチング損失とｄｖ／ｄｔとの間のトレードオフ関係が負帰還量にどのように依存するかを示した図である。 本発明の実施の形態１に係るパワーモジュールの構成を模式的に示した平面図である。 図５に示したパワーモジュールの外観を模式的に示した図である。 本発明の実施の形態１に係るパワーモジュールにおいて設定可能な短絡耐量の一例を示した図である。 本発明の実施の形態１に係るパワーモジュールの１つの応用例を説明した図である。 図８に示された構成の変形例を示した図である。 本発明の実施の形態１に係るパワーモジュールの他の応用例を説明した図である。 図１０に示された構成の変形例を示した図である。 本発明の実施の形態２に係るパワーモジュールの等価回路図である。 本発明の実施の形態２に係るパワーモジュールにおいて、負帰還量を調整するための方法を説明するための図である。 本発明の実施の形態２に係るパワーモジュールの第１の変形例を示した図である。 本発明の実施の形態２に係るパワーモジュールの第２の変形例を示した図である。

以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。

［基本構成］
図１は、本発明の実施の形態に係るパワーモジュールの基本的な構成を示した図である。図１を参照して、本発明の実施の形態に係るパワーモジュール１００は、ＩＧＢＴ素子１と、ダイオード２とを備える。ＩＧＢＴ素子１と、ダイオード２とは、具体的には半導体チップの形態である。

ＩＧＢＴ素子１は、本発明に係るパワーモジュールに含まれるパワー半導体素子を実現する。ただしパワー半導体素子はＩＧＢＴ素子に限定されるものではなく、たとえばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）によっても実現可能である。

ＩＧＢＴ素子１は、コレクタ電極と、ゲート電極と、エミッタ電極とを備える。ＩＧＢＴ素子１のコレクタ電極は、コレクタ配線５を介してコレクタ端子Ｃに電気的に接続される。ＩＧＢＴ素子１のゲート電極は、ゲート配線６を介してゲート端子Ｇに電気的に接続される。ＩＧＢＴ素子１のエミッタ電極は、エミッタ配線７を介してエミッタ端子Ｅに電気的に接続される。図１に示されたノードＮｃ，Ｎｅは、それぞれ、ＩＧＢＴ素子１のコレクタ電極およびエミッタ電極を等価的に表している。

ダイオード２は、ＩＧＢＴ素子１に逆並列接続される。具体的に説明すると、ダイオード２は、アノード電極２ａとカソード電極２ｃとを有する。アノード電極２ａは、ノードＮｅ（ＩＧＢＴ素子１のエミッタ電極）に電気的に接続される。カソード電極２ｃはノードＮｃ（ＩＧＢＴ素子１のコレクタ電極）に電気的に接続される。

コレクタ端子Ｃは高電位に接続され、エミッタ端子Ｅは低電位に接続される。たとえばコレクタ端子Ｃが電源に接続される場合には、エミッタ端子Ｅが負荷（図示せず）に接続される。たとえばコレクタ端子Ｃが負荷に接続される場合には、エミッタ端子Ｅが接地される。

パワーモジュール１００は、さらに、エミッタ制御線１１，１２，１３を備える。エミッタ制御線１１の一方端は、ノードＮ１においてエミッタ配線７に接続される。エミッタ制御線１１の他方端は、エミッタセンス端子Ｅｓ１に接続される。同様に、エミッタ制御線１２の一方端はノードＮ２において、エミッタ配線７に接続される。エミッタ制御線１２の他方端は、エミッタセンス端子Ｅｓ２に接続される。エミッタ制御線１３の一方端は、ノードＮ３においてエミッタ配線７に接続される。エミッタ制御線１３の他方端は、エミッタセンス端子Ｅｓ３に接続される。

ゲート端子Ｇとエミッタセンス端子Ｅｓ１〜Ｅｓ３のいずれかとの間には、ゲート駆動回路２００より制御電圧が与えられる。これによりＩＧＢＴ素子１がオンオフする。ＩＧＢＴ素子１がオンすると、ＩＧＢＴ素子１に電流Ｉｃが流れる。この場合、コレクタ電極に電流Ｉｃが流入するとともに、エミッタ電極から電流Ｉｃが出力されて電流Ｉｃはエミッタ配線７を流れる。すなわちゲート電極は、本発明に係るパワーモジュールに含まれるパワー半導体素子の制御電極に対応する。コレクタ電極は、上記のパワー半導体素子において、電流を受ける入力電極に対応する。エミッタ電極は、上記のパワー半導体素子において、電流を出力する出力電極に対応する。

エミッタ制御線１１〜１３の各々は、エミッタ配線７の経路上に接続される出力制御線である。エミッタ制御線１１〜１３は、エミッタ配線７の異なる位置においてエミッタ配線７と接続される。エミッタ配線７のうちノードＮｅからノードＮ２までの間の部分のインダクタンスと、エミッタ制御線１２のインダクタンスとの和をＬｓ１とする。また、エミッタ配線７のうちノードＮｅからノードＮ３までの間の部分のインダクタンスと、エミッタ制御線１３のインダクタンスとの和を（Ｌｓ１＋Ｌｓ２）とする。

図１に示された構成では、インダクタンスＬｓ１は、ノードＮ１とノードＮ２との間の配線のインダクタ成分として表され、インダクタンスＬｓ２は、ノードＮ２とノードＮ３との間の配線のインダクタンス成分として表される。すなわち、エミッタ制御線１１〜１３の各々のインダクタンスがエミッタ配線７のインダクタンスに比べて無視できるほど小さくてもよい。なお、エミッタ配線７のうちノードＮｅからノードＮ１までの間の部分のインダクタンスと、エミッタ制御線１１のインダクタンスとは無視できるほど小さい（実質的に０である）とする。

図１に示された構成によれば、エミッタ制御線１１〜１３のいずれかをゲート駆動回路２００における基準電位側の接続先として選択することにより、ＩＧＢＴ素子１のゲートに印加される制御電圧の負帰還量が選択される。図１には、負帰還量を選択するための構成の一例が示されているが、たとえばゲート端子Ｇとエミッタセンス端子Ｅｓ２との間にゲート駆動回路２００により制御電圧が与えられる。

図２は、図１に示されたＩＧＢＴ素子のゲートへの負帰還量を説明するための図である。図２を参照して、負帰還量はＩＧＢＴ素子１のエミッタ電極Ｎｅと、選択されたエミッタセンス端子Ｅｓ１〜Ｅｓ３のいずれかとの間に発生する電圧である。

負帰還量は、エミッタ配線７を流れる電流Ｉｃの時間変化（ｄＩｃ／ｄｔ）およびエミッタ配線７のインダクタンスとの積により決定される。ゲート端子Ｇとエミッタセンス端子Ｅｓ１との間にゲート駆動回路２００を接続することにより、負帰還量は０となる。ゲート端子Ｇとエミッタセンス端子Ｅｓ２との間にゲート駆動回路２００を接続することにより、負帰還量はＬｓ１×ｄＩｃ／ｄｔとなる。したがって、ゲート端子Ｇとエミッタ電極Ｎｅとの間の電圧Ｖｇｅ′は、以下の式（１）で表される。

Ｖｇｅ′＝Ｖｇｅ−Ｌｓ１×ｄＩｃ／ｄｔ ・・・（１）
ゲート端子Ｇとエミッタセンス端子Ｅｓ３にゲート駆動回路２００を接続することにより、負帰還量は（Ｌｓ１＋Ｌｓ２）×ｄＩｃ／ｄｔとなる。この場合のゲート端子Ｇとエミッタ電極Ｎｅとの間の電圧Ｖｇｅ′は、以下の式（２）で表される。

Ｖｇｅ′＝Ｖｇｅ−（Ｌｓ１＋Ｌｓ２）×ｄＩｃ／ｄｔ ・・・（２）
負荷（図示せず）が短絡すると、ＩＧＢＴ素子１を流れる電流Ｉｃが大きくなる。このため、（ｄＩｃ／ｄｔ）も大きくなる。（ｄＩｃ／ｄｔ）が大きくなることで負帰還量が大きくなる。上記の式（１）または（２）から理解されるように、負帰還量が大きいほど電圧Ｖｇｅ′が小さくなる。すなわち短絡時には、ＩＧＢＴ素子１のゲート電圧がより制限される（絞られる）。したがって短絡時にＩＧＢＴ素子１に流れる電流のピーク値を抑制することができる。

図３は、図１に示したパワーモジュールのスイッチング損失と、電圧の時間変化（ｄｖ／ｄｔ）との間の関係を示した図である。図３を参照して、スイッチング損失が大きくなるほどｄｖ／ｄｔが低下する。すなわちスイッチング損失とｄｖ／ｄｔとはトレードオフの関係にある。

図４は、図１に示したパワーモジュールの短絡時のピーク電流および、スイッチング損失とｄｖ／ｄｔとの間のトレードオフ関係が負帰還量にどのように依存するかを示した図である。図３および図４を参照して、負帰還なしの場合には、短絡時のピーク電流が大きい一方で、スイッチング損失とｄｖ／ｄｔとの間のトレードオフが良い。負帰還が中程度の場合には、短絡時のピーク電流が中程度であるとともに、スイッチング損失とｄｖ／ｄｔとの間のトレードオフも中程度である。負帰還が大きい場合には、短絡時のピーク電流が小さいものの、スイッチング損失とｄｖ／ｄｔとの間のトレードオフが悪くなる。

なお、「トレードオフが良い」とは、たとえばあるスイッチング損失の値に対するｄｖ／ｄｔが小さいことを意味する。逆に「トレードオフが悪い」とは、その損失の値に対するｄｖ／ｄｔが大きいことを意味する。

この発明の実施の形態によれば、短絡時のパワーモジュールの特性を調整することができる。具体的には、負帰還量を調整することができる。負帰還量を大きくするほど、コレクタ電流の時間変化（ｄＩｃ／ｄｔ）によって、短絡時にゲート電圧を大きく絞ることができる。これにより、短絡時のピーク電流を調整することができる。

さらに、この発明の実施の形態によれば、パワーモジュールの短絡時の特性を向上させることができる。以下に、この発明のさまざまな実施の形態を説明する。

［実施の形態１］
図５は、本発明の実施の形態１に係るパワーモジュール１０１の構成を模式的に示した平面図である。図６は、図５に示したパワーモジュール１０１の外観を模式的に示した図である。

図５および図６を参照して、パワーモジュール１０１は、基板８０と、ＩＧＢＴ素子１と、ダイオード２とを含む。ＩＧＢＴ素子１と、ダイオード２とは基板８０に実装される。基板８０の構成は特に限定されるものではないが、たとえば、セラミック基板（たとえばＡｌＮからなる）に、銅板が電極として直接に接合された基板を用いることができる。基板８０には、コレクタ端子Ｃ、ゲート端子Ｇ、エミッタ端子Ｅ、エミッタセンス端子Ｅｓ１，Ｅｓ２，Ｅｓ３が電極として形成される。基板８０は、樹脂８１により封止されて、コレクタ端子Ｃ、ゲート端子Ｇ、エミッタ端子Ｅ、エミッタセンス端子Ｅｓ１，Ｅｓ２，Ｅｓ３が樹脂８１の表面から露出する。

ＩＧＢＴ素子１およびダイオード２は半導体チップである。ＩＧＢＴ素子１のコレクタ電極、およびダイオード２のカソード電極は各々のチップの裏面に形成される。たとえばはんだ等の導電性材料によってＩＧＢＴ素子１のコレクタ電極およびダイオード２のカソード電極が基板８０上の電極２０に電気的に接続される。これによりＩＧＢＴ素子１のコレクタ電極とダイオード２のカソード電極とが電気的に接続される。

電極２０は、ワイヤ２１により、コレクタ端子Ｃに電気的に接続される。ワイヤ２１は図１に示されたコレクタ配線の一部を構成する。なお、ワイヤの本数、直径等は、ＩＧＢＴ素子１に流れる電流に応じて適切に定められる。

ＩＧＢＴ素子１（半導体チップ）の表側の面にはエミッタ電極１ｅが形成される。ダイオード２（半導体チップ）の表側の面にはアノード電極２ａが形成される。ＩＧＢＴ素子１のエミッタ電極１ｅとダイオード２のアノード電極２ａとがワイヤ２２によって電気的に接続される。

パワーモジュール１０１は、さらに、エミッタ配線７と、エミッタ端子Ｅと、ワイヤ２３，２４とを含む。エミッタ端子Ｅは、ワイヤ２４によってエミッタ配線７に電気的に接続される。エミッタ配線７は、ワイヤ２３によってダイオード２のアノード電極２ａと電気的に接続される。したがってエミッタ配線７は、ワイヤ２２，２３およびアノード電極２ａを介してＩＧＢＴ素子１のエミッタ電極１ｅに電気的に接続される。

パワーモジュール１０１は、さらに、ゲート端子Ｇとワイヤ２６とを含む。ゲート端子Ｇは、ワイヤ２６によって、ＩＧＢＴ素子１のゲート電極１ｇと電気的に接続される。ワイヤ２６は図１に示されたゲート配線６と等価である。

パワーモジュール１０１は、さらに、エミッタセンス端子Ｅｓ１，Ｅｓ２，Ｅｓ３と、配線３２，３３と、ワイヤ７ａ，７ｂ，７ｃ，７ｄ，３１とを含む。

エミッタセンス端子Ｅｓ１は、ワイヤ３１によってＩＧＢＴ素子１のエミッタ電極１ｅに電気的に接続される。ワイヤ３１は、図１に示されたエミッタ制御線１１と等価である。

エミッタセンス端子Ｅｓ２は、ワイヤ７ａ，７ｂおよび配線３２によってダイオード２のアノード電極２ａに電気的に接続される。ダイオード２のアノード電極２ａはワイヤ２２によってＩＧＢＴ素子１のエミッタ電極１ｅに電気的に接続される。ワイヤ７ａは、ダイオード２のアノード電極２ａと配線３２とを電気的に接続する。ワイヤ７ｂは、配線３２とエミッタセンス端子Ｅｓ２とを電気的に接続する。

エミッタセンス端子Ｅｓ３は、ワイヤ７ｃ，７ｄおよび配線３３によってエミッタ配線７に電気的に接続される。ワイヤ７ｃは、エミッタ配線７と、配線３３とを電気的に接続する。ワイヤ７ｄは、配線３３とエミッタセンス端子Ｅｓ３とを電気的に接続する。

ワイヤ７ａ，７ｂおよび配線３２のインダクタンス成分によって、負帰還用のインダクタンスＬｓ１が実現される。また、エミッタ配線７、配線３３、ワイヤ７ｃ，７ｄのインダクタンス成分によって負帰還用のインダクタ成分（Ｌｓ１＋Ｌｓ２）が実現される。なお、ワイヤのインダクタンス成分は、基板に形成された配線のインダクタンス成分よりも大きい。

このように実施の形態１によれば、ワイヤによって、負帰還量を生じさせるためのインダクタンスが実現される。この構成によれば、インダクタンス成分を実現するための部品を、パワーモジュールの内部あるいは外部に追加する必要がない。したがって実施の形態１によれば、コストの上昇を抑えながら負帰還量を調整可能なパワーモジュールを実現することができる。

図７は、本発明の実施の形態１に係るパワーモジュール１０１において設定可能な短絡耐量の一例を示した図である。図７を参照して、エミッタセンス端子Ｅｓ１，Ｅｓ２，Ｅｓ３を選択することによるＩＧＢＴ素子１の短絡耐量は、それぞれ５ｕｓ，７．５ｕｓ，１０ｕｓである。ただしそれぞれの短絡耐量が上記のように限定される必要はない。それぞれの短絡耐量の調整はインダクタンスＬｓ１，Ｌｓ２の値を調整することで実現できる。

インダクタンスＬｓ１，Ｌｓ２の値を調整する方法として、たとえば以下の方法を採用することができる。１つの方法は、ノードＮ１とノードＮ２との間の配線の一部、あるいはノードＮ２とノードＮ３との間の配線の一部を構成するワイヤの本数を異ならせる方法である。たとえば、図５におけるワイヤ２２は図７のインダクタンスＬｓ１に対応し、図５におけるワイヤ２３は図７のインダクタンスＬｓ２に対応する。これらワイヤ２２，２３の本数を異ならせることにより、インダクタンスＬｓ１あるいはＬｓ２の値を異ならせることができる。

他の方法は、ノードＮ１とノードＮ２との間の配線の一部、あるいはノードＮ２とノードＮ３との間の配線の一部を構成するワイヤの長さを異ならせる方法である。たとえば、図５におけるワイヤ２２は図７のインダクタンスＬｓ１に対応し、図５におけるワイヤ２３は図７のインダクタンスＬｓ２に対応する。これらワイヤ２２，２３の長さを異ならせることにより、インダクタンスＬｓ１あるいはＬｓ２の値を異ならせることができる。さらに、上記の２つの方法を組み合わせることも可能である。

上述の式（１），（２）に示されるように、電圧Ｖｇｅ′は、ゲート駆動回路２００より与えられる制御電圧Ｖｇｅから負帰還量を引いた値である。負帰還量が大きいほど電圧Ｖｇｅ′が低くなる。したがって短絡耐量を長くすることができる。

たとえばパワーモジュールのユーザ（パワーモジュールを搭載したアプリケーションの設計者）は、そのアプリケーションに必要とされる短絡遮断時間に応じて、負帰還配線（エミッタ制御線）を選択できる。パワーモジュール１０１は、選択された負帰還配線に応じた短絡耐量を有する。従来のパワーモジュールでは、短絡耐量は典型的な値（たとえば１０ｕｓ程度）に定められて、変更ができなかった。この実施の形態によれば、そのような典型的な値よりも小さい短絡耐量を実現することができる。これにより飽和電圧を下げることができるので、パワーモジュールの動作時の損失を低減することができる。

図８は、本発明の実施の形態１に係るパワーモジュール１０１の１つの応用例を説明した図である。図８を参照して、遮断回路４０が、パワーモジュール１０１に外付けされる。遮断回路４０は、比較器（Ｃｏｍｐ）４１、抵抗４２およびスイッチ４３を備える。ただし、抵抗４２は必須の構成ではない。

比較器４１は、エミッタセンス端子Ｅｓ１とエミッタセンス端子Ｅｓ３との間の電圧を、基準電圧Ｖｒｅｆと比較する。ゲート端子Ｇとエミッタセンス端子Ｅｓ３との間には、抵抗４２およびスイッチ４３が直列に接続される。スイッチ４３は、比較器４１の出力によりオンされる。

エミッタセンス端子Ｅｓ１とエミッタセンス端子Ｅｓ３との間の電圧は、（Ｌｓ１＋Ｌｓ２）×（ｄＩｃ／ｄｔ）に等しい。コレクタ端子Ｃとエミッタ端子Ｅとが短絡すると、エミッタセンス端子Ｅｓ１とエミッタセンス端子Ｅｓ３との間の電圧が電圧Ｖｒｅｆを超える。この場合に比較器４１はスイッチ４３をオンする。スイッチ４３がオンすると、ゲート端子Ｇとエミッタセンス端子Ｅｓ３とが短絡される。したがってＩＧＢＴ素子１がオフする。すなわち遮断回路４０は、エミッタ配線７に生じた電圧をＩＧＢＴ素子１の制御にフィードバックさせる負帰還回路の１つの実施の形態である。

図９は、図８に示された構成の変形例を示した図である。図９に示されるように、遮断回路４０をパワーモジュール１０１に内蔵することもできる。この構成によれば、パワーモジュール１０１は、短絡時のｄｉ／ｄｔを検知して自己遮断する回路を有する。したがってパワーモジュール１０１の信頼性を確保することができる。なお、エミッタセンス端子Ｅｓ１，Ｅｓ２は、たとえばパワーモジュール１０１の内部の端子として用いることができる。

一般的なパワーモジュールの遮断回路においては、ＩＧＢＴ素子のコレクタ−エミッタ間の電圧を検出する方式が採用される。ＩＧＢＴ素子のコレクタ−エミッタ間の電圧を検出するためには、その電圧に耐えることが可能な、高耐圧の部品が必要となる。一方、図９に示された構成によれば、コレクタ−エミッタ間の電圧を検出しないので、そのような高耐圧の部品が不要である。これにより、パワーモジュールのコストを低減することができる。

また、従来の遮断回路の別の方式としては、シャント抵抗方式がある。この方式の場合には、基準電圧と比較される電圧を発生させるために、エミッタから出力される電流の一部をシャント抵抗に流す必要がある。一方、この実施の形態では、電流の一部を抵抗に流さなくてもよい。したがって、パワーモジュールの効率の低下を抑制することができる。

さらに、従来の遮断回路の別の方式としては、ＩＰＭ（インテリジェントパワーモジュール）におけるカレントセンス方式が挙げられる。この方式では、電流を検知するための専用の半導体チップが必要となる。一方、この実施の形態では、そのような専用の半導体チップを不要とすることができる。これにより、半導体チップを安価に生産できる。加えて、半導体チップの有効面積が減ることも防ぐことができる。

図１０は、本発明の実施の形態１に係るパワーモジュール１０１の他の応用例を説明した図である。図１０を参照して、増幅器４４（Ａｍｐ）は、パワーモジュール１０１のエミッタセンス端子Ｅｓ１に接続され、エミッタセンス端子Ｅｓ１の電圧を増幅して出力する。すなわち増幅器４４は、アナログ信号を出力する。

図１１は、図１０に示された構成の変形例を示した図である。図１１に示されるように、増幅器４４をパワーモジュール１０１に内蔵することもできる。増幅器４４の出力信号は、端子Ｍからパワーモジュール１０１の外部に出力される。

図１０あるいは図１１に示された構成によれば、コレクタ電流Ｉｃの変化（＝ｄｉ／ｄｔ）をモニタすることができる。これにより、ユーザ側（アプリケーション側）では、ｄｉ／ｄｔに応じた制御を実現することができる。

このように実施の形態１によれば、エミッタ制御線の選択によって短絡耐量を調整することができる。短絡耐量を調整できることにより、飽和電圧を下げることができる。これにより、パワーモジュールの損失を低減することができるので、消費エネルギーの削減を図ることができる。

さらに実施の形態１によれば、パワーモジュールの用途に応じて短絡耐量を調整できることにより、パワーモジュールの耐久性（あるいは信頼性）を向上させることができる。この結果、パワーモジュールの長寿命化を図ることができる。

さらに実施の形態１によれば、エミッタ制御線の選択によって短絡耐量を調整することができるので、たとえばＩＧＢＴ素子のチップサイズの最適化を図ることができる。したがって、たとえばパワーモジュールの小型化あるいはコスト低減を図ることができる。

［実施の形態２］
実施の形態１によれば、パワーモジュールの負帰還量を選択することができる。したがって、実施の形態１によれば、パワーモジュールは、ユーザによる負帰還量の選択のための複数の端子を備えている。実施の形態２では、選択された負帰還量に対応する端子の他の端子を利用して、スナバコンデンサのサージ電圧抑制効果を高めることができる。

なお、実施の形態２に係るパワーモジュールの平面構造あるいは外観は、基本的には、実施の形態１に係るパワーモジュールの平面構造あるいは外観とそれぞれ同様である。このため、実施の形態２に係るパワーモジュールの平面構造あるいは外観については詳細な説明を以後繰り返さない。

図１２は、本発明の実施の形態２に係るパワーモジュールの等価回路図である。図１２を参照して、実施の形態２に係るパワーモジュール１０２は、エミッタ制御線１１，１２，１３に代えてエミッタ制御線１１ａ，１２ａ，１３ａを備える点、および、端子Ｃｓ１とコレクタセンス線１４とをさらに備える点において、図１に示された構成と異なる。

図１２に示されたパワーモジュール１０２の他の部分の構成は、図１に示されたパワーモジュール１００の対応する部分の構成と同様であるので以後の説明は繰り返さない。また、図１２に示された構成によれば、スナバコンデンサ５５は、パワーモジュール１０２に外付けされる。ただし、スナバコンデンサ５５はパワーモジュール１０２に内蔵されていてもよい。

エミッタセンス端子Ｅｓ１，Ｅ３には、それぞれ外部配線５１，５２が接続される。さらに外部配線５１，５３同士が接続される。外部配線５１，５２が有するインダクタンス成分の大きさは、それぞれＬｐ１，Ｌｐ２である。したがって、エミッタ制御線１１ａ，１３ａは、負帰還量を設定するための制御線として使用される。エミッタ制御線１２ａは、負帰還量の設定に使用されておらず、かつ、ＩＧＢＴ素子１のエミッタ電極に最も近い位置にある配線である。

図１３は、本発明の実施の形態２に係るパワーモジュール１０２において、負帰還量を調整するための方法を説明するための図である。図１３を参照して、電流Ｉｃはエミッタ配線７を流れる。電流Ｉｐは外部配線５１，５２を流れる。電流Ｉｃと電流Ｉｐとの間の比は、インダクタンスの比、すなわち（Ｌｓ１＋Ｌｓ２）と（Ｌｐ１＋Ｌｐ２）との間の比率に応じて定まる。負帰還の電圧は、Ｌｐ１×（ｄＩｐ／ｄｔ）となる。したがって、負帰還量を、外部配線５１のインダクタンスＬｐ１によって調整することができる。このように実施の形態２によれば、負帰還量を外部配線（外部配線５１）のインダクタンスによって調整することができる。したがって、実施の形態２によれば、ユーザ側（アプリケーション側）でパワーモジュール１０２の負帰還量を調整することができる。

パワーモジュール１０２に外部接続されるインダクタンスは、さまざまな方法により実現可能である。１つの実施の形態では、パワーモジュール１０２に外部接続されるインダクタンスは、プリント基板のパターン配線で実現される。これにより追加部品を不要としながら、外部接続されるインダクタを安価に実現することができる。

さらに、実施の形態２では、エミッタ制御線１１ａ，１２ａ，１３ａに、高電流密度の配線が使用される。エミッタ制御線の電流密度が小さいと、負帰還量の調整量が制限される。エミッタ制御線に高電流密度の配線を用いることによって、エミッタ制御線の許容電流値を増やすことができる。これにより、エミッタ制御線の許容電流値が負帰還量を制限することを防止できる。したがって、ユーザ側において負帰還量をより自由に調整することができる。

さらに、この実施の形態によれば、負帰還量の設定に使用されておらず、かつＩＧＢＴ素子１に最も近い位置にあるエミッタ制御線（図１２の場合にはエミッタ制御線１２ａ）と、コレクタセンス端子Ｃｓとにスナバコンデンサ５５が接続される。コレクタセンス端子Ｃｓとコレクタ配線５とは、コレクタセンス線１４により接続される。エミッタ制御線１１ａ，１２ａ，１３ａと同様に、コレクタセンス線１４にも高電流密度の配線が使用される。

実施の形態１では、エミッタ制御線は、ゲート充放電電流のみを流すように設計される。したがってたとえばエミッタ制御線１１〜１３の各々は、アルミニウム（Ａｌ）のワイヤーが１本のみで実現される。この場合には、エミッタ制御線の配線の電流密度が小さいため、スナバコンデンサの充放電電流がエミッタ制御線の許容電流値を超える可能性が高い。したがって、実施の形態１の構成では、スナバコンデンサはＣ端子とＥ端子(パワーモジュールが１ｉｎ１の場合）で接続される。

スナバコンデンサ５５をＣ端子、Ｅ端子に接続した場合には、コレクタ配線５およびエミッタ配線７の各々にインダクタンスが存在する。スナバコンデンサをＩＧＢＴ素子１の直近でＩＧＢＴ素子１の接続するほうが、サージ電圧の吸収効果が高い。そこで実施の形態２では、コレクタセンス端子Ｃｓと、未使用のエミッタセンス端子のうちの最もＩＧＢＴ素子１に近い端子との間にスナバコンデンサ５５が接続される。さらに、コレクタセンス線およびエミッタ制御線には、高電流密度を有する配線が用いられる。これにより、サージ電圧を吸収する効果が高められるので、より高い信頼性を得ることができる。

高電流密度配線を実現するための方法は特に限定されるものではない。１つの例では、ワイヤの本数を多くする。図１４は、本発明の実施の形態２に係るパワーモジュールの第１の変形例を示した図である。図１４に示されるように、エミッタ制御線１１ａ，１２ａ，１３ａについて、ワイヤの本数を異ならせてもよい。これにより実施の形態１と同じく、エミッタ制御線１１ａ，１２ａ，１３ａの短絡耐量を互いに異ならせることができる。

図１５は、本発明の実施の形態２に係るパワーモジュールの第２の変形例を示した図である。図１５に示されるように、コレクタセンス線１４およびエミッタ制御線１１ａ，１２ａ，１３ａの各々として実現される高電流密度配線として、ＩＧＢＴ素子１に直接に接続された端子６０を採用してもよい。

なお、「高電流密度配線」は、スナバコンデンサ５５の充放電時の電流に基づいて実現される。たとえばスナバコンデンサ５５の充放電時の電流の大きさとして見積もられた値がある。高電流密度配線をワイヤによって実現する場合には、ワイヤの断面積と、ワイヤ１本当たりの電流密度との積により、１本のワイヤに流すことができる電流の大きさ（許容電流値）が決定される。スナバコンデンサ５５の充放電時の電流値を、１本のワイヤの許容電流値で割ることにより、高電流密度配線を達成するために必要なワイヤの本数を決定される。すなわち、複数のワイヤに流すことが可能な許容電流の合計値は、スナバコンデンサの充放電時の電流を上回るように定められる。また、高電流密度配線を端子によって実現する場合には、その端子の電流密度と断面積との積によって定まる電流値が、スナバコンデンサ５５の充放電時の電流値を上回るように、端子の断面積を決定すればよい。

このように実施の形態２によれば、スナバコンデンサのサージ電圧抑制効果を高めることができる。

なお、上記の各実施の形態では、１つのパワー半導体素子が１つのパッケージに収容されたパワーモジュールの形態（いわゆる１ｉｎ１パッケージ）を示した。しかしながら複数のパワー半導体素子が１つのパッケージに収められていてもよい。したがって、本発明に係るパワーモジュールは、いわゆる２ｉｎ１，４ｉｎ１，６ｉｎ１等のパッケージ形態を有するパワーモジュールにも適用することができる。

今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１ ＩＧＢＴ素子、１ｅ エミッタ電極、１ｇ ゲート電極、２ ダイオード、２ａ アノード電極、２ｃ カソード電極、５ コレクタ配線、６ ゲート配線、７ エミッタ配線、７ａ〜７ｄ，２１〜２４，２６，３１ ワイヤ、１１〜１３，１１ａ〜１３ａ エミッタ制御線、１４ コレクタセンス線、２０ 電極、３２，３３ 配線、４０ 遮断回路、４１ 比較器、４２ 抵抗、４３ スイッチ、４４ 増幅器、５１，５２ 外部配線、５５ スナバコンデンサ、６０，Ｃｓ１，Ｍ 端子、８０ 基板、８１ 樹脂、１００，１０１，１０２ パワーモジュール、２００ ゲート駆動回路、Ｃ コレクタ端子、Ｃｓ コレクタセンス端子、Ｅ エミッタ端子、Ｅｓ１〜Ｅｓ３ エミッタセンス端子、Ｇ ゲート端子、Ｎ１〜Ｎ３，Ｎｃ，Ｎｅ ノード。

Claims (6)

1. 電流を受ける入力電極と、電流を出力する出力電極と、制御電極とを有するパワー半導体素子と、
   前記パワー半導体素子の前記出力電極に接続されて、前記パワー半導体素子からの前記電流が流れる配線と、
   前記配線の経路上に接続された複数の出力制御線とを備える、パワーモジュール。
2. 前記配線は、前記パワー半導体素子の前記出力電極と前記複数の出力制御線との間のインダクタンスが異なるように、本数および長さのうちの少なくとも一方が選ばれた少なくとも１つのワイヤを含む、請求項１に記載のパワーモジュール。
3. 前記パワーモジュールは、
   前記パワー半導体素子を実装する基板をさらに備え、
   前記配線は、前記基板に接合された配線を含む、請求項２に記載のパワーモジュール。
4. 前記複数の出力制御線の各々は、前記パワー半導体素子の前記制御電極に印加される制御電圧の負帰還量を設定するための制御線である、請求項１から３のいずれか１項に記載のパワーモジュール。
5. 前記複数の出力制御線は、
   前記負帰還量の設定に使用されておらず、かつ前記パワー半導体素子の前記出力電極に最も近い位置にある第１の配線を含み、
   前記パワーモジュールは、
   前記パワー半導体素子の前記入力電極に接続された第２の配線をさらに備え、
   前記第１の配線と前記第２の配線とは、スナバコンデンサに電気的に接続される、請求項４に記載のパワーモジュール。
6. 前記第１および第２の配線の各々は、複数のワイヤを有し、
   前記複数のワイヤに流すことが可能な許容電流の合計値は、前記スナバコンデンサの充放電時の電流を上回るように定められる、請求項５に記載のパワーモジュール。

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