JPWO2020080215A1 - 半導体装置 - Google Patents

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Abstract

半導体装置Ａ１は、第１端子２０１Ａおよび第２端子２０１Ｂと、第１ゲート電極１２Ａ、第１ソース電極１３Ａおよび第１ドレイン電極１４Ａを有する第１スイッチング素子１Ａと、第２ゲート電極１２Ｂ、第２ソース電極１３Ｂおよび第２ドレイン電極１４Ｂを有する第２スイッチング素子１Ｂと、を備える。第１端子２０１Ａおよび第２端子間２０１Ｂにおいて第１スイッチング素子１Ａおよび第２スイッチング素子１Ｂが直列に接続されている。半導体装置Ａ１は、第１端子２０１Ａおよび第２端子間２０１Ｂにおいて第１スイッチング素子１Ａおよび第２スイッチング素子１Ｂと並列に接続された第１コンデンサ３Ａを備えている。第１スイッチング素子１Ａおよび第２スイッチング素子１Ｂは、ｘ方向に並べられている。第１コンデンサ３Ａは、ｚ方向視において、第１スイッチング素子１Ａおよび第２スイッチング素子１Ｂの少なくともいずれかと重なる。このような構成により、サージ電圧の抑制を図ることができる。

Description

本開示は、半導体装置に関する。
高圧側のスイッチング素子と低圧側のスイッチング素子とを備えた半導体装置が種々に用いられている。特許文献１には、従来の半導体装置の一例が開示されている。この半導体装置は、入力側の２つの端子間において高圧側のスイッチング素子と低圧側のスイッチング素子とが直列に接続されている。
特開２０１５−１５４５９１号公報
このような半導体装置を用いる場合、入力側の２つの端子間にコンデンサを接続することが一般的である。このコンデンサと半導体装置との接続経路のインダクタンス成分は、スイッチング速度が高速となるほど、より高いサージ電圧を生じてしまうという問題がある。
本開示は、上記した事情のもとで考え出されたものであって、サージ電圧の抑制を図ることが可能な半導体装置を提供することをその課題とする。
本開示によって提供される半導体装置は、第１端子および第２端子と、第１ゲート電極、第１ソース電極および第１ドレイン電極を有する第１スイッチング素子と、第２ゲート電極、第２ソース電極および第２ドレイン電極を有する第２スイッチング素子と、を備え、前記第１端子および前記第２端子間において前記第１スイッチング素子および前記第２スイッチング素子が直列に接続された半導体装置であって、前記第１端子および前記第２端子間において前記第１スイッチング素子および前記第２スイッチング素子と並列に接続された第１コンデンサを備えており、前記第１スイッチング素子および前記第２スイッチング素子は、第１方向に並べられており、前記第１コンデンサは、前記第１方向と直角である第２方向視において、前記第１スイッチング素子および前記第２スイッチング素子の少なくともいずれかと重なる。
本開示によれば、サージ電圧の抑制を図ることができる。
本開示のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
本開示の第１実施形態に係る半導体装置を示す斜視図である。 本開示の第１実施形態に係る半導体装置を示す平面図である。 本開示の第１実施形態に係る半導体装置を示す底面図である。 本開示の第１実施形態に係る半導体装置を示す底面図である。 本開示の第１実施形態に係る半導体装置を示す正面図である。 本開示の第１実施形態に係る半導体装置を示す側面図である。 図２のＶＩＩ−ＶＩＩ線に沿う断面図である。 図２のＶＩＩＩ−ＶＩＩＩ線に沿う断面図である。 図２のＩＸ−ＩＸ線に沿う断面図である。 図２のＸ−Ｘ線に沿う断面図である。 図２のＸＩ−ＸＩ線に沿う断面図である。 図２のＸＩＩ−ＸＩＩ線に沿う断面図である。 本開示の第１実施形態に係る半導体装置のスイッチング素子の一例を模式的に示す断面図である。 本開示の第１実施形態に係る半導体装置を示す回路図である。 本開示の第１実施形態に係る半導体装置の変形例を示す平面図である。
以下、本開示の好ましい実施の形態につき、図面を参照して具体的に説明する。
本開示における「第１」、「第２」、「第３」等の用語は、単にラベルとして用いたものであり、必ずしもそれらの対象物に順列を付することを意図していない。
図１〜図１４は、本開示の第１実施形態に係る半導体装置を示している。本実施形態の半導体装置Ａ１は、第１スイッチング素子１Ａ、第２スイッチング素子１Ｂ、複数のリード２、第１コンデンサ３Ａ、第２コンデンサ３Ｂ、第３コンデンサ３Ｃ、集積回路素子４および樹脂部５を備えている。
図１は、半導体装置Ａ１を示す斜視図である。図２は、半導体装置Ａ１を示す平面図である。図３は、半導体装置Ａ１を示す底面図である。図４は、半導体装置Ａ１を示す底面図である。図５は、半導体装置Ａ１を示す正面図である。図６は、半導体装置Ａ１を示す側面図である。図７は、図２のＶＩＩ−ＶＩＩ線に沿う断面図である。図８は、図２のＶＩＩＩ−ＶＩＩＩ線に沿う断面図である。図９は、図２のＩＸ−ＩＸ線に沿う断面図である。図１０は、図２のＸ−Ｘ線に沿う断面図である。図１１は、図２のＸＩ−ＸＩ線に沿う断面図である。図１２は、図２のＸＩＩ−ＸＩＩ線に沿う断面図である。図１３は、半導体装置Ａ１のスイッチング素子の一例を模式的に示す断面図である。図１４は、半導体装置Ａ１を示す回路図である。これらの図において、ｙ方向は、本開示の第１方向に相当する。ｚ方向は、本開示の第２方向に相当する。ｘ方向は、本開示の第３方向に相当する。
第１スイッチング素子１Ａは、半導体装置Ａ１における高圧側のスイッチング素子である。本実施形態の第１スイッチング素子１Ａは、第１素子本体１１Ａ、第１ゲート電極１２Ａ、第１ソース電極１３Ａおよび第１ドレイン電極１４Ａを備える。第１スイッチング素子１Ａの種類は特に限定されない。図１３は、本例の第１スイッチング素子１Ａを模式的に示している。第１素子本体１１Ａは、たとえばＳｉ基板１０１、バッファ層１０２、ＧａＮ層１０３、ＡｌＧａＮ層１０４が積層された構造である。ＡｌＧａＮ層１０４上には、絶縁層１０５が積層されており、第１ゲート電極１２Ａ、第１ソース電極１３Ａおよび第１ドレイン電極１４Ａが配置されている。このような第１スイッチング素子１Ａは、第１ゲート電極１２Ａ、第１ソース電極１３Ａおよび第１ドレイン電極１４Ａが第１素子本体１１Ａの片面側に配置される、いわゆる横型のパワーデバイスである。また、第１素子本体１１ＡがＧａＮ層１０３を有する横型のパワーデバイスを、ＧａＮ−ＨＥＭＴ(High Electron Mobility Transistor)と呼ぶ場合がある。ＧａＮ−ＨＥＭＴとして構成された第１スイッチング素子１Ａは、電流切替動作の高速化、すなわち高速応答性の向上に適している。
図２に示すように、第１ゲート電極１２Ａは、ｚ方向視において第１素子本体１１Ａのｙ方向における他方側（図２の図中下側）であって、ｘ方向における一方側（図２における図中左側）に配置されている。第１ソース電極１３Ａは、第１ゲート電極１２Ａに対してｘ方向他方側（図２の図中右側）に配置されており、ｘ方向視において第１ゲート電極１２Ａと重なる。第１ドレイン電極１４Ａは、第１ゲート電極１２Ａおよび第１ソース電極１３Ａに対してｙ方向における一方側（図中上側）に配置されており、ｙ方向視において第１ゲート電極１２Ａおよび第１ソース電極１３Ａと重なる。
第２スイッチング素子１Ｂは、半導体装置Ａ１における低圧側のスイッチング素子である。本実施形態の第２スイッチング素子１Ｂは、第２素子本体１１Ｂ、第２ゲート電極１２Ｂ、第２ソース電極１３Ｂおよび第２ドレイン電極１４Ｂを備える。第２スイッチング素子１Ｂの種類は特に限定されない。図１３は、本例の第２スイッチング素子１Ｂを模式的に示しており、第１スイッチング素子１Ａと同様の構成である。このような第２スイッチング素子１Ｂは、第２ゲート電極１２Ｂ、第２ソース電極１３Ｂおよび第２ドレイン電極１４Ｂが第２素子本体１１Ｂの片面側に配置される、いわゆる横型のパワーデバイスである。また、第２素子本体１１ＢがＧａＮ層１０３を有する横型のパワーデバイスを、ＧａＮ−ＨＥＭＴ(High Electron Mobility Transistor)と呼ぶ場合がある。ＧａＮ−ＨＥＭＴとして構成された第２スイッチング素子１Ｂは、電流切替動作の高速化、すなわち高速応答性の向上に適している。
図２に示すように、第２ゲート電極１２Ｂは、ｚ方向視において第２素子本体１１Ｂのｙ方向における他方側（図２の図中下側）であって、ｘ方向における一方側（図２における図中左側）に配置されている。第２ソース電極１３Ｂは、第２ゲート電極１２Ｂに対してｘ方向他方側（図２の図中右側）に配置されており、ｘ方向視において第２ゲート電極１２Ｂと重なる。第２ドレイン電極１４Ｂは、第２ゲート電極１２Ｂおよび第２ソース電極１３Ｂに対してｙ方向における一方側（図中上側）に配置されており、ｙ方向視において第２ゲート電極１２Ｂおよび第２ソース電極１３Ｂと重なる。
複数のリード２は、第１スイッチング素子１Ａおよび第２スイッチング素子１Ｂを支持するとともに、第１スイッチング素子１Ａおよび第２スイッチング素子１Ｂへの導通経路を構成するものである。複数のリード２は、たとえばＣｕ、Ｎｉ、Ｆｅ等およびこれらの合金のいずれかによって形成される。また、リード２の表面の所定箇所にめっき層を設けてもよい。図１〜図３に示すように、本実施形態においては、複数のリード２は、第１リード２Ａ、第２リード２Ｂ、第３リード２Ｃ、第４リード２Ｄ、第５リード２Ｅ、複数の第６リード２Ｆおよび複数の第７リード２Ｇを含む。
第１リード２Ａは、本開示の第１導通部材の一例である。本実施形態においては、第１リード２Ａは、第１部２１Ａ、第２部２２Ａおよび第３部２３Ａを有する。第１部２１Ａ、第２部２２Ａおよび第３部２３Ａは、互いに一体的に形成されていてもよいし、互いに接合された別部材によって構成されていてもよい。図１０においては、第１部２１Ａ、第２部２２Ａおよび第３部２３Ａが、互いに接合された別部材によって構成されている例である。
第１部２１Ａは、図７に示すように、第１スイッチング素子１Ａの第１ドレイン電極１４Ａに導通接合された部位である。図示された例においては、第１部２１Ａは、導電性接合材１９によって第１ドレイン電極１４Ａに導通接合されている。図示された例においては、第１ドレイン電極１４ＡにＡｕ等からなるバンプが形成されている。導電性接合材１９は、たとえば異方性導電接合材であり、バンプと第１部２１Ａとを導通させる。なお、バンプを用いない導通接合形態であってもよい。この場合、導電性接合材１９は、Ａｇペースト等を用いてもよい。第１部２１Ａは、第１ドレイン電極１４Ａに対向しており、ｚ方向において第１ドレイン電極１４Ａの一方側（図中下側）に位置している。第１部２１Ａの形状は特に限定されず、図示された例においては図３に示すようにｚ方向視において略矩形状である。
第１部２１Ａの一部は、樹脂部５の第２面５２から露出している。この部位は、第１端子２０１Ａを構成している。第１端子２０１Ａは、半導体装置Ａ１が制御する電流が入力される端子であり、たとえばＶＤＤ端子と称される。図示された例においては、第１端子２０１Ａは、第１部２１Ａのうち周辺部位に対して厚肉である部位の一面である。このような第１部２１Ａは、たとえばエッチングによって形成可能である。第１端子２０１Ａの形状は特に限定されず、図示された例においては、図３および図４に示すように矩形状である。なお、第１端子２０１Ａを構成する具体的構造は、第１部２１Ａの一部を厚肉とすることに限定されない。第１端子２０１Ａを構成する他の構造例としては、たとえば第１部２１Ａの一部を折り曲げることにより、第１端子２０１Ａを構成する部位が他の部位よりもｚ方向一方側（図７の図中下側）に位置する構造であってもよい。
第２部２２Ａは、ｚ方向において第１スイッチング素子１Ａに対して第１部２１Ａとは反対側の図６および図７におけるｚ方向他方側（上側）に配置されている。第２部２２Ａは、第１コンデンサ３Ａに導通接合されている。図示された例においては、第２部２２Ａは、導電性接合材３９によって第１コンデンサ３Ａに導通接合されている。導電性接合材３９は、たとえばはんだである。第２部２２Ａは、ｚ方向視において第１部２１Ａと重なる。第２部２２Ａは、ｚ方向視において第１スイッチング素子１Ａの第１ソース電極１３Ａおよび第１ドレイン電極１４Ａと重なる。第２部２２Ａの形状は特に限定されず、図示された例においては、図２に示すように矩形状である。図示された例においては、第２部２２Ａのｘ方向寸法は、第１部２１Ａのｘ方向寸法よりも小さい。また、第２部２２Ａのｙ方向寸法は、第１部２１Ａのｙ方向寸法よりも大きい。
第３部２３Ａは、図６および図１０に示すように、ｙ方向において第１スイッチング素子１Ａに対して第２スイッチング素子１Ｂとは反対側に配置されている。第３部２３Ａは、ｚ方向において第１部２１Ａと第２部２２Ａとの間に配置されており、第１部２１Ａと第２部２２Ａとを連結している。図２および図３に示すように、第３部２３Ａは、その全体がｚ方向視において第１部２１Ａおよび第２部２２Ａと重なっている。
第２リード２Ｂは、本開示の第２導通部材の一例である。本実施形態においては、第２リード２Ｂは、第１部２１Ｂ、第２部２２Ｂ、第３部２３Ｂおよび第４部２４Ｂを有する。第１部２１Ｂ、第２部２２Ｂ、第３部２３Ｂおよび第４部２４Ｂは、互いに一体的に形成されていてもよいし、互いに接合された別部材によって構成されていてもよい。図１０においては、第１部２１Ｂ、第２部２２Ｂおよび第３部２３Ｂが、互いに接合された別部材によって構成されている例である。また、図示された例においては、第１部２１Ｂと第４部２４Ｂとは、互いに一体的に形成されている。
第１部２１Ｂは、図９に示すように、第２スイッチング素子１Ｂの第２ソース電極１３Ｂに導通接合された部位である。図示された例においては、第１部２１Ｂは、導電性接合材１９によって第２ソース電極１３Ｂに導通接合されている。図示された例においては、第２ソース電極１３ＢにＡｕ等からなるバンプが形成されている。導電性接合材１９は、たとえば異方性導電接合材であり、バンプと第１部２１Ｂとを導通させる。なお、バンプを用いない導通接合形態であってもよい。この場合、導電性接合材１９は、Ａｇペースト等を用いてもよい。第１部２１Ｂは、第２ソース電極１３Ｂに対向しており、ｚ方向において第２ソース電極１３Ｂの一方側（図中下側）に位置している。第１部２１Ｂの形状は特に限定されず、図示された例においては図３に示すように、ｚ方向視において第２ソース電極１３Ｂに重なる略矩形状部分と、ｚ方向視において第２スイッチング素子１Ｂからｙ方向に延出する略矩形状部分と、を有する形状である。
第１部２１Ｂの一部は、樹脂部５の第２面５２から露出している。この部位は、第２端子２０１Ｂを構成している。第２端子２０１Ｂは、たとえばＶＤＤ端子と対応するグランド端子である。図示された例においては、第２端子２０１Ｂは、第１部２１Ｂのうち周辺部位に対して厚肉である部位の一面である。このような第１部２１Ｂは、たとえばエッチングによって形成可能である。第２端子２０１Ｂの形状は特に限定されず、図示された例においては、図３および図４に示すように矩形状である。なお、第２端子２０１Ｂを構成する具体的構造は、第１部２１Ａの一部を厚肉とすることに限定されない。第２端子２０１Ｂを構成する他の構造例としては、たとえば第１部２１Ｂの一部を折り曲げることにより、第２端子２０１Ｂを構成する部位が他の部位よりもｚ方向一方側（図１０の図中下側）に位置する構造であってもよい。
第２部２２Ｂは、ｚ方向において第２スイッチング素子１Ｂに対して第１部２１Ｂとは反対側の図６におけるｚ方向他方側（上側）に配置されている。第２部２２Ｂは、第１コンデンサ３Ａに導通接合されている。図示された例においては、第２部２２Ｂは、導電性接合材３９によって第１コンデンサ３Ａに導通接合されている。第２部２２Ｂは、ｚ方向視において第１部２１Ｂと重なる。第２部２２Ｂは、ｚ方向視において第２スイッチング素子１Ｂの第１ソース電極１３Ａおよび第１ドレイン電極１４Ａと重なる。第２部２２Ｂの形状は特に限定されず、図示された例においては、図２に示すように矩形状である。図示された例においては、第２部２２Ｂのｘ方向寸法は、第１部２１Ｂのｘ方向寸法よりも小さい。また、第２部２２Ｂのｙ方向寸法は、第２部２２Ａのｙ方向寸法よりも大きい。
第３部２３Ｂは、図６および図１０に示すように、ｙ方向において第２スイッチング素子１Ｂに対して第１スイッチング素子１Ａとは反対側に配置されている。第３部２３Ｂは、ｚ方向において第１部２１Ｂと第２部２２Ｂとの間に配置されており、第１部２１Ｂと第２部２２Ｂとを連結している。図２および図３に示すように、第３部２３Ｂは、その全体がｚ方向視において第１部２１Ｂおよび第２部２２Ｂと重なっている。
第４部２４Ｂは、第１部２１Ｂからｘ方向一方側（図２における図中左側）に延びている。第４部２４Ｂの形状は特に限定されず、図示された例においては、ｘ方向を長手方向とする長矩形状である。第４部２４Ｂは、集積回路素子４に導通接合されている。図１２に示すように、図示された例においては、第４部２４Ｂは、導電性接合材４９によって集積回路素子４に導通接合されている。導電性接合材４９は、たとえばはんだである。
第３リード２Ｃは、本開示の第３導電部材の一例である。本実施形態の第３リード２Ｃは、第１部２１Ｃ、第２部２２Ｃおよび第３部２３Ｃを有する。第３リード２Ｃは、ｙ方向において、第１リード２Ａの第１部２１Ａと第２リード２Ｂの第１部２１Ｂとの間に配置されている。
第１部２１Ｃは、第１スイッチング素子１Ａの第１ソース電極１３Ａと導通接合される部位である。図１０に示すように、第１部２１Ｃは、たとえば導電性接合材１９によって第１ソース電極１３Ａに導通接合されている。図示された例においては、第１ソース電極１３ＡにＡｕ等からなるバンプが形成されている。導電性接合材１９は、たとえば異方性導電接合材であり、バンプと第１部２１Ｃとを導通させる。なお、バンプを用いない導通接合形態であってもよい。この場合、導電性接合材１９は、Ａｇペースト等を用いてもよい。第１部２１Ｃの形状は特に限定されず、図示された例においては、ｚ方向視において矩形状である。第１部２１Ｃは、ｚ方向視において第１ソース電極１３Ａと重なる。
第２部２２Ｃは、第２スイッチング素子１Ｂの第２ドレイン電極１４Ｂと導通接合される部位である。図１０に示すように、第２部２２Ｃは、たとえば導電性接合材１９によって第２ドレイン電極１４Ｂに導通接合されている。図示された例においては、第２ドレイン電極１４ＢにＡｕ等からなるバンプが形成されている。導電性接合材１９は、たとえば異方性導電接合材であり、バンプと第２部２２Ｃとを導通させる。なお、バンプを用いない導通接合形態であってもよい。この場合、導電性接合材１９は、Ａｇペースト等を用いてもよい。第２部２２Ｃの形状は特に限定されず、図示された例においては、ｚ方向視においてｘ方向に長く延びる長矩形状である。第２部２２Ｃのｘ方向寸法は、第１部２１Ｃのｘ方向寸法よりも大きい。
第３部２３Ｃは、第１部２１Ｃからｘ方向における一方側（図２および図３における図中左側）に延出している。第３部２３Ｃは、集積回路素子４と導通接合されている。図示された例においては、第３部２３Ｃは、導電性接合材４９によって集積回路素子４に導通接合されている。第３部２３Ｃの形状は特に限定されず、図示された例においては、ｘ方向を長手方向とする長矩形状である。
第１部２１Ｃおよび第２部２２Ｃの一部は、樹脂部５の第２面５２から露出している。この部位は、第３端子２０１Ｃを構成している。第３端子２０１Ｃは、半導体装置Ａ１からの出力端子である。図示された例においては、第３端子２０１Ｃは、第１部２１Ｃおよび第２部２２Ｃのうち周辺部位に対して厚肉である部位の一面である。このような第１部２１Ｃおよび第２部２２Ｃは、たとえばエッチングによって形成可能である。第３端子２０１Ｃの形状は特に限定されず、図示された例においては、図３および図４に示すように矩形状である。また、第３端子２０１Ｃは、ｙ方向において第１端子２０１Ａと第２端子２０１Ｂとの間に配置されている。なお、第３端子２０１Ｃを構成する具体的構造は、第１部２１Ｃおよび第２部２２Ｃの一部を厚肉とすることに限定されない。第３端子２０１Ｃを構成する他の構造例としては、たとえば第１部２１Ｃおよび第２部２２Ｃの一部を折り曲げることにより、第３端子２０１Ｃを構成する部位が他の部位よりもｚ方向一方側（図１０の図中下側）に位置する構造であってもよい。
第４リード２Ｄは、本開示の第４導電部材の一例である。図１１に示すように、第４リード２Ｄは、第１スイッチング素子１Ａの第１ゲート電極１２Ａに導通接合されている。図示された例においては、第４リード２Ｄは、導電性接合材１９によって第１ゲート電極１２Ａに導通接合されている。図示された例においては、第１ゲート電極１２ＡにＡｕ等からなるバンプが形成されている。導電性接合材１９は、たとえば異方性導電接合材であり、バンプと第４リード２Ｄとを導通させる。なお、バンプを用いない導通接合形態であってもよい。この場合、導電性接合材１９は、Ａｇペースト等を用いてもよい。また、第４リード２Ｄは、図１２に示すように、集積回路素子４に導通接合されている。図示された例においては、第４リード２Ｄは、導電性接合材４９によって集積回路素子４に導通接合されている。第４リード２Ｄの形状は特に限定されず、図２および図３に示すように、図示された例においては、ｘ方向を長手方向とする長矩形状である。図示された例においては、第４リード２Ｄは、ｙ方向において第１リード２Ａの第１部２１Ａと第３リード２Ｃの第３部２３Ｃとの間に配置されている。第４リード２Ｄのうち第１ゲート電極１２Ａとはｚ方向において反対側に位置する面は、そのすべてが樹脂部５によって覆われている。
第５リード２Ｅは、本開示の第５導電部材の一例である。図１１に示すように、第５リード２Ｅは、第２スイッチング素子１Ｂの第２ゲート電極１２Ｂに導通接合されている。図示された例においては、第５リード２Ｅは、導電性接合材１９によって第１ゲート電極１２Ａに導通接合されている。図示された例においては、第２ゲート電極１２ＢにＡｕ等からなるバンプが形成されている。導電性接合材１９は、たとえば異方性導電接合材であり、バンプと第５リード２Ｅとを導通させる。なお、バンプを用いない導通接合形態であってもよい。この場合、導電性接合材１９は、Ａｇペースト等を用いてもよい。また、第５リード２Ｅは、図１２に示すように、集積回路素子４に導通接合されている。図示された例においては、第５リード２Ｅは、導電性接合材４９によって集積回路素子４に導通接合されている。第５リード２Ｅの形状は特に限定されず、図２および図３に示すように、図示された例においては、ｘ方向を長手方向とする長矩形状である。図示された例においては、第５リード２Ｅは、ｙ方向において第２リード２Ｂの第１部２１Ｂと第３リード２Ｃの第２部２２Ｃとの間に配置されている。
複数の第６リード２Ｆは、集積回路素子４と第２コンデンサ３Ｂまたは第３コンデンサ３Ｃとに接続されている。本実施形態においては、複数の第６リード２Ｆは、第６リード２Ｆａ，２Ｆｂ，２Ｆｃ，２Ｆｄを含む。
第６リード２Ｆａは、図２に示すように、第１部２１Ｆａおよび第２部２２Ｆａを有する。第１部２１Ｆａは、集積回路素子４のｙ方向における一方側部分に、たとえば導電性接合材４９によって導通接合されている。また、第１部２１Ｆａは、第２コンデンサ３Ｂに導電性接合材３９によって導通接合されている。第１部２１Ｆａの形状は特に限定されず、図示された例においては、ｙ方向を長手方向とする長矩形状である。
第２部２２Ｆａは、第１部２１Ｆａに導通接合された別部材によって構成されていてもよいし、第１部２１Ｆａと一体的に形成されていてもよい。第２部２２Ｆａは、第１部２１Ｆａに対してｚ方向一方側に配置されている。また、第２部２２Ｆａは、第１部２１Ｆａに対してｘ方向一方側に延出している。第２部２２Ｆａの形状は特に限定されず、図示された例においては、ｘ方向を長手方向とする長矩形状である。
第２部２２Ｆａの一部は、図３および図４に示すように、樹脂部５の第２面５２から露出している。この部位は、端子２０１Ｆａを構成している。端子２０１Ｆａは、たとえば第２コンデンサ３Ｂを含むブートストラップ回路を構成するための端子である。図示された例においては、端子２０１Ｆａは、第２部２２Ｆａのｚ方向一方側を向く一面である。
第６リード２Ｆｂは、集積回路素子４のｙ方向における一方側部分に、たとえば導電性接合材４９によって導通接合されている。また、第６リード２Ｆｂは、第２コンデンサ３Ｂに導電性接合材３９によって導通接合されている。第６リード２Ｆｂの形状は特に限定されず、図示された例においては、ｙ方向を長手方向とする長矩形状である。また、第６リード２Ｆｂのうち第２コンデンサ３Ｂとはｚ方向において反対側に位置する面は、そのすべてが樹脂部５によって覆われている。
第６リード２Ｆｃは、図２に示すように、第１部２１Ｆｃおよび第２部２２Ｆｃを有する。第１部２１Ｆｃは、集積回路素子４のｙ方向における他方側部分に、たとえば導電性接合材４９によって導通接合されている。また、第１部２１Ｆｃは、第３コンデンサ３Ｃに導電性接合材３９によって導通接合されている。第１部２１Ｆｃの形状は特に限定されず、図示された例においては、ｙ方向を長手方向とする長矩形状である。
第２部２２Ｆｃは、第１部２１Ｆｃに導通接合された別部材によって構成されていてもよいし、第１部２１Ｆｃと一体的に形成されていてもよい。第２部２２Ｆｃは、第１部２１Ｆｃに対してｚ方向一方側に配置されている。また、第２部２２Ｆｃは、第１部２１Ｆｃに対してｘ方向一方側に延出している。第２部２２Ｆｃの形状は特に限定されず、図示された例においては、ｘ方向を長手方向とする長矩形状である。
第２部２２Ｆｃの一部は、図３および図４に示すように、樹脂部５の第２面５２から露出している。この部位は、端子２０１Ｆｃを構成している。端子２０１Ｆｃは、たとえば集積回路素子４の駆動電流の入力端子である。図示された例においては、端子２０１Ｆｃは、第２部２２Ｆｃのうちｚ方向一方側を向く一面である。
第６リード２Ｆｄは、図２に示すように、第１部２１Ｆｄ、第２部２２Ｆｄおよび第３部２３Ｆｄを有する。第１部２１Ｆｄは、集積回路素子４のｙ方向における他方側部分に、第１部２１Ｆｃと並んでたとえば導電性接合材４９によって導通接合されている。また、第１部２１Ｆｄは、第３コンデンサ３Ｃに導電性接合材３９によって導通接合されている。第１部２１Ｆｄの形状は特に限定されず、図示された例においては、ｙ方向を長手方向とする長矩形状である。
第２部２２Ｆｄは、第１部２１Ｆｄに導通接合された別部材によって構成されていてもよいし、第１部２１Ｆｄと一体的に形成されていてもよい。第２部２２Ｆｄは、第１部２１Ｆｄに対してｘ方向他方側に延出している。第２部２２Ｆｄの形状は特に限定されず、図示された例においては、ｘ方向を長手方向とする長矩形状である。
第２部２２Ｆｄの一部は、図３および図４に示すように、樹脂部５の第２面５２から露出している。この部位は、端子２０１Ｆｄを構成している。端子２０１Ｆｄは、たとえば集積回路素子４の駆動電流の入力端子に対応するグランド端子である。図示された例においては、端子２０１Ｆｄは、第２部２２Ｆｄのうち周辺部位に対して厚肉である部位の一面である。このような第２部２２Ｆｄは、たとえばエッチングによって形成可能である。端子２０１Ｆｄの形状は特に限定されず、図示された例においては、図３および図４に示すようにｙ方向を長手方向とする長矩形状である。なお、端子２０１Ｆｄを構成する具体的構造は、第２部２２Ｆｄの一部を厚肉とすることに限定されない。端子２０１Ｆｄを構成する他の構造例としては、たとえば第２部２２Ｆｄの一部を折り曲げることにより、端子２０１Ｆｄを構成する部位が他の部位よりもｚ方向一方側（図１０の図中下側）に位置する構造であってもよい。
第３部２３Ｆｄは、集積回路素子４のｙ方向における他方側部分に、第２部２２Ｆｄと並んでたとえば導電性接合材４９によって導通接合されている。また、第３部２３Ｆｄは、第２部２２Ｆｄのｘ方向他方側端からｙ方向に延びている。第３部２３Ｆｄの形状は特に限定されず、図示された例においては、ｙ方向を長手方向とする長矩形状である。
複数の第７リード２Ｇは、集積回路素子４に接続されている。本実施形態においては、複数の第７リード２Ｇは、第７リード２Ｇａ，２Ｇｂを含む。
第７リード２Ｇａは、集積回路素子４のｘ方向一方側部分（図８の図中左方側部分）のｚ方向における一方側部分（図８の図中下側部分）に導通接合されている。第７リード２Ｇａの形状は特に限定されず、図示された例においては、図２および図３に示すようにｘ方向を長手方向とする長矩形状である。また、第７リード２Ｇａのｚ方向一方側（図８の図中下側）を向く一面は、樹脂部５の第２面５２から露出しており、端子２０１Ｇａを構成している。端子２０１Ｇａは、たとえば、集積回路素子４の制御端子である。
第７リード２Ｇｂは、集積回路素子４のｘ方向一方側部分（図８の図中左方側部分）のｚ方向における一方側部分（図８の図中下側部分）に第７リード２Ｇａと並んで導通接合されている。第７リード２Ｇｂの形状は特に限定されず、図示された例においては、図２および図３に示すようにｘ方向を長手方向とする長矩形状である。また、第７リード２Ｇｂのｚ方向一方側（図８の図中下側）を向く一面は、樹脂部５の第２面５２から露出しており、端子２０１Ｇｂを構成している。端子２０１Ｇｂは、たとえば、集積回路素子４の制御端子である。
第１コンデンサ３Ａは、第１端子２０１Ａと第２端子２０１Ｂとの間において第１スイッチング素子１Ａおよび第２スイッチング素子１Ｂと並列に接続されている。第１コンデンサ３Ａは、第１スイッチング素子１Ａおよび第２スイッチング素子１Ｂへの入力電流の変動抑制やノイズ防止を図るためのものである。
図２に示すように、第１コンデンサ３Ａは、ｚ方向視において第１スイッチング素子１Ａおよび第２スイッチング素子１Ｂの少なくともいずれかに重なっており、図示された例においては、第１スイッチング素子１Ａおよび第２スイッチング素子１Ｂの双方に重なっている。また、本例においては、第１コンデンサ３Ａは、第１スイッチング素子１Ａの第１ソース電極１３Ａと第２スイッチング素子１Ｂの第２ドレイン電極１４Ｂとにｚ方向視において重なっている。第１コンデンサ３Ａは、第１リード２Ａの第２部２２Ａと第２リード２Ｂの第２部２２Ｂに、導電性接合材３９によって導通接合されている。
集積回路素子４は、第１スイッチング素子１Ａおよび第２スイッチング素子１Ｂに対してｘ方向において一方側（図２における図中左側）に配置されている。本実施形態においては、集積回路素子４は、第４リード２Ｄによって第１ゲート電極１２Ａに導通し、第５リード２Ｅによって第２ゲート電極１２Ｂに導通しており、第１スイッチング素子１Ａおよび第２スイッチング素子１ＢのゲートドライバＩＣである。なお、集積回路素子４は、第１スイッチング素子１ＡのゲートドライバＩＣと、第２スイッチング素子１ＢのゲートドライバＩＣとが互いに別体とされた構成であってもよい。集積回路素子４には、第６リード２Ｆａおよび第６リード２Ｆｂを介して第２コンデンサ３Ｂが接続されている。また、第６リード２Ｆｃおよび第６リード２Ｆｄを介して第３コンデンサ３Ｃが接続されている。
第２コンデンサ３Ｂは、図２に示すように第６リード２Ｆａの第１部２１Ｆａと第６リード２Ｆｂとに導通接合されている。第２コンデンサ３Ｂは、たとえばゲート電圧を昇圧するためのブートストラップ回路を構成するために用いられる。図示された例においては、第２コンデンサ３Ｂは、集積回路素子４に対してｙ方向における一方側（図２の図中上側）に配置されている。
第３コンデンサ３Ｃは、図２に示すように第６リード２Ｆｃの第１部２１Ｆｃおよび第６リード２Ｆｄの第１部２１Ｆｄに導通接合されている。第３コンデンサ３Ｃは、たとえば、集積回路素子４への入力電流の変動抑制やノイズ防止を図るためのものである。
樹脂部５は、第１スイッチング素子１Ａ、第２スイッチング素子１Ｂ、第１コンデンサ３Ａ、第２コンデンサ３Ｂ、第３コンデンサ３Ｃおよび集積回路素子４の全体を覆っている。また、樹脂部５は、複数のリード２のそれぞれの全体または一部を覆っている。樹脂部５は、たとえばフィラーが混ぜられた黒色のエポキシ樹脂からなる。樹脂部５は、第１面５１および第２面５２を有する。第１面５１は、ｚ方向他方側（図７の図中上側）を向く面である。第２面５２は、ｚ方向一方側（図７の図中下側）を向く面である。図４に示すように、第２面５２からは、第１端子２０１Ａ、第２端子２０１Ｂ、第３端子２０１Ｃ、端子２０１Ｆａ、端子２０１Ｆｃ、端子２０１Ｆｄ、端子２０１Ｇａおよび端子２０１Ｇｂが露出している。なお、端子２０１Ｆａ、端子２０１Ｆｃ、端子２０１Ｆｄ、端子２０１Ｇａおよび端子２０１Ｇｂについては、いずれかを備えない構成や、同種の端子をさらに備える構成であってもよい。
図１４は、半導体装置Ａ１を示す回路図である。上述した通り、入力端子としての第１端子２０１Ａと第２端子２０１Ｂとの間において、高速側の第１スイッチング素子１Ａと低速側の第２スイッチング素子１Ｂとが直列に接続されている。第１スイッチング素子１Ａの第１ソース電極１３Ａと第２スイッチング素子１Ｂの第２ドレイン電極１４Ｂには、出力端子としての第３端子２０１Ｃが接続されている。第１ゲート電極１２Ａおよび第２ゲート電極１２Ｂには、集積回路素子４が接続されている。集積回路素子４の入力端子である端子２０１Ｆｂと端子２０１Ｆｃとには、第３コンデンサ３Ｃが接続されている。なお、グランド端子である端子２０１Ｆｄは、グランド端子である第２端子２０１Ｂとは共通化されておらず、別に設けられている。端子２０１Ｆａには、第２コンデンサ３Ｂが接続されており、たとえばブートストラップ回路が構成される。端子２０１Ｇａおよび端子２０１Ｇｂは、たとえば集積回路素子４の制御信号端子である。
次に、半導体装置Ａ１の作用について説明する。
本実施形態によれば、第１コンデンサ３Ａが、ｚ方向視において第１スイッチング素子１Ａおよび第２スイッチング素子１Ｂの少なくともいずれかと重なる。このため、第１スイッチング素子１Ａおよび第２スイッチング素子１Ｂと第１コンデンサ３Ａとの導通経路が、ｚ方向視において迂回した経路や冗長な経路となることを抑制することが可能である。これにより、第１スイッチング素子１Ａおよび第２スイッチング素子１Ｂと第１コンデンサ３Ａとを接続する導通経路のインダクタンス成分を低減することが可能であり、サージ電圧の抑制を図ることができる。第１コンデンサ３Ａが、ｚ方向視において第１スイッチング素子１Ａおよび第２スイッチング素子１Ｂの双方と重なる構成は、第１コンデンサ３Ａが第１スイッチング素子１Ａおよび第２スイッチング素子１Ｂのいずれかから不当に遠い配置となることを回避可能であり、インダクタンス成分の低減に好ましい。
半導体装置Ａ１は第１コンデンサ３Ａを内蔵している。このため、たとえば半導体装置Ａ１が実装される回路基板（図示略）等において、第１コンデンサ３Ａに接続するための導通経路を設ける必要がない。これは、サージ電圧の抑制に適しており、回路基板の実装領域の縮小にも有利である。
第１スイッチング素子１Ａおよび第２スイッチング素子１Ｂが、いわゆるＧａＮ−ＨＥＭＴである場合、高速応答性に優れることから、電流の時間変化率が顕著に大きくなる。半導体装置Ａ１においては、上述した第１コンデンサ３Ａの配置により、インダクタンス成分が低減される。したがって、半導体装置Ａ１の高速応答性を図りつつ、サージ電圧を抑制することができる。
第１リード２Ａ、第２リード２Ｂおよび第３リード２Ｃを用いて、本開示の第１導電部材、第２導電部材および第３導電部材を実現する構成は、第１導電部材、第２導電部材および第３導電部材の３次元的な配置の自由度を高めるとともに、低抵抗化および低インダクタンス化を図るのに好ましい。特に、第１部２１Ａ、第２部２２Ａおよび第３部２３Ａと第１部２１Ｂ、第２部２２Ｂおよび第３部２３Ｂによって、図６および図１０に示すような、ｘ方向視において第１スイッチング素子１Ａおよび第２スイッチング素子１Ｂを内包する環状の導通経路を構成することは、インダクタンス成分の低減に好適である。
第１スイッチング素子１Ａの第１ゲート電極１２Ａ、第１ソース電極１３Ａおよび第１ドレイン電極１４Ａと、第２スイッチング素子１Ｂの第１ゲート電極１２Ａ、第１ソース電極１３Ａおよび第１ドレイン電極１４Ａとが、すべてｚ方向において一方側に配置されていることにより、第１部２１Ａ、第１部２１Ｂ、第１部２１Ｃ、第２部２２Ｃ、第４リード２Ｄおよび第５リード２Ｅを、それぞれのｚ方向位置が略一致するように平らに並べた構成とすることができる。これは、半導体装置Ａ１のｚ方向寸法の縮小化に有利である。また、インダクタンス成分の低減に好ましい。
図１５は、半導体装置Ａ１の変形例を示している。なお、同図において、上記実施形態と同一または類似の要素には、上記実施形態と同一の符号を付している。本変形例の半導体装置Ａ１１においては、第１コンデンサ３Ａがｚ方向視において第２スイッチング素子１Ｂと重なっており、第１スイッチング素子１Ａとは重なっていない。このような構成によっても、サージ電圧の抑制を図ることができる。また、本変形例から理解されるように、第１コンデンサ３Ａは、ｚ方向視において第１スイッチング素子１Ａおよび第２スイッチング素子１Ｂのいずれかと重なっていればよく、たとえば、第１スイッチング素子１Ａのみと重なる構成であってもよい。
本開示に係る半導体装置は、上述した実施形態に限定されるものではない。本開示に係る半導体装置の各部の具体的な構成は、種々に設計変更自在である。
第１リード２Ａ、第２リード２Ｂ、第３リード２Ｃ、第４リード２Ｄおよび第５リード２Ｅを用いた構成は、本開示の第１導電部材、第２導電部材、第３導電部材、第４導電部材および第５導電部材を用いた構成の一例であり、本開示の第１導電部材、第２導電部材、第３導電部材、第４導電部材および第５導電部材の具体的な構成は、何ら限定されない。たとえば、板状のＣｕ等からなる基材と、絶縁層を挟んで基材の片側または両側に積層された配線層と、を備え、基材に設けられた空隙に所定の素子（たとえば第１および第２スイッチング素子等）が配置された部品内蔵基板を用いた構成であってもよい。この場合、配線層に他の素子（たとえば第１コンデンサ等）他の素子が実装されていてもよい。基材内の素子と配線層とは、たとえば厚さ方向に貫通する貫通導電部によって互いに導通する。このような素子と配線層および貫通導電部によって、上述した実施形態における第１部２１Ａ、第３部２３Ａ、第２部２２Ａ、第１コンデンサ３Ａ、第２部２２Ｂ、第３部２３Ｂおよび第１部２１Ｂが構成する回路部分と同等の回路部分を構成することができる。
〔付記１〕
第１端子および第２端子と、
第１ゲート電極、第１ソース電極および第１ドレイン電極を有する第１スイッチング素子と、
第２ゲート電極、第２ソース電極および第２ドレイン電極を有する第２スイッチング素子と、を備え、
前記第１端子および前記第２端子間において前記第１スイッチング素子および前記第２スイッチング素子が直列に接続された半導体装置であって、
前記第１端子および前記第２端子間において前記第１スイッチング素子および前記第２スイッチング素子と並列に接続された第１コンデンサを備えており、
前記第１スイッチング素子および前記第２スイッチング素子は、第１方向に並べられており、
前記第１コンデンサは、前記第１方向と直角である第２方向視において、前記第１スイッチング素子および前記第２スイッチング素子の少なくともいずれかと重なる、半導体装置。
〔付記２〕
前記第１コンデンサは、前記第２方向視において、前記第１スイッチング素子および前記第２スイッチング素子の双方と重なる、付記１に記載の半導体装置。
〔付記３〕
前記第１スイッチング素子および前記第２スイッチング素子は、前記第２方向を厚さ方向とする扁平な形状である、付記１または２に記載の半導体装置。
〔付記４〕
第１ゲート電極、第１ソース電極および第１ドレイン電極は、前記第２方向において前記第１コンデンサとは反対側に配置されている、付記３に記載の半導体装置。
〔付記５〕
第２ゲート電極、第２ソース電極および第２ドレイン電極は、前記第２方向において前記第１コンデンサとは反対側に配置されている、付記４に記載の半導体装置。
〔付記６〕
前記第１ドレイン電極と前記第１コンデンサに導通する第１導電部材と、
前記第２ソース電極と前記第１コンデンサに導通する第２導電部材と、を備える、付記５に記載の半導体装置。
〔付記７〕
前記第１導電部材は、前記第１ドレイン電極に導通接合された第１部と、前記第２方向において前記第１スイッチング素子に対して前記第１部とは反対側に配置され且つ前記第１コンデンサに導通接合された第２部と、を有する、付記６に記載の半導体装置。
〔付記８〕
前記第２導電部材は、前記第２ドレイン電極に導通接合された第１部と、前記第２方向において前記第２スイッチング素子に対して前記第２導電部材の前記第１部とは反対側に配置され且つ前記第１コンデンサに導通接合された第２部と、を有する、付記７に記載の半導体装置。
〔付記９〕
前記第１導電部材は、前記第１方向において前記第１スイッチング素子に対して前記第２スイッチング素子とは反対側に位置し且つ前記第１導電部材の前記第１部と前記第１導電部材の前記第２部とを連結する第３部を有する、付記８に記載の半導体装置。
〔付記１０〕
前記第２導電部材は、前記第１方向において前記第２スイッチング素子に対して前記第１スイッチング素子とは反対側に位置し且つ前記第２導電部材の前記第１部と前記第２導電部材の前記第２部とを連結する第３部を有する、付記９に記載の半導体装置。
〔付記１１〕
前記第１ソース電極および前記第２ドレイン電極に導通接合された第３導電部材をさらに備える、付記１０に記載の半導体装置。
〔付記１２〕
前記第３導電部材は、前記第１方向において前記第１導電部材の前記第１部と前記第２導電部材の前記第１部との間に位置する、付記１１に記載の半導体装置。
〔付記１３〕
前記第１方向および前記第２方向と直角である第３方向において、前記第１スイッチング素子および前記第２スイッチング素子に対して一方側に配置された集積回路素子をさらに備える、付記１２に記載の半導体装置。
〔付記１４〕
前記第１ゲート電極と前記集積回路素子とに接続された第４導電部材をさらに備える、付記１３に記載の半導体装置。
〔付記１５〕
前記第２ゲート電極と前記集積回路素子とに接続された第５導電部材をさらに備える、付記１４に記載の半導体装置。
〔付記１６〕
前記第１導電部材を構成する第１リード、前記第２導電部材を構成する第２リード、前記第３導電部材を構成する第３リード、前記第４導電部材を構成する第４リードおよび前記第５導電部材を構成する第５リード、を備える、付記１５に記載の半導体装置。
〔付記１７〕
前記第１スイッチング素子および前記第２スイッチング素子は、ＧａＮ系半導体からなる半導体層を含む、付記１３ないし１６のいずれかに記載の半導体装置。

Claims (17)

  1. 第１端子および第２端子と、
    第１ゲート電極、第１ソース電極および第１ドレイン電極を有する第１スイッチング素子と、
    第２ゲート電極、第２ソース電極および第２ドレイン電極を有する第２スイッチング素子と、を備え、
    前記第１端子および前記第２端子間において前記第１スイッチング素子および前記第２スイッチング素子が直列に接続された半導体装置であって、
    前記第１端子および前記第２端子間において前記第１スイッチング素子および前記第２スイッチング素子と並列に接続された第１コンデンサを備えており、
    前記第１スイッチング素子および前記第２スイッチング素子は、第１方向に並べられており、
    前記第１コンデンサは、前記第１方向と直角である第２方向視において、前記第１スイッチング素子および前記第２スイッチング素子の少なくともいずれかと重なる、半導体装置。
  2. 前記第１コンデンサは、前記第２方向視において、前記第１スイッチング素子および前記第２スイッチング素子の双方と重なる、請求項１に記載の半導体装置。
  3. 前記第１スイッチング素子および前記第２スイッチング素子は、前記第２方向を厚さ方向とする扁平な形状である、請求項１または２に記載の半導体装置。
  4. 第１ゲート電極、第１ソース電極および第１ドレイン電極は、前記第２方向において前記第１コンデンサとは反対側に配置されている、請求項３に記載の半導体装置。
  5. 第２ゲート電極、第２ソース電極および第２ドレイン電極は、前記第２方向において前記第１コンデンサとは反対側に配置されている、請求項４に記載の半導体装置。
  6. 前記第１ドレイン電極と前記第１コンデンサに導通する第１導電部材と、
    前記第２ソース電極と前記第１コンデンサに導通する第２導電部材と、を備える、請求項５に記載の半導体装置。
  7. 前記第１導電部材は、前記第１ドレイン電極に導通接合された第１部と、前記第２方向において前記第１スイッチング素子に対して前記第１部とは反対側に配置され且つ前記第１コンデンサに導通接合された第２部と、を有する、請求項６に記載の半導体装置。
  8. 前記第２導電部材は、前記第２ドレイン電極に導通接合された第１部と、前記第２方向において前記第２スイッチング素子に対して前記第２導電部材の前記第１部とは反対側に配置され且つ前記第１コンデンサに導通接合された第２部と、を有する、請求項７に記載の半導体装置。
  9. 前記第１導電部材は、前記第１方向において前記第１スイッチング素子に対して前記第２スイッチング素子とは反対側に位置し且つ前記第１導電部材の前記第１部と前記第１導電部材の前記第２部とを連結する第３部を有する、請求項８に記載の半導体装置。
  10. 前記第２導電部材は、前記第１方向において前記第２スイッチング素子に対して前記第１スイッチング素子とは反対側に位置し且つ前記第２導電部材の前記第１部と前記第２導電部材の前記第２部とを連結する第３部を有する、請求項９に記載の半導体装置。
  11. 前記第１ソース電極および前記第２ドレイン電極に導通接合された第３導電部材をさらに備える、請求項１０に記載の半導体装置。
  12. 前記第３導電部材は、前記第１方向において前記第１導電部材の前記第１部と前記第２導電部材の前記第１部との間に位置する、請求項１１に記載の半導体装置。
  13. 前記第１方向および前記第２方向と直角である第３方向において、前記第１スイッチング素子および前記第２スイッチング素子に対して一方側に配置された集積回路素子をさらに備える、請求項１２に記載の半導体装置。
  14. 前記第１ゲート電極と前記集積回路素子とに接続された第４導電部材をさらに備える、請求項１３に記載の半導体装置。
  15. 前記第２ゲート電極と前記集積回路素子とに接続された第５導電部材をさらに備える、請求項１４に記載の半導体装置。
  16. 前記第１導電部材を構成する第１リード、前記第２導電部材を構成する第２リード、前記第３導電部材を構成する第３リード、前記第４導電部材を構成する第４リードおよび前記第５導電部材を構成する第５リード、を備える、請求項１５に記載の半導体装置。
  17. 前記第１スイッチング素子および前記第２スイッチング素子は、ＧａＮ系半導体からなる半導体層を含む、請求項１３ないし１６のいずれかに記載の半導体装置。
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