JP2003124436A - 半導体装置 - Google Patents
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Abstract
置の実装工程を容易にする。 【解決手段】 ハイ側のパワーMOS回路部を有するチ
ップ4C1と、ロウ側のパワーMOS回路部を有するチ
ップ4C2とを1つの封止体1内に収めた構造におい
て、ハイ側およびロウ側のパワーMOS回路部のドレイ
ン電極が接続されたリード2を幅広とし、それぞれを封
止体1の両長側面から互いに非対称となるように突出さ
せた。
Description
関し、特に、電源回路技術に適用して有効な技術に関す
るものである。
converter)回路は、パーソナルコンピュータ、サーバ
ーあるいはゲーム機器等のような電子機器のCPU(Ce
ntralProcessing Unit)を駆動する電源回路として用い
られている。本発明者らが検討したDC−DCコンバー
タ回路の複合パワーMOS・FET(Metal Oxide Semi
conductor Field Effect Transistor)は、スイッチン
グ用のパワーMOS・FET回路部と、整流用のパワー
MOS・FET回路部とを有しており、その各々の回路
部は、別々にパッケージングされ、配線基板上に別々に
実装されるものである。
ワーMOS・FET構造においては、以下の課題がある
ことを本発明者は見出した。
・FET回路部と、整流用のパワーMOS・FET回路
部とが別々にパッケージングされ、それぞれ別々に配線
基板に搭載しなければならないので、実装工程の簡略化
を阻害する問題がある。
Tを有する半導体装置の実装工程を容易にすることので
きる技術を提供することにある。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
ワー電界効果トランジスタ回路部と、整流用のパワー電
界効果トランジスタ回路部とを一緒にパッケージングし
たものである。
本願における用語の意味を説明すると次の通りである。
要があるときは、複数のセクションまたは実施の形態に
分割して説明するが、特に明示した場合を除き、それら
はお互いに無関係なものではなく、一方は他方の一部ま
たは全部の変形例、詳細、補足説明等の関係にある。
数等(個数、数値、量、範囲等を含む)に言及する場
合、特に明示した場合および原理的に明らかに特定の数
に限定される場合等を除き、その特定の数に限定される
ものではなく、特定の数以上でも以下でも良い。
構成要素(要素ステップ等も含む)は、特に明示した場
合および原理的に明らかに必須であると考えられる場合
等を除き、必ずしも必須のものではないことは言うまで
もない。
要素等の形状、位置関係等に言及するときは、特に明示
した場合および原理的に明らかにそうでないと考えられ
る場合等を除き、実質的にその形状等に近似または類似
するもの等を含むものとする。このことは、上記数値お
よび範囲についても同様である。
において同一機能を有するものは同一の符号を付し、そ
の繰り返しの説明は省略する。
は、平面図であっても図面を見易くするためにハッチン
グを付す場合もある。
トランジスタを代表するMOS・FET(Metal Oxide
Semiconductor Field Effect Transistor)をMOSと
略し、nチャネル型のMOSをnMOSと略す。
て詳細に説明する。
は、例えばパーソナルコンピュータ、サーバーまたはゲ
ーム機器等のような電子機器のCPU(Central Proces
sing Unit)を駆動するDC−DCコンバータ(DC to D
C converter)回路の複合パワーMOS(半導体装置)
に本発明の技術思想を適用した場合について説明する。
ーMOSQの外観を示している。図1は複合パワーMO
SQの平面図、図2は複合パワーMOSQの短辺側の側
面図、図3および図4は複合パワーMOSQの長辺側の
側面図を示している。
all Outline Package)等のような表面実装型のパッケ
ージ構造を有している。複合パワーMOSQのパッケー
ジ構造を構成する封止体1は、例えばエポキシ系樹脂等
のようなプラスチック材料からなり、6つの面を有して
いる。すなわち、封止体1は、複合パワーMOSQが実
装される配線基板に対向する実装面、その実装面とは反
対(裏)側の上面、実装面および上面とは交差する面で
あって封止体1の長辺側の2つの長側面、さらに実装
面、上面、2つの側面と交差する面であって封止体1の
短辺側の2つの短側面を有している。この封止体1の内
部には、後述する2種類のパワーMOS回路が封止され
ている。封止体1の長辺の長さL1は、例えば8.65
mm程度、短辺の長さL2は、例えば3.95mm程度
である。
は複数のリード2が突出されている。図1〜図4に示す
リード2は、アウターリード部に相当する部分である。
このリード2は、例えば銅(Cu)またはパラジウム
(Pd)等のような金属薄板の表面に金(Au)または
ニッケル(Ni)メッキが施されてなり、封止体1から
突出するリード2部分の形状は、ガルウィング状に成形
されている。本実施の形態1においては、封止体1の両
長側面から突出するリード2の中に、通常の幅のリード
2aと、幅広のリード2bとが存在している。すなわ
ち、封止体1の一方の長側面(第2面)からは3本の通
常のリード2aと2本の幅広のリード2bとが突出さ
れ、封止体1の他方の長側面(第1面)からは1本の幅
広のリード2bと5本の通常のリード2aとが突出され
ている。
MOSのソース電極およびゲート電極と電気的に接続さ
れている。一方、幅広のリード2bは、上記2種類のパ
ワーMOSのドレイン電極と電気的に接続されている。
図1の上下の幅広のリード2bは、互いに非対称となる
ような位置関係に配置されている。すなわち、図1の上
下の幅広のリード2bは、互いに斜方向となるように配
置されている。このような幅広のリード2bを設けるこ
とにより、複合パワーMOSQの駆動時に封止体1の内
部で発生した熱の放散性を向上させることが可能となっ
ている。一つの封止体1内にパワーMOS回路部が形成
された2個の半導体チップを封止すると熱的に問題が生
じる場合があるが、本実施の形態1においては、上記の
ように幅広のリード2bを設けることで、そのような熱
による問題を抑制または防止することが可能となってい
る。すなわち、パワーMOS回路部が形成された2個の
半導体チップを1つの封止体1内に有するような半導体
装置であってもその動作信頼性を向上させることが可能
となる。
の内部と外部との境界部であって幅広のリード2bの幅
方向中央には、封止体1の内部と外部とに跨るように、
幅広のリード2bの厚さ方向に貫通する孔3が形成され
ている。この幅広のリード2bに孔3を設けたことによ
り、その孔3に封止体1が食い付き、幅広のリード2b
での封止体1の密着性や接着性を向上させることができ
るので、幅広のリード2b部分での封止体1の剥離を抑
制または防止することが可能となっている。したがっ
て、耐湿性を向上させることができるので、半導体装置
の信頼性および寿命を向上させることが可能となる。
リード2aの隣接ピッチ)Pは、例えば1.27mm程
度である。また、通常のリード2aの幅W1は、例えば
0.40mm程度である。また、1本の幅広のリード2
bの幅W2は、通常のリード2aの2本分の幅と隣接間
隔との和である長さL3と等しく、例えば1.67mm
程度である。また、複合パワーMOSQの実装高さ(リ
ード2が配線基板のランドに接合される面から封止体1
の上面までの高さ)H1は、例えば1.70mm程度で
ある。
合パワーMOSQの平面図、図6は図5のY1−Y1線
の断面図を示している。また、図7は、ワイヤボンディ
ング工程時におけるフレーム押さえの状態を示してい
る。
の半導体チップ(以下、単にチップという)4C1,4
C2が封止されている。相対的に小さな左側のチップ
(第1半導体チップ)4C1には、複合パワーMOSQ
のハイ(High:高電位)側のパワーMOS回路部が形成
されている。相対的に小さなチップ4C1では寄生容量
を低減できるので、高速動作が要求されるハイ側のパワ
ーMOS回路部の動作速度を向上させることが可能とな
っている。チップ4C1の大きさは、例えば2.1mm
×1.7mm程度である。一方、相対的に大きな右側の
チップ(第2半導体チップ)4C2には、ロウ(Low:
低電位)側のパワーMOS回路部が形成されている。チ
ップ4C2の大きさは、例えば3.9mm×2.0mm
程度である。このチップ4C2には、パワーMOSの他
に、後述するようにパワーMOSのソースおよびドレイ
ン間に接続されるようなショットキーバリアダイオード
が形成されている。なお、このショットキーバリアダイ
オードは、チップ4C1,4C2とは別のチップに形成
し、別にパッケージングしても良い。
面)には、各々のパワーMOS回路部のゲート引出電極
(第1、第2ゲート電極用の外部端子)5G1,5G2
およびソース引出電極(第1、第2ソース電極用の外部
端子)5S1,5S2がパターニングされている。チッ
プ4C1,4C2のゲート引出電極5G1,5G2は、
ソース引出電極5S1,5S2よりも相対的に面積の小
さな正方形状のパターンで形成されており、チップ4C
1,4C2の角部近傍に配置されている。これらチップ
4C1,4C2は、各々のゲート引出電極5G1,5G
2が互いに隣り合うように、それぞれチップ搭載部(第
1、第2パターン)6a,6bに搭載されている。この
ように各々のチップ4C1,4C2のゲート引出電極5
G1,5G2が隣り合うように配置することにより、各
々のゲート引出電極5G1,5G2と後述のパルス幅変
調回路との距離を、短くでき、また、ほぼ同じ長さにす
ることができるので、複合パワーMOSQの動作性能お
よび信頼性を向上させることが可能となる。
G1,5G2は、ボンディングワイヤ(以下、単にワイ
ヤという)7a,7bを通じて、それぞれリードバー部
8a,8bと電気的に接続されている。このリードバー
部8a,8bは、リード2のインナーリード部の一部分
であり、リード2の長手方向に対して交差する方向に延
在する帯状のパターンに形成されている。リードバー部
(第1ゲート用パターン)8aは、図5の下側の左から
2番目に位置する通常のリード2aと一体的に形成さ
れ、リードバー部(第2ゲート用パターン)8bは、図
5の下側の左から3番目の通常のリード2aと一体的に
形成されている。すなわち、ゲート引出電極5G1,5
G2は、ボンディングワイヤ(以下、単にワイヤとい
う)7a,7bを通じて、図5の下側の左から2番目お
よび3番目の互いに隣接する通常のリード(第1、第2
ゲート用リード)2a,2aと電気的に接続されてい
る。
極(第1ソース電極用の外部端子)5S1は、複数本の
ワイヤ7cを通じてリードバー部(第1ソース用パター
ン)8cと電気的に接続されている。このリードバー部
8cは、リード2のインナーリード部の一部分であり、
リード2の長手方向に対して交差する方向に延在する帯
状のパターンに形成されており、図5の上側における3
本の通常のリード(第1ソース用リード)2aと一体的
に形成されている。すなわち、チップ4C1のパワーM
OS回路部のソース引出電極5S1は、ワイヤ7cを通
じて、図5の上側における3本の通常のリード2aと電
気的に接続されている。
ップ搭載部6bと回路的に接続しても良い構成部である
が、本実施の形態1においては、これらを分離してい
る。仮に、リードバー部8cとチップ搭載部6bとを直
線的に接続すると、リードバー部8cとチップ搭載部6
bとを含む直線パターン部分の長さが極めて長くなるた
めに、その部分の平坦精度が低くなる上、チップ4C
1,4C2の封止時に応力が増大するため撓みが生じ、
封止体1が剥離する問題が生じる場合がある。これに対
して、本実施の形態1においては、リードバー部8c
と、チップ搭載部6bとを分離したことにより、上記の
ような問題を回避することができるので、半導体装置の
歩留まりおよび信頼性を向上させることが可能となる。
主面のソース引出電極5S2は、複数本のワイヤ7dを
通じてリードバー部(第2ソース用パターン)8d,8
eと電気的に接続されている。リードバー部8d,8e
は、図5の下側における右から3本の通常のリード(第
2ソース用リード)2aと一体的に形成されている。す
なわち、チップ4C2のソース引出電極5S2は、ワイ
ヤ7dを通じて、図5の下側における右から3本の通常
のリード2aと電気的に接続されている。なお、上記ワ
イヤ7a〜7dは、例えばアルミニウム(Al)または
金(Au)等のような金属からなる。
のインナーリード部の一部分であり、チップ4C2の交
差する2辺(第1、第2の辺)に沿って延在する帯状の
パターンで形成されている。このような構造とすること
により、チップ4C2のソース引出電極5S2に対して
チップ4C2の2辺側からワイヤ7dの接続ができ、ワ
イヤ7dをより多く接続することができるので、チップ
4C2に形成されたロウ側のパワーMOS回路部の電気
抵抗を下げることが可能となる。このため、複合パワー
MOSQの動作の安定性、信頼性および性能を向上させ
ることが可能となる。このような構造を図5右側のチッ
プ4C2に対して採用しているのは、チップ4C2に形
成されたロウ側のパワーMOS回路部では、後述するよ
うに、チップ4C1のハイ側のパワーMOS回路部に比
べてオンの時間が長く、電流が流れている時間が長いの
で、オン抵抗を小さくすることが好ましいからである。
の短辺方向中央にあたる位置からは吊りリード10がリ
ードバー部8eに対して交差する方向に延在されてい
る。この吊りリード10は、リードバー部8eと一体的
に形成されている。そして、この吊りリード10とリー
ドバー部8eとが接続された部分の両側には、吊りリー
ド10の延在方向に延びる溝11が形成されている。封
止体1の成形後、吊りリード10の切断時にリードバー
部8eが吊りリード10に引っ張られる結果、封止体1
の剥離やリードバー部8eと封止体1との間に空隙が生
じる場合があるが、本実施の形態1においては、溝11
を設けたことにより、その溝11に封止体1が食い付
き、リードバー部8eをしっかりと固定させることがで
きるので、上記のような問題を抑制または防止すること
が可能となる。したがって、耐湿性を向上させることが
できるので、半導体装置の信頼性および寿命を向上させ
ることが可能となる。
面)は、各々のパワーMOS回路部のドレイン電極とな
っている。図5の左側のチップ4C1の裏面、すなわ
ち、ドレイン電極は、導電性を有する接着剤を介してチ
ップ搭載部6aと電気的に接続されている。このチップ
搭載部6aは、図5の下側における1本の幅広のリード
(第1リード、第1ドレイン用リード)2bと一体的に
形成されている。すなわち、チップ4C1のパワーMO
S回路部のドレイン電極は、チップ4C1の裏面に接続
されたチップ搭載部6aを通じて、図5の下側における
幅広のリード2bと電気的に接続されている。また、図
5の右側のチップ4C2の裏面、すなわち、ドレイン電
極は、導電性を有する接着剤12を介してチップ搭載部
6bと電気的に接続されている。このチップ搭載部6b
は、図5の上側における2本の幅広のリード(第2リー
ド、第2ドレイン用リード)2bと一体的に形成されて
いる。すなわち、チップ4C2のパワーMOS回路部の
ドレイン電極は、チップ4C2の裏面に接続されたチッ
プ搭載部6bを通じて、図5の上側における2本の幅広
のリード2bと電気的に接続されている。このチップ4
C2のドレイン電極が接続された幅広のリード2bは、
上記チップ4C1のソース電極が接続された通常のリー
ド2aに隣接して配置されている。これにより、チップ
4C2のドレイン電極が接続された幅広のリード2b
と、上記チップ4C1のソース電極が接続された通常の
リード2aとの接続の容易性を向上させることが可能と
なる。また、チップ4C2のドレイン電極が接続された
幅広のリード2bと、上記チップ4C1のソース電極が
接続された通常のリード2aとの双方の接続距離を短く
することができるので、複合パワーMOSQの動作性能
を向上させることが可能となる。
搭載部6a,6bの対向辺に凸部6a1,6b1が形成
されている。凸部6a1,6b1は、互いに斜めの方向
にずれるように設けられており、チップ搭載部6a,6
bは、凸部6a1,6b1が噛み合うような状態で配置
されている。この凸部6a1,6b1は、ワイヤボンデ
ィング工程時にチップ搭載部6a,6bを押さえ付けら
れる領域である。すなわち、図7のハッチングを付した
押さえ領域Aのように、ワイヤボンディング工程時に
は、フレームの各部にばたつきが生じないように、リー
ド2が押さえ付けられる他、チップ搭載部6a,6bの
対向辺の凸部6a1,6b1が一括して押さえ付けられ
た状態でワイヤ7a〜7dが接続される。
したのは、凸部6a1,6b1を噛み合わせず突き合わ
せるような状態とすると、封止体1自体を大きくする
か、封止体1のサイズをそのままとするならばチップ4
C1,4C2のサイズを小さくしなければならないが、
凸部6a1,6b1を噛み合わせることで、その問題を
生じることなく、ワイヤボンディング工程時にチップ搭
載部6a,6bを良好に押さえることが可能となるから
である。また、本実施の形態1において、凸部6a1,
6b1は、押さえの効果を良好にする観点からワイヤ7
c,7dが接続される箇所に近い側に設けられている。
すなわち、チップ搭載部6aでは図5および図7の上側
に凸部6a1を設け、チップ搭載部6bでは図5および
図7の下側に凸部6b1を設けている。さらに、本実施
の形態1においては、凸部6b1の長さ(封止体1の短
方向の長さ、凸部の幅)L5が、凸部6a1の長さ(封
止体1の短方向の長さ、凸部の幅)L4よりも長い。こ
れは、凸部6b1が設けられたチップ搭載部6bの面積
の方が、凸部6a1が設けられたチップ搭載部6aの面
積よりも大きく、より押さえが必要だからである。
立工程中(ワイヤボンディング工程後であって、封止工
程より前)のフレーム13の要部平面図を示している。
1つのフレーム13には、複数の単位フレーム13aが
形成されている。各単位フレーム13aは、上記複合パ
ワーMOSQを形成するのに必要な部材で構成されてい
る。この段階では、リード2(2a,2b)はダム片1
3bを通じて接続されている。ダム片13bは、封止工
程後に切断される。吊りリード10は、枠体13cと接
続されている。吊りリード10も封止工程後に切断され
る。
パワーMOS回路部のデバイス構造例を図9によって説
明する。
路部を形成する1つのパワーMOSQvを示している。
パワーMOS回路部は、複数のパワーMOSQvによっ
て形成されている。チップ4C1,4C2を構成する半
導体基板(以下、基板という)4Sは、半導体層4S1
上と、その上に形成されたエピタキシャル層4S2とを
有している。半導体層4S1は、例えばn++型のシリコ
ン(Si)単結晶からなる。エピタキシャル層4S2
は、例えばn型のシリコン単結晶からなる。このエピタ
キシャル層4S2には、エピタキシャル層4S2自体で
構成されるn型の半導体領域16、その上に形成された
p型の半導体領域17およびその上に形成されたn+型
の半導体領域18が設けられている。n型の半導体領域
16およびn+型の半導体領域18には、例えばリンま
たはヒ素が導入されている。p型の半導体領域17に
は、例えばホウ素が導入されている。基板4Sの裏面
(半導体層4S1の裏面)には、例えばアルミニウム等
からなる導体膜15が蒸着法またはスパッタリング法等
によって堆積されている。この導体膜15は、上記パワ
ーMOS回路部のドレイン電極(ドレイン用の外部端
子)を形成している。
ト構造を有するnチャネル型の縦型パワーMOSで形成
されている。すなわち、エピタキシャル層4S2の厚さ
方向に掘られた溝19内には、その内壁面に形成された
ゲート絶縁膜20を介して、パワーMOSQvのゲート
電極21が埋め込まれている。このようにトレンチゲー
ト構造を採用したことにより、各パワーMOSQvの微
細化が可能となり、チップ4C1,4C2に形成される
パワーMOSQvの集積度を向上させることが可能とな
っている。ゲート絶縁膜20は、例えば酸化シリコン
(SiO2等)からなる。ゲート電極21は、例えば低
抵抗ポリシリコンからなり、例えば低抵抗ポリシリコン
等からなる導体膜を通じてチップ4C1,4C2の主面
のゲート引出電極5G1,5G2と電気的に接続されて
いる。ゲート電極21上には、キャップ用絶縁膜22が
堆積されており、ゲート電極21とソース引出電極5S
1,5S2との絶縁が図られている。エピタキシャル層
4S2の主面上には、例えばPSGからなる層間絶縁膜
が堆積されている。
OSQvのソースを形成する領域であり、チップ4C
1,4C2の主面側の上記ソース引出電極5S1,5S
2と電気的に接続されている。また、上記n型の半導体
領域16および半導体層4S1は、パワーMOSQvの
ドレインを形成する領域となっている。このようなパワ
ーMOSQvでは、チャネル形成用の半導体領域が、上
記n型の半導体領域16とn+型の半導体領域18との
間のp型の半導体領域17において、ゲート電極21の
側面に対向する部分に形成される。すなわち、このパワ
ーMOSQvは縦型なので、上記チャネル(チャネル形
成用の半導体領域の導電型が反転された状態)において
ドレイン電流は、エピタキシャル層4S2(p型の半導
体領域17)の厚さ方向に沿って(溝19の深さ方向に
沿って)流れる。すなわち、ドレイン電極用の導体膜1
5に流れてきたドレイン電流は、半導体層4S1、n型
の半導体領域16、p型の半導体領域17(チャネル)
およびn+型の半導体領域18を通じてソース引出電極
5S1,5S2に流れるようになっている。このような
縦型のパワーMOSQvでは、チャネル長を小さくする
ことができ、相互コンダクタンスを増大できるので、オ
ン抵抗を小さくすることができる。
Qを用いた電源回路の一例を図10によって説明する。
タ、サーバーあるいはゲーム機器等のような電子機器に
使用されているCPUを駆動するためのVRM(Voltag
e Regulator Module)を示している。ここでは、そのV
RMとして、同期整流方式の非絶縁型DC−DCコンバ
ータを例示している。なお、符号GNDは、基準電位を
示し、例えば0(零)Vに設定されている。
ルス幅変調(Pulsewidth modulation)回路PWM、複
合パワーMOSQ(上記パワーMOS回路部Q1,Q
2、ショットキーバリアダイオードD1)、鉄心入りの
コイルLA、電解コンデンサC1等のようなデバイスを
有している。これら各デバイスは、配線基板上に実装さ
れ、配線基板の配線を通じて電気的に接続されている。
回路部Q1,Q2のゲート電極(ゲート引出電極5G
1,5G2)に所定のバイアス電圧を印加することによ
り、そのパワーMOS回路部Q1,Q2のスイッチオン
の幅をコントロールする装置である。なお、このパルス
幅変調回路PWMは、パワーMOS回路部Q1,Q2等
とは別にパッケージングされている(図10参照)。
ーMOS回路部Q1は、非絶縁型DC−DCコンバータ
のメインスイッチであって、非絶縁型DC−DCコンバ
ータの出力(CPUの入力)に電力を供給するコイルL
Aにエネルギーを蓄えるためのスイッチの機能を有して
いる。このパワーMOS回路部Q1のドレインは、端子
TE1と電気的に接続されている。この端子TE1に印
加される入力電圧Vinは、例えば5〜10Vまたは12
V程度である。また、このパワーMOS回路部Q1のソ
ースは、ロウ側のパワーMOS回路部Q2のドレインと
電気的に接続されている。このロウ側のパワーMOS回
路部Q2は、非絶縁型DC−DCの整流用のMOSであ
って、パルス幅変調周波数に同期してMOSの抵抗を低
くし整流を行う機能を有している。本実施の形態1にお
いては、このパワーMOS回路部Q2のソースは、基準
電位GNDと電気的に接続されている。また、このパワ
ーMOS回路部Q2のソース、ドレイン間には、一般的
に順方向電圧降下の少ないショットキーバリアダイオー
ドD1が接続されている。これにより、パワーMOS回
路部Q2をオフした際のデットタイムの電圧降下を小さ
くし、続くパルス波形の立ち上がりを速くすることが可
能となっている。ここでは、ショットキーバリアダイオ
ードD1を、パワーMOS回路Q2が形成されたチップ
4C2に形成しているが、これとは別のチップに形成
し、これを別のパッケージに収容して配線基板上に実装
しても良い。
パワーMOS回路部Q1がオンの時、入力の電源用の端
子TE1からコイルLAに電流が流れる。この時、流れ
る電流値が変化すると、コイルLAには逆起電力が発生
する。コンデンサC1には、Vin−VLの電圧が印加
されている。次に、ハイ側のパワーMOS回路部Q1を
オフする。この時、コイルLAの逆起電圧により電流は
基準電位GNDからショットキーバリアダイオードD1
を経由して供給され、コンデンサに電荷が蓄えられ負荷
であるCPUで消費される。この電流が流れている時、
ロウ側のパワーMOS回路部Q2のゲート−ソース間に
正の電圧を印加し、パワーMOS回路部Q2をオンする
ことで、電圧降下を少なくすることができる。出力が下
がってきたら再びパワーMOS回路部Q1をオンし、上
記動作を繰り返す。パワーMOS回路部Q2には、パワ
ーMOS回路部Q1と逆相の信号を入力する。ここで、
パワーMOS回路部Q1,Q2の同時オンによる貫通電
流を防ぐため、両方ともオフ期間(デッドタイム)を設
けている。
ンバータのタイミングチャートを示している。図12は
図11よりもDC−DCコンバータの出力電圧が相対的
に低くなった場合を示している。符号のTonはハイ側の
パワーMOS回路部Q1のオン時のパルス幅、Tはパル
ス周期を示している。ここで、DC−DCコンバータの
出力電圧Voutは、次式で表される。Vout=(Ton/
T)Vin、ここで、Ton/Tはハイ側のパワーMOSQ
1におけるデューティファクタを示している。
わち、CPUの入力電圧)の低下が進められている。一
方で、入力電圧Vinは変更されず一定である。このた
め、図12に示すように、出力電圧Voutが低くなる
と、ハイ側ではパワーMOS回路部Q1のオン時間が極
めて短くなる。したがって、ハイ側では、高速に動作す
ることが必要である。このため、ハイ側では、容量を小
さくすることが好ましい。本実施の形態1では、上記し
たようにパワーMOS回路部Q1を相対的に小さなチッ
プ4C1に形成したことにより、容量を小さくでき、高
速動作に対応させることが可能となっている。
くなると、ロウ側では、図12に示すように、パワーM
OS回路部Q2のオン時間が長くなる。すなわち、ロウ
側では、スイッチング損失等についてあまり気にしなく
て良いが、オン時間が長くなるので消費電力を下げる等
の観点から、オン抵抗を低くすることが好ましい。本実
施の形態では、ロウ側のパワーMOSQ2を、上記のよ
うに縦型のMOSで構成したことにより、チャネル長を
縮小することができるので、相互コンダクタンスを増大
させることができる。すなわち、相互コンダクタンスの
逆数がオン抵抗であることからオン抵抗を低減すること
が可能となっている。
をプリント配線基板25上に実装した状態を示してい
る。プリント配線基板25は、第1主面とその反対
(裏)側の第2主面とを有する板状の配線基板である。
プリント配線基板25の第1,第2主面の部品搭載領域
には、プリント配線基板25の配線と電子部品のリード
とを電気的に接続するためのフットパターン26が形成
されている。プリント配線基板25の第1,第2主面の
フットパターン26は、プリント配線基板25の厚さ方
向に貫通するスルーホールを通じて適宜電気的に接続さ
れている。
プリント配線基板25の第1主面のフットパターン26
と半田等を介して接合されることで、プリント配線基板
25上に搭載されるとともに、プリント配線基板25の
配線と電気的に接続されている。
ーMOS回路部が形成されたチップ4C1と、ロウ側の
パワーMOS回路部が形成されたチップ4C2とを同じ
封止体1内に封止したことにより、別々に封止した場合
に比べて、複合パワーMOSQのプリント配線基板25
上への実装工程を容易にすることが可能となる。
の上側に示すように、上記パワーMOS回路部Q1のソ
ース電極と、パワーMOS回路部Q2のドレイン電極と
を封止体1の同一の長側面からのリード2として引き出
し、かつ、それらリード2を隣接して配置したことによ
り、これら複数のリード2を、プリント配線基板25の
第1主面において封止体1の長辺に沿って直線的に延び
る帯状のフットパターン26によって共通接続すること
ができる。これにより、プリント配線基板25において
複雑な配線の引き回しを不要とすることが可能となる。
また、その共通接続用のフットパターン26の形状を比
較的シンプルにでき、インダクタンス成分を低減させる
ことができるので、回路動作の安定性を向上させること
が可能となる。
は、ハイ側のパワーMOS回路部のソース電極と、ロウ
側のパワーMOS回路部のドレイン電極とを封止体の内
部でも電気的に接続した構造について説明する。
OSQの平面図を示している。図14では、封止体1を
破線で示している。本実施の形態2においては、リード
バー部8cが、チップ搭載部6bと電気的に接続されて
いる。ただし、リードバー部8cと、チップ搭載部6b
との間には、溝27が介在されており、リードバー部8
cとチップ搭載部6bとが直線的に接続されないように
なっている。すなわち、図14において、リードバー部
8cと、チップ搭載部6bとは、つなぎパターン部28
によって電気的に接続されている。つなぎパターン部2
8は、リードバー部8cの右側端部からリードバー部8
cの延在方向に対して交差する方向に沿ってチップ搭載
部6bの凸部6b1の角まで延びるように形成されてい
る。このようにしたのは、前記したように、仮に、リー
ドバー部8cとチップ搭載部6bとを直線的に接続する
と、リードバー部8cとチップ搭載部6bとを含む直線
パターン部分の長さが極めて長くなるために、その部分
の平坦精度が低くなる上、チップ4C1,4C2の封止
時に応力が増大するため撓みが生じ、封止体1が剥離す
る問題が生じる場合があるので、それを抑制または防止
するためである。
Qの実装時には、前記図13に示したように、パワーM
OSQ1のソース用のリード2と、パワーMOSQ2の
ドレイン用のリード2とを共通のフットパターン26で
電気的に接続する。本実施の形態2においては、パワー
MOSQ1のソース用のリード2と、パワーMOSQ2
のドレイン用のリード2とを、封止体1の内部と外部と
の両方で電気的に接続することにより、インダクタンス
成分をさらに低減させることができるので、回路動作の
安定性をさらに向上させることが可能となっている。
ワイヤボンディング工程時のフレーム押さえの状態を示
している。本実施の形態2では、相対的に大きなチップ
搭載部6bは凸部6b1およびパターン部28によって
押さえ付けられているが、相対的に小さなチップ搭載部
6aは押さえ付けられていない状態が例示されている。
は、ワイヤボンディング工程時のフレーム押さえ部の変
形例を説明する。
図を示している。ここでは、チップ搭載部6aの凸部6
a1の長さL6と、チップ搭載部6bの凸部6b1の長
さL7とが等しい場合を例示している。
の他の例の平面図を示している。相対的に大きなチップ
搭載部6bには凸部6b1が形成されているが、相対的
に小さなチップ搭載部6aには凸部が設けられていな
い。すなわち、ワイヤボンディング工程に際して、相対
的に大きなチップ搭載部6bは、凸部6b1が押さえ付
けられることによって押さえ付けられているが、相対的
に小さなチップ搭載部6aは押さえ付け領域Aが重なら
ないので押さえ付けられていない。
のさらに他の例の平面図を示している。ここでは、チッ
プ搭載部6a,6bの各々に複数の凸部6a1,6b1
が形成されている。そして、チップ搭載部6a,6b
は、その複数の凸部6a1,6b1が噛み合うように配
置されている。また、チップ搭載部6bにおいては、ワ
イヤの接続位置に近い一方の凸部6b1の長さL8が、
他方の凸部6b1の長さL9よりも長くなっている。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
ハイ側のパワーMOS回路部のパワーMOSを縦型のM
OSで構成した場合について説明したが、これに限定さ
れるものではなく、例えばハイ側のパワーMOS回路部
のパワーMOSを横型のMOSで構成しても良い。横型
のMOSでは、ゲート電極とドレインとの距離を縦型の
MOSの場合よりも大きくとれるので、ゲート−ドレイ
ン間の寄生容量を小さくすることができる。これによ
り、パワーMOSのスイッチング損失およびドライブ損
失を低減できる。したがって、ハイ側のパワーMOS回
路部の高速動作に対応できる。
なされた発明をその背景となった利用分野であるCPU
駆動用の電源回路に適用した場合について説明したが、
それに限定されるものではなく、例えばに他の回路の駆
動用の電源回路にも適用できる。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
果トランジスタ回路部と、整流用のパワー電界効果トラ
ンジスタ回路部とを一緒にパッケージングしたことによ
り、複合パワーMOS・FETを有する半導体装置の実
装工程を容易にすることが可能となる。
ある。
した平面図である。
さえの状態の説明図である。
工程中のフレームの要部平面図である。
部断面図である。
である。
ミングチャートを示す波形図である。
ミングチャートを示す波形図である。
を示す平面図である。
おいて封止体を除去して示した平面図である。
ング工程時のフレーム押さえの状態の説明図である。
装置のチップ搭載部の平面図である。
チップ搭載部の平面図である。
チップ搭載部の平面図である。
子) 5G2 ゲート引出電極(第2ゲート電極用の外部端
子) 5S1 ソース引出電極(第1ソース電極用の外部端
子) 5S2 ソース引出電極(第2ソース電極用の外部端
子) 6a チップ搭載部(第1パターン) 6b チップ搭載部(第2パターン) 6a1,6b1 凸部 7a〜7d ボンディングワイヤ 8a リードバー部(第1ゲート用パターン) 8b リードバー部(第2ゲート用パターン) 8c リードバー部(第1ソース用パターン) 8d リードバー部(第2ソース用パターン) 8e リードバー部(第2ソース用パターン) 10 吊りリード 11 溝 12 接着剤 13 フレーム 13a 単位フレーム 13b ダム片 15 導体膜 16 n型の半導体領域 17 p型の半導体領域 18 n+型の半導体領域 19 溝 20 ゲート絶縁膜 21 ゲート電極 22 キャップ用絶縁膜 25 プリント配線基板 26 フットパターン 27 溝 28 パターン部 Q 複合パワーMOS・FET Qv パワーMOS・FET Q1,Q2 パワーMOS・FET回路部 D1 ショットキーバリアダイオード LA コイル C1 電解コンデンサ
Claims (37)
- 【請求項1】 第1電界効果トランジスタを有する第1
半導体チップ、第2電界効果トランジスタを有する第2
半導体チップ、前記第1、第2半導体チップを封止する
封止体、前記第1半導体チップの裏面電極に接続され、
前記封止体の第1面から突出する第1リード、前記第2
半導体チップの裏面電極に接続され、前記封止体におい
て前記第1面と対向する第2面から突出する第2リード
を備え、前記第1、第2リードは、前記封止体の第1、
第2面から突出する他のリードよりも幅広に形成され、
互いに非対称な位置関係となるように配置されているこ
とを特徴とする半導体装置。 - 【請求項2】 請求項1記載の半導体装置において、前
記第1、第2リードに、前記封止体の少なくとも一部が
重なるように孔を設けたことを特徴とする半導体装置。 - 【請求項3】 請求項1記載の半導体装置において、前
記第1半導体チップの主面に形成されたゲート電極用の
外部端子と、前記第2半導体チップの主面に形成された
ゲート電極用の外部端子とが隣り合うように、前記第
1、第2半導体チップを配置したことを特徴とする半導
体装置。 - 【請求項4】 請求項1記載の半導体装置において、前
記第1、第2半導体チップの裏面電極は、それぞれ前記
第1、第2電界効果トランジスタのドレイン電極である
ことを特徴とする半導体装置。 - 【請求項5】 請求項1記載の半導体装置において、前
記第1電界効果トランジスタが電源回路を構成する高電
位側のパワーMOS・FETであり、前記第2電界効果
トランジスタが電源回路を構成する低電位側のパワーM
OS・FETであることを特徴とする半導体装置。 - 【請求項6】 請求項1記載の半導体装置において、前
記第1半導体チップの大きさは、前記第2半導体チップ
の大きさよりも小さいことを特徴とする半導体装置。 - 【請求項7】 第1電界効果トランジスタを有する第1
半導体チップ、前記第1半導体チップの第1面に形成さ
れた第1ゲート電極用の外部端子および第1ソース電極
用の外部端子、前記第1半導体チップの第1面の反対側
における第2面に形成された第1ドレイン電極、前記第
1ドレイン電極が接続された状態で前記第1半導体チッ
プを搭載する第1パターン、前記第1パターンの近傍に
前記第1パターンとは分離されて配置され、前記第1ゲ
ート電極用の外部端子にボンディングワイヤを通じて電
気的に接続された第1ゲート用パターン、前記第1パタ
ーンの近傍に前記第1パターンとは分離されて配置さ
れ、前記第1ソース電極用の外部端子にボンディングワ
イヤを通じて電気的に接続された第1ソース用パター
ン、 前記第1半導体チップとは別の半導体チップであって、
第2電界効果トランジスタを有する第2半導体チップ、
前記第2半導体チップの第1面に形成された第2ゲート
電極用の外部端子および第2ソース電極用の外部端子、
前記第2半導体チップの第1面の反対側の第2面に形成
された第2ドレイン電極、前記第2ドレイン電極が接続
された状態で前記第2半導体チップを搭載する第2パタ
ーン、前記第2パターンの近傍に前記第2パターンとは
分離されて配置され、前記第2ゲート電極用の外部端子
にボンディングワイヤを通じて電気的に接続された第2
ゲート用パターン、前記第2パターンの近傍に前記第2
パターンとは分離されて配置され、前記第2ソース電極
用の外部端子にボンディングワイヤを通じて電気的に接
続された第2ソース用パターン、 前記第1、第2半導体チップ、前記第1、第2パター
ン、前記第1、第2ゲート用パターン、前記第1、第2
ソース用パターンおよびボンディングワイヤを封止する
封止体、 前記第1パターンと一体的に形成され、前記封止体の第
1面から突出する第1ドレイン用リード、前記第1ゲー
ト用パターンと一体的に形成され、前記封止体の第1面
から突出する第1ゲート用リード、前記第1ソース用パ
ターンと一体的に形成され、前記封止体の第1面とは反
対側の第2面から突出する第1ソース用リード、 前記第2パターンと一体的に形成され、前記封止体の第
2面から突出する第2ドレイン用リード、前記第2ゲー
ト用パターンと一体的に形成され、前記封止体の第1面
から突出する第2ゲート用リード、前記第2ソース用パ
ターンと一体的に形成され、前記封止体の第1面から突
出する第2ソース用リード、 前記第1、第2ドレイン用リードは、前記封止体の第
1、第2面から突出する第1、第2ゲート用リードおよ
び第1、第2ソース用リードよりも幅広に形成され、互
いに非対称な位置関係となるように配置されていること
を特徴とする半導体装置。 - 【請求項8】 請求項7記載の半導体装置において、前
記第1、第2ドレイン用リードに、前記封止体の少なく
とも一部が重なるように孔を設けたことを特徴とする半
導体装置。 - 【請求項9】 請求項7記載の半導体装置において、前
記第1半導体チップの第1面に形成された第1ゲート電
極用の外部端子と、前記第2半導体チップの第1面に形
成された第2ゲート電極用の外部端子とが隣り合うよう
に、前記第1半導体チップおよび第2半導体チップを配
置したことを特徴とする半導体装置。 - 【請求項10】 請求項7記載の半導体装置において、
前記第1ソース用パターンは、前記第2パターンと直線
的に接続されないように電気的に分離されていることを
特徴とする半導体装置。 - 【請求項11】 請求項7記載の半導体装置において、
前記第1ソース用パターンは、前記第2パターンと電気
的に接続されており、前記第1ソース用パターンと前記
第2パターンとの間には、双方のパターンが直線的に接
続されないように溝が設けられていることを特徴とする
半導体装置。 - 【請求項12】 請求項7記載の半導体装置において、
前記第2ソース用パターンは、前記第2半導体チップの
第1の辺に沿って延びるパターン部分と、そのパターン
部分と一体的に形成されてなり前記第2半導体チップの
第1の辺に交差する第2の辺に沿って延びるパターン部
分とを有することを特徴とする半導体装置。 - 【請求項13】 請求項12記載の半導体装置におい
て、前記第2ソース用パターンにおいて、前記第2半導
体チップの第2の辺に沿って延びるパターン部分に接続
された吊りリードの接続部の近傍に溝を設けたことを特
徴とする半導体装置。 - 【請求項14】 請求項7記載の半導体装置において、
前記第1、第2パターンの各々の対向辺に凸部を設け、
その各々の凸部が噛み合うように、前記第1、第2パタ
ーンを配置したことを特徴とする半導体装置。 - 【請求項15】 請求項14記載の半導体装置におい
て、前記第2半導体チップの大きさは、前記第1半導体
チップの大きさよりも大きく、前記第2パターンの凸部
の幅を、前記第1パターンの凸部の幅よりも長くしたこ
とを特徴とする半導体装置。 - 【請求項16】 請求項14記載の半導体装置におい
て、前記第1パターンの凸部を、前記第1パターンの対
向辺において前記第1ソース電極用の外部端子と前記第
1ソース用パターンとを接続するボンディングワイヤが
接続される側に設け、前記第2パターンの凸部を、前記
第2パターンの対向辺において前記第2ソース電極用の
外部端子と第2ソース用パターンとを接続するボンディ
ングワイヤが接続される側に設けたことを特徴とする半
導体装置。 - 【請求項17】 請求項7記載の半導体装置において、
前記第1電界効果トランジスタが電源回路を構成する高
電位側のパワーMOS・FETであり、前記第2電界効
果トランジスタが電源回路を構成する低電位側のパワー
MOS・FETであることを特徴とする半導体装置。 - 【請求項18】 請求項7記載の半導体装置において、
前記第1半導体チップの大きさは、前記第2半導体チッ
プの大きさよりも小さいことを特徴とする半導体装置。 - 【請求項19】 第1電界効果トランジスタを有する第
1半導体チップ、前記第1半導体チップの第1面に形成
された第1ゲート電極用の外部端子および第1ソース電
極用の外部端子、前記第1半導体チップの第1面の反対
側における第2面に形成された第1ドレイン電極、前記
第1半導体チップの第1ドレイン電極が接続された状態
で前記第1半導体チップを搭載する第1パターン、前記
第1パターンの近傍に前記第1パターンとは分離されて
配置され、前記第1ゲート電極用の外部端子にボンディ
ングワイヤを通じて電気的に接続された第1ゲート用パ
ターン、前記第1パターンの近傍に前記第1パターンと
は分離されて配置され、前記第1ソース電極用の外部端
子にボンディングワイヤを通じて電気的に接続された第
1ソース用パターン、 前記第1半導体チップとは別の半導体チップであって、
第2電界効果トランジスタを有する第2半導体チップ、
前記第2半導体チップの第1面に形成された第2ゲート
電極用の外部端子および第2ソース電極用の外部端子、
前記第2半導体チップの第1面の反対側の第2面に形成
された第2ドレイン電極、前記第2半導体チップの第2
ドレイン電極が接続された状態で前記第2半導体チップ
を搭載する第2パターン、前記第2パターンの近傍に前
記第2パターンとは分離されて配置され、前記第2ゲー
ト電極用の外部端子にボンディングワイヤを通じて電気
的に接続された第2ゲート用パターン、前記第2パター
ンの近傍に前記第2パターンとは分離されて配置され、
前記第2ソース電極用の外部端子にボンディングワイヤ
を通じて電気的に接続された第2ソース用パターン、 前記第1、第2半導体チップ、前記第1、第2パター
ン、前記第1、第2ゲート用パターン、前記第1、第2
ソース用パターンおよびボンディングワイヤを封止する
封止体、 前記第1パターンと一体的に形成され、前記封止体の第
1面から突出する第1ドレイン用リード、前記第1ゲー
ト用パターンと一体的に形成され、前記封止体の第1面
から突出する第1ゲート用リード、前記第1ソース用パ
ターンと一体的に形成され、前記封止体の第1面とは反
対側の第2面から突出する第1ソース用リード、 前記第2パターンと一体的に形成され、前記封止体の第
2面から突出する第2ドレイン用リード、前記第2ゲー
ト用パターンと一体的に形成され、前記封止体の第1面
から突出する第2ゲート用リード、前記第2ソース用パ
ターンと一体的に形成され、前記封止体の第1面から突
出する第2ソース用リードを備え、 前記第1ソース用パターンは、前記第2パターンと直線
的に接続されないように電気的に分離されていることを
特徴とする半導体装置。 - 【請求項20】 請求項19記載の半導体装置におい
て、前記第1半導体チップの第1面に形成された第1ゲ
ート電極用の外部端子と、前記第2半導体チップの第1
面に形成された第2ゲート電極用の外部端子とが隣り合
うように、前記第1、第2半導体チップを配置したこと
を特徴とする半導体装置。 - 【請求項21】 請求項19記載の半導体装置におい
て、前記第2ソース用パターンは、前記第2半導体チッ
プの第1の辺に沿って延びるパターン部分と、そのパタ
ーン部分と一体的に形成されてなり前記第2半導体チッ
プの第1の辺に交差する第2の辺に沿って延びるパター
ン部分とを有することを特徴とする半導体装置。 - 【請求項22】 請求項21記載の半導体装置におい
て、前記第2ソース用パターンにおいて、前記第2半導
体チップの第2の辺に沿って延びるパターン部分に接続
された吊りリードの接続部の近傍に溝を設けたことを特
徴とする半導体装置。 - 【請求項23】 請求項19記載の半導体装置におい
て、前記第1、第2パターンの各々の対向辺に凸部を設
け、その各々の凸部が噛み合うように第1、第2パター
ンを配置したことを特徴とする半導体装置。 - 【請求項24】 請求項23記載の半導体装置におい
て、前記第2半導体チップの大きさは、前記第1半導体
チップの大きさよりも大きく、前記第2パターンの凸部
の幅を、前記第1パターンの凸部の幅よりも長くしたこ
とを特徴とする半導体装置。 - 【請求項25】 請求項23記載の半導体装置におい
て、前記第1パターンの凸部を、前記第1パターンの対
向辺において前記第1ソース電極用の外部端子と前記第
1ソース用パターンとを接続するボンディングワイヤが
接続される側に設け、前記第2パターンの凸部を、前記
第2パターンの対向辺において前記第2ソース電極用の
外部端子と第2ソース用パターンとを接続するボンディ
ングワイヤが接続される側に設けたことを特徴とする半
導体装置。 - 【請求項26】 請求項19記載の半導体装置におい
て、前記第1電界効果トランジスタが電源回路を構成す
る高電位側のパワーMOS・FETであり、前記第2電
界効果トランジスタが電源回路を構成する低電位側のパ
ワーMOS・FETであることを特徴とする半導体装
置。 - 【請求項27】 請求項19記載の半導体装置におい
て、前記第1半導体チップの大きさは、前記第2半導体
チップの大きさよりも小さいことを特徴とする半導体装
置。 - 【請求項28】 第1電界効果トランジスタを有する第
1半導体チップ、前記第1半導体チップの第1面に形成
された第1ゲート電極用の外部端子および第1ソース電
極用の外部端子、前記第1半導体チップの第1面の反対
側における第2面に形成された第1ドレイン電極、前記
第1半導体チップの第1ドレイン電極が接続された状態
で前記第1半導体チップを搭載する第1パターン、前記
第1パターンの近傍に前記第1パターンとは分離されて
配置され、前記第1ゲート電極用の外部端子にボンディ
ングワイヤを通じて電気的に接続された第1ゲート用パ
ターン、前記第1パターンの近傍に前記第1パターンと
は分離されて配置され、前記第1ソース電極用の外部端
子にボンディングワイヤを通じて電気的に接続された第
1ソース用パターン、 前記第1半導体チップとは別の半導体チップであって、
第2電界効果トランジスタを有する第2半導体チップ、
前記第2半導体チップの第1面に形成された第2ゲート
電極用の外部端子および第2ソース電極用の外部端子、
前記第2半導体チップの第1面の反対側の第2面に形成
された第2ドレイン電極、前記第2半導体チップの第2
ドレイン電極が接続された状態で前記第2半導体チップ
を搭載する第2パターン、前記第2パターンの近傍に前
記第2パターンとは分離されて配置され、前記第2ゲー
ト電極用の外部端子にボンディングワイヤを通じて電気
的に接続された第2ゲート用パターン、前記第2パター
ンの近傍に前記第2パターンとは分離されて配置され、
前記第2ソース電極用の外部端子にボンディングワイヤ
を通じて電気的に接続された第2ソース用パターン、 前記第1、第2半導体チップ、前記第1、第2パター
ン、前記第1、第2ゲート用パターン、前記第1、第2
ソース用パターンおよびボンディングワイヤを封止する
封止体、 前記第1パターンと一体的に形成され、前記封止体の第
1面から突出する第1ドレイン用リード、前記第1ゲー
ト用パターンと一体的に形成され、前記封止体の第1面
から突出する第1ゲート用リード、前記第1ソース用パ
ターンと一体的に形成され、前記封止体の第1面とは反
対側の第2面から突出する第1ソース用リード、 前記第2パターンと一体的に形成され、前記封止体の第
2面から突出する第2ドレイン用リード、前記第2ゲー
ト用パターンと一体的に形成され、前記封止体の第1面
から突出する第2ゲート用リード、前記第2ソース用パ
ターンと一体的に形成され、前記封止体の第1面から突
出する第2ソース用リードを備え、 前記第1、第2パターンの各々の対向辺に凸部を設け、
その各々の凸部が前記対向辺の延びる方向において、互
いに重複するように、前記第1、第2パターンを配置し
たことを特徴とする半導体装置。 - 【請求項29】 請求項28記載の半導体装置におい
て、前記第1半導体チップの第1面に形成された第1ゲ
ート電極用の外部端子と、前記第2半導体チップの第1
面に形成された第2ゲート電極用の外部端子とが隣り合
うように、前記第1、第2半導体チップを配置したこと
を特徴とする半導体装置。 - 【請求項30】 請求項28記載の半導体装置におい
て、前記第1ソース用パターンは、前記第2パターンと
直線的に接続されないように電気的に分離されているこ
とを特徴とする半導体装置。 - 【請求項31】 請求項28記載の半導体装置におい
て、前記第1ソース用パターンは、前記第2パターンと
電気的に接続されており、前記第1ソース用パターンと
前記第2パターンとの間には、双方のパターンが直線的
に接続されないように溝が設けられていることを特徴と
する半導体装置。 - 【請求項32】 請求項28記載の半導体装置におい
て、前記第2ソース用パターンは、前記第2半導体チッ
プの第1の辺に沿って延びるパターン部分と、そのパタ
ーン部分と一体的に形成されてなり前記第2半導体チッ
プの第1の辺に交差する第2の辺に沿って延びるパター
ン部分とを有することを特徴とする半導体装置。 - 【請求項33】 請求項32記載の半導体装置におい
て、前記第2ソース用パターンにおいて、前記第2半導
体チップの第2の辺に沿って延びるパターン部分に接続
された吊りリードの接続部の近傍に溝を設けたことを特
徴とする半導体装置。 - 【請求項34】 請求項28記載の半導体装置におい
て、前記第2半導体チップの大きさは、前記第1半導体
チップの大きさよりも大きく、前記第2パターンの凸部
の幅を、前記第1パターンの凸部の幅よりも長くしたこ
とを特徴とする半導体装置。 - 【請求項35】 請求項28記載の半導体装置におい
て、前記第1パターンの凸部を、前記第1パターンの対
向辺において前記第1ソース電極用の外部端子と前記第
1ソース用パターンとを接続するボンディングワイヤが
接続される側に設け、前記第2パターンの凸部を、前記
第2パターンの対向辺において前記第2ソース電極用の
外部端子と第2ソース用パターンとを接続するボンディ
ングワイヤが接続される側に設けたことを特徴とする半
導体装置。 - 【請求項36】 請求項28記載の半導体装置におい
て、前記第1電界効果トランジスタが電源回路を構成す
る高電位側のパワーMOS・FETであり、前記第2電
界効果トランジスタが電源回路を構成する低電位側のパ
ワーMOS・FETであることを特徴とする半導体装
置。 - 【請求項37】 請求項28記載の半導体装置におい
て、前記第1半導体チップの大きさは、前記第2半導体
チップの大きさよりも小さいことを特徴とする半導体装
置。
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Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005159197A (ja) * | 2003-11-28 | 2005-06-16 | Mitsubishi Electric Corp | 半導体モジュール及び半導体装置 |
JP2005311214A (ja) * | 2004-04-26 | 2005-11-04 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP2007228711A (ja) * | 2006-02-23 | 2007-09-06 | Renesas Technology Corp | Dc/dcコンバータ |
JP2008166621A (ja) * | 2006-12-29 | 2008-07-17 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
US7456531B2 (en) | 2003-07-24 | 2008-11-25 | Toyota Jidosha Kabushiki Kaisha | Switching device, generator-motor apparatus using switching device, drive system including generator-motor apparatus, and computer-readable recording medium on which a program for directing computer to perform control of generator-motor apparatus is recorded |
JP2009130055A (ja) * | 2007-11-21 | 2009-06-11 | Rohm Co Ltd | 半導体装置 |
US7687902B2 (en) | 2004-07-30 | 2010-03-30 | Renesas Technology Corp. | Semiconductor device and a manufacturing method of the same |
US7692285B2 (en) | 2005-06-30 | 2010-04-06 | Renesas Technology Corp. | Semiconductor device |
EP2259313A1 (en) | 2009-06-05 | 2010-12-08 | Renesas Electronics Corporation | Semiconductor device |
JP2011205112A (ja) * | 2011-05-23 | 2011-10-13 | Renesas Electronics Corp | Dc/dcコンバータ用半導体装置 |
JP2014165452A (ja) * | 2013-02-27 | 2014-09-08 | Denso Corp | 半導体装置 |
JP2016040839A (ja) * | 2015-10-27 | 2016-03-24 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
JP7199214B2 (ja) | 2018-12-17 | 2023-01-05 | ローム株式会社 | 半導体装置および電力変換装置 |
Families Citing this family (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7411324B2 (en) * | 2002-10-28 | 2008-08-12 | Toyota Jidosha Kabushiki Kaisha | Generator-motor |
US7362001B2 (en) * | 2002-10-28 | 2008-04-22 | Toyota Jidosha Kabushiki Kaisha | Generator-motor |
JP4248953B2 (ja) * | 2003-06-30 | 2009-04-02 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
JP2005347369A (ja) * | 2004-06-01 | 2005-12-15 | Renesas Technology Corp | 半導体装置およびその製造方法 |
US7951651B2 (en) * | 2005-01-05 | 2011-05-31 | Alpha And Omega Semiconductor Incorporated | Dual flat non-leaded semiconductor package |
US7403379B2 (en) * | 2005-08-03 | 2008-07-22 | Mitac International Corp. | Modular computer system |
TW200744167A (en) * | 2006-05-19 | 2007-12-01 | Richtek Techohnology Corp | Dual-transistor package body |
DE102006033023A1 (de) * | 2006-07-17 | 2008-01-24 | Robert Bosch Gmbh | Halbleiteranordnung und entsprechendes Herstellungsverfahren |
DE102007013186B4 (de) * | 2007-03-15 | 2020-07-02 | Infineon Technologies Ag | Halbleitermodul mit Halbleiterchips und Verfahren zur Herstellung desselben |
US8120161B2 (en) * | 2007-04-10 | 2012-02-21 | Infineon Technologies Ag | Semiconductor module including semiconductor chips coupled to external contact elements |
US8227908B2 (en) | 2008-07-07 | 2012-07-24 | Infineon Technologies Ag | Electronic device having contact elements with a specified cross section and manufacturing thereof |
WO2010095006A1 (en) * | 2009-02-23 | 2010-08-26 | Freescale Semiconductor, Inc. | Package assembly and method of tuning a natural resonant frequency of a package |
US20110075392A1 (en) | 2009-09-29 | 2011-03-31 | Astec International Limited | Assemblies and Methods for Directly Connecting Integrated Circuits to Electrically Conductive Sheets |
CN102208382B (zh) * | 2010-03-29 | 2013-05-22 | 广达电脑股份有限公司 | 具有侧边接脚的集成电路封装元件 |
CN101887889B (zh) * | 2010-05-20 | 2012-07-04 | 广东威创视讯科技股份有限公司 | 一种led集成电路模块和led显示模块 |
US8829692B2 (en) * | 2012-09-04 | 2014-09-09 | Rolls-Royce Corporation | Multilayer packaged semiconductor device and method of packaging |
US8558398B1 (en) * | 2012-10-22 | 2013-10-15 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Bond wire arrangement for minimizing crosstalk |
JP6234441B2 (ja) | 2013-04-11 | 2017-11-22 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
CN103441114A (zh) * | 2013-08-16 | 2013-12-11 | 无锡万银半导体科技有限公司 | 一种半导体封装结构 |
US9271390B2 (en) * | 2014-07-15 | 2016-02-23 | Freescale Semiconductor, Inc. | Semiconductor device with active shielding of leads |
WO2016104088A1 (ja) * | 2014-12-24 | 2016-06-30 | 日本精工株式会社 | パワー半導体モジュール及びこれを用いた電動パワーステアリング装置 |
US20210043466A1 (en) | 2019-08-06 | 2021-02-11 | Texas Instruments Incorporated | Universal semiconductor package molds |
US20210305166A1 (en) * | 2020-03-27 | 2021-09-30 | Cree, Inc. | Power semiconductor package with improved performance |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0738013A (ja) * | 1993-07-22 | 1995-02-07 | Origin Electric Co Ltd | 複合ベース部材及び電力用半導体装置 |
JPH09283701A (ja) * | 1996-04-18 | 1997-10-31 | Nec Eng Ltd | 高周波半導体電子素子 |
JPH11330353A (ja) * | 1998-05-12 | 1999-11-30 | Toyota Autom Loom Works Ltd | 半導体マルチチップモジュール |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4891686A (en) * | 1988-04-08 | 1990-01-02 | Directed Energy, Inc. | Semiconductor packaging with ground plane conductor arrangement |
JP2000049184A (ja) * | 1998-05-27 | 2000-02-18 | Hitachi Ltd | 半導体装置およびその製造方法 |
US6528880B1 (en) * | 2001-06-25 | 2003-03-04 | Lovoltech Inc. | Semiconductor package for power JFET having copper plate for source and ribbon contact for gate |
-
2001
- 2001-10-19 JP JP2001321297A patent/JP4010792B2/ja not_active Expired - Lifetime
-
2002
- 2002-10-11 US US10/268,697 patent/US6882047B2/en not_active Expired - Lifetime
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0738013A (ja) * | 1993-07-22 | 1995-02-07 | Origin Electric Co Ltd | 複合ベース部材及び電力用半導体装置 |
JPH09283701A (ja) * | 1996-04-18 | 1997-10-31 | Nec Eng Ltd | 高周波半導体電子素子 |
JPH11330353A (ja) * | 1998-05-12 | 1999-11-30 | Toyota Autom Loom Works Ltd | 半導体マルチチップモジュール |
Cited By (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7759831B2 (en) | 2003-07-24 | 2010-07-20 | Toyota Jidosha Kabushiki Kaisha | Switching device, generator-motor apparatus using switching device, drive system including generator-motor apparatus, and computer-readable recording medium on which a program for directing computer to perform control of generator-motor apparatus is recorded |
US7456531B2 (en) | 2003-07-24 | 2008-11-25 | Toyota Jidosha Kabushiki Kaisha | Switching device, generator-motor apparatus using switching device, drive system including generator-motor apparatus, and computer-readable recording medium on which a program for directing computer to perform control of generator-motor apparatus is recorded |
JP2005159197A (ja) * | 2003-11-28 | 2005-06-16 | Mitsubishi Electric Corp | 半導体モジュール及び半導体装置 |
JP2005311214A (ja) * | 2004-04-26 | 2005-11-04 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP4515810B2 (ja) * | 2004-04-26 | 2010-08-04 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
US7687902B2 (en) | 2004-07-30 | 2010-03-30 | Renesas Technology Corp. | Semiconductor device and a manufacturing method of the same |
US9461163B2 (en) | 2004-07-30 | 2016-10-04 | Renesas Electronics Corporation | Semiconductor device including Schottky barrier diode and power MOSFETs and a manufacturing method of the same |
US8519533B2 (en) | 2004-07-30 | 2013-08-27 | Renesas Electronics Corporation | Semiconductor device including a DC-DC converter with schottky barrier diode |
US9793265B2 (en) | 2004-07-30 | 2017-10-17 | Renesas Electronics Corporation | Semiconductor device including Schottky barrier diode and power MOSFETs and a manufacturing method of the same |
US9153686B2 (en) | 2004-07-30 | 2015-10-06 | Renesas Electronics Corporation | Semiconductor device including DC-DC converter |
US8853846B2 (en) | 2004-07-30 | 2014-10-07 | Renesas Electronics Corporation | Semiconductor device and a manufacturing method of the same |
US8592904B2 (en) | 2004-07-30 | 2013-11-26 | Renesas Electronics Corporation | Semiconductor device including Schottky barrier diode |
US10204899B2 (en) | 2004-07-30 | 2019-02-12 | Renesas Electronics Corporation | Semiconductor device with first and second chips and connections thereof and a manufacturing method of the same |
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US7692285B2 (en) | 2005-06-30 | 2010-04-06 | Renesas Technology Corp. | Semiconductor device |
US7969000B2 (en) | 2005-06-30 | 2011-06-28 | Renesas Electronics Corporation | Semiconductor device |
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US8638577B2 (en) | 2006-02-23 | 2014-01-28 | Renesas Electronics Corporation | Semiconductor device for DC-DC converter including high side and low side semiconductor switches |
JP4739059B2 (ja) * | 2006-02-23 | 2011-08-03 | ルネサスエレクトロニクス株式会社 | Dc/dcコンバータ用半導体装置 |
JP2007228711A (ja) * | 2006-02-23 | 2007-09-06 | Renesas Technology Corp | Dc/dcコンバータ |
JP2008166621A (ja) * | 2006-12-29 | 2008-07-17 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
JP2009130055A (ja) * | 2007-11-21 | 2009-06-11 | Rohm Co Ltd | 半導体装置 |
US9024423B2 (en) | 2009-06-05 | 2015-05-05 | Renesas Electronics Corporation | Semiconductor device for a DC-DC converter |
EP2259313A1 (en) | 2009-06-05 | 2010-12-08 | Renesas Electronics Corporation | Semiconductor device |
JP2011205112A (ja) * | 2011-05-23 | 2011-10-13 | Renesas Electronics Corp | Dc/dcコンバータ用半導体装置 |
JP2014165452A (ja) * | 2013-02-27 | 2014-09-08 | Denso Corp | 半導体装置 |
JP2016040839A (ja) * | 2015-10-27 | 2016-03-24 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
JP7199214B2 (ja) | 2018-12-17 | 2023-01-05 | ローム株式会社 | 半導体装置および電力変換装置 |
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