JP2003124436A - 半導体装置 - Google Patents

半導体装置

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Abstract

(57)【要約】 【課題】 複合パワーＭＯＳ・ＦＥＴを有する半導体装
置の実装工程を容易にする。 【解決手段】 ハイ側のパワーＭＯＳ回路部を有するチ
ップ４Ｃ１と、ロウ側のパワーＭＯＳ回路部を有するチ
ップ４Ｃ２とを１つの封止体１内に収めた構造におい
て、ハイ側およびロウ側のパワーＭＯＳ回路部のドレイ
ン電極が接続されたリード２を幅広とし、それぞれを封
止体１の両長側面から互いに非対称となるように突出さ
せた。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置技術に
関し、特に、電源回路技術に適用して有効な技術に関す
るものである。
【０００２】
【従来の技術】例えばＤＣ−ＤＣコンバータ（DC to DC
converter）回路は、パーソナルコンピュータ、サーバ
ーあるいはゲーム機器等のような電子機器のＣＰＵ（Ce
ntralProcessing Unit）を駆動する電源回路として用い
られている。本発明者らが検討したＤＣ−ＤＣコンバー
タ回路の複合パワーＭＯＳ・ＦＥＴ（Metal Oxide Semi
conductor Field Effect Transistor）は、スイッチン
グ用のパワーＭＯＳ・ＦＥＴ回路部と、整流用のパワー
ＭＯＳ・ＦＥＴ回路部とを有しており、その各々の回路
部は、別々にパッケージングされ、配線基板上に別々に
実装されるものである。
【０００３】
【発明が解決しようとする課題】ところが、上記複合パ
ワーＭＯＳ・ＦＥＴ構造においては、以下の課題がある
ことを本発明者は見出した。
【０００４】すなわち、スイッチング用のパワーＭＯＳ
・ＦＥＴ回路部と、整流用のパワーＭＯＳ・ＦＥＴ回路
部とが別々にパッケージングされ、それぞれ別々に配線
基板に搭載しなければならないので、実装工程の簡略化
を阻害する問題がある。
【０００５】本発明の目的は、複合パワーＭＯＳ・ＦＥ
Ｔを有する半導体装置の実装工程を容易にすることので
きる技術を提供することにある。
【０００６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【０００８】すなわち、本発明は、スイッチング用のパ
ワー電界効果トランジスタ回路部と、整流用のパワー電
界効果トランジスタ回路部とを一緒にパッケージングし
たものである。
【０００９】
【発明の実施の形態】本願発明を詳細に説明する前に、
本願における用語の意味を説明すると次の通りである。
【００１０】以下の実施の形態においては便宜上その必
要があるときは、複数のセクションまたは実施の形態に
分割して説明するが、特に明示した場合を除き、それら
はお互いに無関係なものではなく、一方は他方の一部ま
たは全部の変形例、詳細、補足説明等の関係にある。
【００１１】また、以下の実施の形態において、要素の
数等（個数、数値、量、範囲等を含む）に言及する場
合、特に明示した場合および原理的に明らかに特定の数
に限定される場合等を除き、その特定の数に限定される
ものではなく、特定の数以上でも以下でも良い。
【００１２】さらに、以下の実施の形態において、その
構成要素（要素ステップ等も含む）は、特に明示した場
合および原理的に明らかに必須であると考えられる場合
等を除き、必ずしも必須のものではないことは言うまで
もない。
【００１３】同様に、以下の実施の形態において、構成
要素等の形状、位置関係等に言及するときは、特に明示
した場合および原理的に明らかにそうでないと考えられ
る場合等を除き、実質的にその形状等に近似または類似
するもの等を含むものとする。このことは、上記数値お
よび範囲についても同様である。
【００１４】また、本実施の形態を説明するための全図
において同一機能を有するものは同一の符号を付し、そ
の繰り返しの説明は省略する。
【００１５】また、本実施の形態で用いる図面において
は、平面図であっても図面を見易くするためにハッチン
グを付す場合もある。
【００１６】また、本実施の形態においては、電界効果
トランジスタを代表するＭＯＳ・ＦＥＴ（Metal Oxide
Semiconductor Field Effect Transistor）をＭＯＳと
略し、ｎチャネル型のＭＯＳをｎＭＯＳと略す。
【００１７】以下、本発明の実施の形態を図面に基づい
て詳細に説明する。
【００１８】（実施の形態１）本実施の形態１において
は、例えばパーソナルコンピュータ、サーバーまたはゲ
ーム機器等のような電子機器のＣＰＵ（Central Proces
sing Unit）を駆動するＤＣ−ＤＣコンバータ（DC to D
C converter）回路の複合パワーＭＯＳ（半導体装置）
に本発明の技術思想を適用した場合について説明する。
【００１９】図１〜図４は、本実施の形態１の複合パワ
ーＭＯＳＱの外観を示している。図１は複合パワーＭＯ
ＳＱの平面図、図２は複合パワーＭＯＳＱの短辺側の側
面図、図３および図４は複合パワーＭＯＳＱの長辺側の
側面図を示している。
【００２０】複合パワーＭＯＳＱは、例えばＳＯＰ（Sm
all Outline Package）等のような表面実装型のパッケ
ージ構造を有している。複合パワーＭＯＳＱのパッケー
ジ構造を構成する封止体１は、例えばエポキシ系樹脂等
のようなプラスチック材料からなり、６つの面を有して
いる。すなわち、封止体１は、複合パワーＭＯＳＱが実
装される配線基板に対向する実装面、その実装面とは反
対（裏）側の上面、実装面および上面とは交差する面で
あって封止体１の長辺側の２つの長側面、さらに実装
面、上面、２つの側面と交差する面であって封止体１の
短辺側の２つの短側面を有している。この封止体１の内
部には、後述する２種類のパワーＭＯＳ回路が封止され
ている。封止体１の長辺の長さＬ１は、例えば８．６５
ｍｍ程度、短辺の長さＬ２は、例えば３．９５ｍｍ程度
である。
【００２１】この封止体１における両長側面の各々から
は複数のリード２が突出されている。図１〜図４に示す
リード２は、アウターリード部に相当する部分である。
このリード２は、例えば銅（Ｃｕ）またはパラジウム
（Ｐｄ）等のような金属薄板の表面に金（Ａｕ）または
ニッケル（Ｎｉ）メッキが施されてなり、封止体１から
突出するリード２部分の形状は、ガルウィング状に成形
されている。本実施の形態１においては、封止体１の両
長側面から突出するリード２の中に、通常の幅のリード
２ａと、幅広のリード２ｂとが存在している。すなわ
ち、封止体１の一方の長側面（第２面）からは３本の通
常のリード２ａと２本の幅広のリード２ｂとが突出さ
れ、封止体１の他方の長側面（第１面）からは１本の幅
広のリード２ｂと５本の通常のリード２ａとが突出され
ている。
【００２２】通常のリード２ａは、上記２種類のパワー
ＭＯＳのソース電極およびゲート電極と電気的に接続さ
れている。一方、幅広のリード２ｂは、上記２種類のパ
ワーＭＯＳのドレイン電極と電気的に接続されている。
図１の上下の幅広のリード２ｂは、互いに非対称となる
ような位置関係に配置されている。すなわち、図１の上
下の幅広のリード２ｂは、互いに斜方向となるように配
置されている。このような幅広のリード２ｂを設けるこ
とにより、複合パワーＭＯＳＱの駆動時に封止体１の内
部で発生した熱の放散性を向上させることが可能となっ
ている。一つの封止体１内にパワーＭＯＳ回路部が形成
された２個の半導体チップを封止すると熱的に問題が生
じる場合があるが、本実施の形態１においては、上記の
ように幅広のリード２ｂを設けることで、そのような熱
による問題を抑制または防止することが可能となってい
る。すなわち、パワーＭＯＳ回路部が形成された２個の
半導体チップを１つの封止体１内に有するような半導体
装置であってもその動作信頼性を向上させることが可能
となる。
【００２３】また、幅広のリード２ｂにおいて封止体１
の内部と外部との境界部であって幅広のリード２ｂの幅
方向中央には、封止体１の内部と外部とに跨るように、
幅広のリード２ｂの厚さ方向に貫通する孔３が形成され
ている。この幅広のリード２ｂに孔３を設けたことによ
り、その孔３に封止体１が食い付き、幅広のリード２ｂ
での封止体１の密着性や接着性を向上させることができ
るので、幅広のリード２ｂ部分での封止体１の剥離を抑
制または防止することが可能となっている。したがっ
て、耐湿性を向上させることができるので、半導体装置
の信頼性および寿命を向上させることが可能となる。
【００２４】このようなリード２の隣接ピッチ（通常の
リード２ａの隣接ピッチ）Ｐは、例えば１．２７ｍｍ程
度である。また、通常のリード２ａの幅Ｗ１は、例えば
０．４０ｍｍ程度である。また、１本の幅広のリード２
ｂの幅Ｗ２は、通常のリード２ａの２本分の幅と隣接間
隔との和である長さＬ３と等しく、例えば１．６７ｍｍ
程度である。また、複合パワーＭＯＳＱの実装高さ（リ
ード２が配線基板のランドに接合される面から封止体１
の上面までの高さ）Ｈ１は、例えば１．７０ｍｍ程度で
ある。
【００２５】次に、図５は封止体１を除去して示した複
合パワーＭＯＳＱの平面図、図６は図５のＹ１−Ｙ１線
の断面図を示している。また、図７は、ワイヤボンディ
ング工程時におけるフレーム押さえの状態を示してい
る。
【００２６】封止体１の内部には、平面四角形状の２個
の半導体チップ（以下、単にチップという）４Ｃ１，４
Ｃ２が封止されている。相対的に小さな左側のチップ
（第１半導体チップ）４Ｃ１には、複合パワーＭＯＳＱ
のハイ（High：高電位）側のパワーＭＯＳ回路部が形成
されている。相対的に小さなチップ４Ｃ１では寄生容量
を低減できるので、高速動作が要求されるハイ側のパワ
ーＭＯＳ回路部の動作速度を向上させることが可能とな
っている。チップ４Ｃ１の大きさは、例えば２．１ｍｍ
×１．７ｍｍ程度である。一方、相対的に大きな右側の
チップ（第２半導体チップ）４Ｃ２には、ロウ（Low：
低電位）側のパワーＭＯＳ回路部が形成されている。チ
ップ４Ｃ２の大きさは、例えば３．９ｍｍ×２．０ｍｍ
程度である。このチップ４Ｃ２には、パワーＭＯＳの他
に、後述するようにパワーＭＯＳのソースおよびドレイ
ン間に接続されるようなショットキーバリアダイオード
が形成されている。なお、このショットキーバリアダイ
オードは、チップ４Ｃ１，４Ｃ２とは別のチップに形成
し、別にパッケージングしても良い。
【００２７】このチップ４Ｃ１，４Ｃ２の主面（第１
面）には、各々のパワーＭＯＳ回路部のゲート引出電極
（第１、第２ゲート電極用の外部端子）５Ｇ１，５Ｇ２
およびソース引出電極（第１、第２ソース電極用の外部
端子）５Ｓ１，５Ｓ２がパターニングされている。チッ
プ４Ｃ１，４Ｃ２のゲート引出電極５Ｇ１，５Ｇ２は、
ソース引出電極５Ｓ１，５Ｓ２よりも相対的に面積の小
さな正方形状のパターンで形成されており、チップ４Ｃ
１，４Ｃ２の角部近傍に配置されている。これらチップ
４Ｃ１，４Ｃ２は、各々のゲート引出電極５Ｇ１，５Ｇ
２が互いに隣り合うように、それぞれチップ搭載部（第
１、第２パターン）６ａ，６ｂに搭載されている。この
ように各々のチップ４Ｃ１，４Ｃ２のゲート引出電極５
Ｇ１，５Ｇ２が隣り合うように配置することにより、各
々のゲート引出電極５Ｇ１，５Ｇ２と後述のパルス幅変
調回路との距離を、短くでき、また、ほぼ同じ長さにす
ることができるので、複合パワーＭＯＳＱの動作性能お
よび信頼性を向上させることが可能となる。
【００２８】チップ４Ｃ１，４Ｃ２のゲート引出電極５
Ｇ１，５Ｇ２は、ボンディングワイヤ（以下、単にワイ
ヤという）７ａ，７ｂを通じて、それぞれリードバー部
８ａ，８ｂと電気的に接続されている。このリードバー
部８ａ，８ｂは、リード２のインナーリード部の一部分
であり、リード２の長手方向に対して交差する方向に延
在する帯状のパターンに形成されている。リードバー部
（第１ゲート用パターン）８ａは、図５の下側の左から
２番目に位置する通常のリード２ａと一体的に形成さ
れ、リードバー部（第２ゲート用パターン）８ｂは、図
５の下側の左から３番目の通常のリード２ａと一体的に
形成されている。すなわち、ゲート引出電極５Ｇ１，５
Ｇ２は、ボンディングワイヤ（以下、単にワイヤとい
う）７ａ，７ｂを通じて、図５の下側の左から２番目お
よび３番目の互いに隣接する通常のリード（第１、第２
ゲート用リード）２ａ，２ａと電気的に接続されてい
る。
【００２９】また、チップ４Ｃ１の主面のソース引出電
極（第１ソース電極用の外部端子）５Ｓ１は、複数本の
ワイヤ７ｃを通じてリードバー部（第１ソース用パター
ン）８ｃと電気的に接続されている。このリードバー部
８ｃは、リード２のインナーリード部の一部分であり、
リード２の長手方向に対して交差する方向に延在する帯
状のパターンに形成されており、図５の上側における３
本の通常のリード（第１ソース用リード）２ａと一体的
に形成されている。すなわち、チップ４Ｃ１のパワーＭ
ＯＳ回路部のソース引出電極５Ｓ１は、ワイヤ７ｃを通
じて、図５の上側における３本の通常のリード２ａと電
気的に接続されている。
【００３０】このリードバー部８ｃは、図５の右側のチ
ップ搭載部６ｂと回路的に接続しても良い構成部である
が、本実施の形態１においては、これらを分離してい
る。仮に、リードバー部８ｃとチップ搭載部６ｂとを直
線的に接続すると、リードバー部８ｃとチップ搭載部６
ｂとを含む直線パターン部分の長さが極めて長くなるた
めに、その部分の平坦精度が低くなる上、チップ４Ｃ
１，４Ｃ２の封止時に応力が増大するため撓みが生じ、
封止体１が剥離する問題が生じる場合がある。これに対
して、本実施の形態１においては、リードバー部８ｃ
と、チップ搭載部６ｂとを分離したことにより、上記の
ような問題を回避することができるので、半導体装置の
歩留まりおよび信頼性を向上させることが可能となる。
【００３１】また、図５の右側におけるチップ４Ｃ２の
主面のソース引出電極５Ｓ２は、複数本のワイヤ７ｄを
通じてリードバー部（第２ソース用パターン）８ｄ，８
ｅと電気的に接続されている。リードバー部８ｄ，８ｅ
は、図５の下側における右から３本の通常のリード（第
２ソース用リード）２ａと一体的に形成されている。す
なわち、チップ４Ｃ２のソース引出電極５Ｓ２は、ワイ
ヤ７ｄを通じて、図５の下側における右から３本の通常
のリード２ａと電気的に接続されている。なお、上記ワ
イヤ７ａ〜７ｄは、例えばアルミニウム（Ａｌ）または
金（Ａｕ）等のような金属からなる。
【００３２】このリードバー部８ｄ，８ｅは、リード２
のインナーリード部の一部分であり、チップ４Ｃ２の交
差する２辺（第１、第２の辺）に沿って延在する帯状の
パターンで形成されている。このような構造とすること
により、チップ４Ｃ２のソース引出電極５Ｓ２に対して
チップ４Ｃ２の２辺側からワイヤ７ｄの接続ができ、ワ
イヤ７ｄをより多く接続することができるので、チップ
４Ｃ２に形成されたロウ側のパワーＭＯＳ回路部の電気
抵抗を下げることが可能となる。このため、複合パワー
ＭＯＳＱの動作の安定性、信頼性および性能を向上させ
ることが可能となる。このような構造を図５右側のチッ
プ４Ｃ２に対して採用しているのは、チップ４Ｃ２に形
成されたロウ側のパワーＭＯＳ回路部では、後述するよ
うに、チップ４Ｃ１のハイ側のパワーＭＯＳ回路部に比
べてオンの時間が長く、電流が流れている時間が長いの
で、オン抵抗を小さくすることが好ましいからである。
【００３３】また、リードバー部８ｅにおいて封止体１
の短辺方向中央にあたる位置からは吊りリード１０がリ
ードバー部８ｅに対して交差する方向に延在されてい
る。この吊りリード１０は、リードバー部８ｅと一体的
に形成されている。そして、この吊りリード１０とリー
ドバー部８ｅとが接続された部分の両側には、吊りリー
ド１０の延在方向に延びる溝１１が形成されている。封
止体１の成形後、吊りリード１０の切断時にリードバー
部８ｅが吊りリード１０に引っ張られる結果、封止体１
の剥離やリードバー部８ｅと封止体１との間に空隙が生
じる場合があるが、本実施の形態１においては、溝１１
を設けたことにより、その溝１１に封止体１が食い付
き、リードバー部８ｅをしっかりと固定させることがで
きるので、上記のような問題を抑制または防止すること
が可能となる。したがって、耐湿性を向上させることが
できるので、半導体装置の信頼性および寿命を向上させ
ることが可能となる。
【００３４】一方、チップ４Ｃ１，４Ｃ２の裏面（第２
面）は、各々のパワーＭＯＳ回路部のドレイン電極とな
っている。図５の左側のチップ４Ｃ１の裏面、すなわ
ち、ドレイン電極は、導電性を有する接着剤を介してチ
ップ搭載部６ａと電気的に接続されている。このチップ
搭載部６ａは、図５の下側における１本の幅広のリード
（第１リード、第１ドレイン用リード）２ｂと一体的に
形成されている。すなわち、チップ４Ｃ１のパワーＭＯ
Ｓ回路部のドレイン電極は、チップ４Ｃ１の裏面に接続
されたチップ搭載部６ａを通じて、図５の下側における
幅広のリード２ｂと電気的に接続されている。また、図
５の右側のチップ４Ｃ２の裏面、すなわち、ドレイン電
極は、導電性を有する接着剤１２を介してチップ搭載部
６ｂと電気的に接続されている。このチップ搭載部６ｂ
は、図５の上側における２本の幅広のリード（第２リー
ド、第２ドレイン用リード）２ｂと一体的に形成されて
いる。すなわち、チップ４Ｃ２のパワーＭＯＳ回路部の
ドレイン電極は、チップ４Ｃ２の裏面に接続されたチッ
プ搭載部６ｂを通じて、図５の上側における２本の幅広
のリード２ｂと電気的に接続されている。このチップ４
Ｃ２のドレイン電極が接続された幅広のリード２ｂは、
上記チップ４Ｃ１のソース電極が接続された通常のリー
ド２ａに隣接して配置されている。これにより、チップ
４Ｃ２のドレイン電極が接続された幅広のリード２ｂ
と、上記チップ４Ｃ１のソース電極が接続された通常の
リード２ａとの接続の容易性を向上させることが可能と
なる。また、チップ４Ｃ２のドレイン電極が接続された
幅広のリード２ｂと、上記チップ４Ｃ１のソース電極が
接続された通常のリード２ａとの双方の接続距離を短く
することができるので、複合パワーＭＯＳＱの動作性能
を向上させることが可能となる。
【００３５】また、本実施の形態１においては、チップ
搭載部６ａ，６ｂの対向辺に凸部６ａ１，６ｂ１が形成
されている。凸部６ａ１，６ｂ１は、互いに斜めの方向
にずれるように設けられており、チップ搭載部６ａ，６
ｂは、凸部６ａ１，６ｂ１が噛み合うような状態で配置
されている。この凸部６ａ１，６ｂ１は、ワイヤボンデ
ィング工程時にチップ搭載部６ａ，６ｂを押さえ付けら
れる領域である。すなわち、図７のハッチングを付した
押さえ領域Ａのように、ワイヤボンディング工程時に
は、フレームの各部にばたつきが生じないように、リー
ド２が押さえ付けられる他、チップ搭載部６ａ，６ｂの
対向辺の凸部６ａ１，６ｂ１が一括して押さえ付けられ
た状態でワイヤ７ａ〜７ｄが接続される。
【００３６】凸部６ａ１，６ｂ１を噛み合わせるように
したのは、凸部６ａ１，６ｂ１を噛み合わせず突き合わ
せるような状態とすると、封止体１自体を大きくする
か、封止体１のサイズをそのままとするならばチップ４
Ｃ１，４Ｃ２のサイズを小さくしなければならないが、
凸部６ａ１，６ｂ１を噛み合わせることで、その問題を
生じることなく、ワイヤボンディング工程時にチップ搭
載部６ａ，６ｂを良好に押さえることが可能となるから
である。また、本実施の形態１において、凸部６ａ１，
６ｂ１は、押さえの効果を良好にする観点からワイヤ７
ｃ，７ｄが接続される箇所に近い側に設けられている。
すなわち、チップ搭載部６ａでは図５および図７の上側
に凸部６ａ１を設け、チップ搭載部６ｂでは図５および
図７の下側に凸部６ｂ１を設けている。さらに、本実施
の形態１においては、凸部６ｂ１の長さ（封止体１の短
方向の長さ、凸部の幅）Ｌ５が、凸部６ａ１の長さ（封
止体１の短方向の長さ、凸部の幅）Ｌ４よりも長い。こ
れは、凸部６ｂ１が設けられたチップ搭載部６ｂの面積
の方が、凸部６ａ１が設けられたチップ搭載部６ａの面
積よりも大きく、より押さえが必要だからである。
【００３７】図８は、本実施の形態１の半導体装置の組
立工程中（ワイヤボンディング工程後であって、封止工
程より前）のフレーム１３の要部平面図を示している。
１つのフレーム１３には、複数の単位フレーム１３ａが
形成されている。各単位フレーム１３ａは、上記複合パ
ワーＭＯＳＱを形成するのに必要な部材で構成されてい
る。この段階では、リード２（２ａ，２ｂ）はダム片１
３ｂを通じて接続されている。ダム片１３ｂは、封止工
程後に切断される。吊りリード１０は、枠体１３ｃと接
続されている。吊りリード１０も封止工程後に切断され
る。
【００３８】次に、チップ４Ｃ１，４Ｃ２に形成された
パワーＭＯＳ回路部のデバイス構造例を図９によって説
明する。
【００３９】図９は、本実施の形態１のパワーＭＯＳ回
路部を形成する１つのパワーＭＯＳＱｖを示している。
パワーＭＯＳ回路部は、複数のパワーＭＯＳＱｖによっ
て形成されている。チップ４Ｃ１，４Ｃ２を構成する半
導体基板（以下、基板という）４Ｓは、半導体層４Ｓ１
上と、その上に形成されたエピタキシャル層４Ｓ２とを
有している。半導体層４Ｓ１は、例えばｎ++型のシリコ
ン（Ｓｉ）単結晶からなる。エピタキシャル層４Ｓ２
は、例えばｎ型のシリコン単結晶からなる。このエピタ
キシャル層４Ｓ２には、エピタキシャル層４Ｓ２自体で
構成されるｎ型の半導体領域１６、その上に形成された
ｐ型の半導体領域１７およびその上に形成されたｎ+型
の半導体領域１８が設けられている。ｎ型の半導体領域
１６およびｎ+型の半導体領域１８には、例えばリンま
たはヒ素が導入されている。ｐ型の半導体領域１７に
は、例えばホウ素が導入されている。基板４Ｓの裏面
（半導体層４Ｓ１の裏面）には、例えばアルミニウム等
からなる導体膜１５が蒸着法またはスパッタリング法等
によって堆積されている。この導体膜１５は、上記パワ
ーＭＯＳ回路部のドレイン電極（ドレイン用の外部端
子）を形成している。
【００４０】パワーＭＯＳＱｖは、例えばトレンチゲー
ト構造を有するｎチャネル型の縦型パワーＭＯＳで形成
されている。すなわち、エピタキシャル層４Ｓ２の厚さ
方向に掘られた溝１９内には、その内壁面に形成された
ゲート絶縁膜２０を介して、パワーＭＯＳＱｖのゲート
電極２１が埋め込まれている。このようにトレンチゲー
ト構造を採用したことにより、各パワーＭＯＳＱｖの微
細化が可能となり、チップ４Ｃ１，４Ｃ２に形成される
パワーＭＯＳＱｖの集積度を向上させることが可能とな
っている。ゲート絶縁膜２０は、例えば酸化シリコン
（ＳｉＯ2等）からなる。ゲート電極２１は、例えば低
抵抗ポリシリコンからなり、例えば低抵抗ポリシリコン
等からなる導体膜を通じてチップ４Ｃ１，４Ｃ２の主面
のゲート引出電極５Ｇ１，５Ｇ２と電気的に接続されて
いる。ゲート電極２１上には、キャップ用絶縁膜２２が
堆積されており、ゲート電極２１とソース引出電極５Ｓ
１，５Ｓ２との絶縁が図られている。エピタキシャル層
４Ｓ２の主面上には、例えばＰＳＧからなる層間絶縁膜
が堆積されている。
【００４１】上記ｎ+型の半導体領域１８は、パワーＭ
ＯＳＱｖのソースを形成する領域であり、チップ４Ｃ
１，４Ｃ２の主面側の上記ソース引出電極５Ｓ１，５Ｓ
２と電気的に接続されている。また、上記ｎ型の半導体
領域１６および半導体層４Ｓ１は、パワーＭＯＳＱｖの
ドレインを形成する領域となっている。このようなパワ
ーＭＯＳＱｖでは、チャネル形成用の半導体領域が、上
記ｎ型の半導体領域１６とｎ+型の半導体領域１８との
間のｐ型の半導体領域１７において、ゲート電極２１の
側面に対向する部分に形成される。すなわち、このパワ
ーＭＯＳＱｖは縦型なので、上記チャネル（チャネル形
成用の半導体領域の導電型が反転された状態）において
ドレイン電流は、エピタキシャル層４Ｓ２（ｐ型の半導
体領域１７）の厚さ方向に沿って（溝１９の深さ方向に
沿って）流れる。すなわち、ドレイン電極用の導体膜１
５に流れてきたドレイン電流は、半導体層４Ｓ１、ｎ型
の半導体領域１６、ｐ型の半導体領域１７（チャネル）
およびｎ+型の半導体領域１８を通じてソース引出電極
５Ｓ１，５Ｓ２に流れるようになっている。このような
縦型のパワーＭＯＳＱｖでは、チャネル長を小さくする
ことができ、相互コンダクタンスを増大できるので、オ
ン抵抗を小さくすることができる。
【００４２】次に、本実施の形態１の複合パワーＭＯＳ
Ｑを用いた電源回路の一例を図１０によって説明する。
【００４３】図１０は、例えばパーソナルコンピュー
タ、サーバーあるいはゲーム機器等のような電子機器に
使用されているＣＰＵを駆動するためのＶＲＭ（Voltag
e Regulator Module）を示している。ここでは、そのＶ
ＲＭとして、同期整流方式の非絶縁型ＤＣ−ＤＣコンバ
ータを例示している。なお、符号ＧＮＤは、基準電位を
示し、例えば０（零）Ｖに設定されている。
【００４４】この非絶縁型ＤＣ−ＤＣコンバータは、パ
ルス幅変調（Pulsewidth modulation）回路ＰＷＭ、複
合パワーＭＯＳＱ（上記パワーＭＯＳ回路部Ｑ１，Ｑ
２、ショットキーバリアダイオードＤ１）、鉄心入りの
コイルＬＡ、電解コンデンサＣ１等のようなデバイスを
有している。これら各デバイスは、配線基板上に実装さ
れ、配線基板の配線を通じて電気的に接続されている。
【００４５】パルス幅変調回路ＰＷＭは、パワーＭＯＳ
回路部Ｑ１，Ｑ２のゲート電極（ゲート引出電極５Ｇ
１，５Ｇ２）に所定のバイアス電圧を印加することによ
り、そのパワーＭＯＳ回路部Ｑ１，Ｑ２のスイッチオン
の幅をコントロールする装置である。なお、このパルス
幅変調回路ＰＷＭは、パワーＭＯＳ回路部Ｑ１，Ｑ２等
とは別にパッケージングされている（図１０参照）。
【００４６】複合パワーＭＯＳＱにおけるハイ側のパワ
ーＭＯＳ回路部Ｑ１は、非絶縁型ＤＣ−ＤＣコンバータ
のメインスイッチであって、非絶縁型ＤＣ−ＤＣコンバ
ータの出力（ＣＰＵの入力）に電力を供給するコイルＬ
Ａにエネルギーを蓄えるためのスイッチの機能を有して
いる。このパワーＭＯＳ回路部Ｑ１のドレインは、端子
ＴＥ１と電気的に接続されている。この端子ＴＥ１に印
加される入力電圧Ｖinは、例えば５〜１０Ｖまたは１２
Ｖ程度である。また、このパワーＭＯＳ回路部Ｑ１のソ
ースは、ロウ側のパワーＭＯＳ回路部Ｑ２のドレインと
電気的に接続されている。このロウ側のパワーＭＯＳ回
路部Ｑ２は、非絶縁型ＤＣ−ＤＣの整流用のＭＯＳであ
って、パルス幅変調周波数に同期してＭＯＳの抵抗を低
くし整流を行う機能を有している。本実施の形態１にお
いては、このパワーＭＯＳ回路部Ｑ２のソースは、基準
電位ＧＮＤと電気的に接続されている。また、このパワ
ーＭＯＳ回路部Ｑ２のソース、ドレイン間には、一般的
に順方向電圧降下の少ないショットキーバリアダイオー
ドＤ１が接続されている。これにより、パワーＭＯＳ回
路部Ｑ２をオフした際のデットタイムの電圧降下を小さ
くし、続くパルス波形の立ち上がりを速くすることが可
能となっている。ここでは、ショットキーバリアダイオ
ードＤ１を、パワーＭＯＳ回路Ｑ２が形成されたチップ
４Ｃ２に形成しているが、これとは別のチップに形成
し、これを別のパッケージに収容して配線基板上に実装
しても良い。
【００４７】このＤＣ−ＤＣコンバータでは、ハイ側の
パワーＭＯＳ回路部Ｑ１がオンの時、入力の電源用の端
子ＴＥ１からコイルＬＡに電流が流れる。この時、流れ
る電流値が変化すると、コイルＬＡには逆起電力が発生
する。コンデンサＣ１には、Ｖｉｎ−ＶＬの電圧が印加
されている。次に、ハイ側のパワーＭＯＳ回路部Ｑ１を
オフする。この時、コイルＬＡの逆起電圧により電流は
基準電位ＧＮＤからショットキーバリアダイオードＤ１
を経由して供給され、コンデンサに電荷が蓄えられ負荷
であるＣＰＵで消費される。この電流が流れている時、
ロウ側のパワーＭＯＳ回路部Ｑ２のゲート−ソース間に
正の電圧を印加し、パワーＭＯＳ回路部Ｑ２をオンする
ことで、電圧降下を少なくすることができる。出力が下
がってきたら再びパワーＭＯＳ回路部Ｑ１をオンし、上
記動作を繰り返す。パワーＭＯＳ回路部Ｑ２には、パワ
ーＭＯＳ回路部Ｑ１と逆相の信号を入力する。ここで、
パワーＭＯＳ回路部Ｑ１，Ｑ２の同時オンによる貫通電
流を防ぐため、両方ともオフ期間（デッドタイム）を設
けている。
【００４８】図１１および図１２は、上記ＤＣ−ＤＣコ
ンバータのタイミングチャートを示している。図１２は
図１１よりもＤＣ−ＤＣコンバータの出力電圧が相対的
に低くなった場合を示している。符号のＴonはハイ側の
パワーＭＯＳ回路部Ｑ１のオン時のパルス幅、Ｔはパル
ス周期を示している。ここで、ＤＣ−ＤＣコンバータの
出力電圧Ｖoutは、次式で表される。Ｖout＝（Ｔon／
Ｔ）Ｖin、ここで、Ｔon／Ｔはハイ側のパワーＭＯＳＱ
１におけるデューティファクタを示している。
【００４９】ところで、近年は、出力電圧Ｖout（すな
わち、ＣＰＵの入力電圧）の低下が進められている。一
方で、入力電圧Ｖinは変更されず一定である。このた
め、図１２に示すように、出力電圧Ｖoutが低くなる
と、ハイ側ではパワーＭＯＳ回路部Ｑ１のオン時間が極
めて短くなる。したがって、ハイ側では、高速に動作す
ることが必要である。このため、ハイ側では、容量を小
さくすることが好ましい。本実施の形態１では、上記し
たようにパワーＭＯＳ回路部Ｑ１を相対的に小さなチッ
プ４Ｃ１に形成したことにより、容量を小さくでき、高
速動作に対応させることが可能となっている。
【００５０】一方、上記のように、出力電圧Ｖoutが低
くなると、ロウ側では、図１２に示すように、パワーＭ
ＯＳ回路部Ｑ２のオン時間が長くなる。すなわち、ロウ
側では、スイッチング損失等についてあまり気にしなく
て良いが、オン時間が長くなるので消費電力を下げる等
の観点から、オン抵抗を低くすることが好ましい。本実
施の形態では、ロウ側のパワーＭＯＳＱ２を、上記のよ
うに縦型のＭＯＳで構成したことにより、チャネル長を
縮小することができるので、相互コンダクタンスを増大
させることができる。すなわち、相互コンダクタンスの
逆数がオン抵抗であることからオン抵抗を低減すること
が可能となっている。
【００５１】次に、図１３は、上記複合パワーＭＯＳＱ
をプリント配線基板２５上に実装した状態を示してい
る。プリント配線基板２５は、第１主面とその反対
（裏）側の第２主面とを有する板状の配線基板である。
プリント配線基板２５の第１，第２主面の部品搭載領域
には、プリント配線基板２５の配線と電子部品のリード
とを電気的に接続するためのフットパターン２６が形成
されている。プリント配線基板２５の第１，第２主面の
フットパターン２６は、プリント配線基板２５の厚さ方
向に貫通するスルーホールを通じて適宜電気的に接続さ
れている。
【００５２】複合パワーＭＯＳＱは、そのリード２が、
プリント配線基板２５の第１主面のフットパターン２６
と半田等を介して接合されることで、プリント配線基板
２５上に搭載されるとともに、プリント配線基板２５の
配線と電気的に接続されている。
【００５３】本実施の形態１においては、ハイ側のパワ
ーＭＯＳ回路部が形成されたチップ４Ｃ１と、ロウ側の
パワーＭＯＳ回路部が形成されたチップ４Ｃ２とを同じ
封止体１内に封止したことにより、別々に封止した場合
に比べて、複合パワーＭＯＳＱのプリント配線基板２５
上への実装工程を容易にすることが可能となる。
【００５４】また、本実施の形態１においては、図１３
の上側に示すように、上記パワーＭＯＳ回路部Ｑ１のソ
ース電極と、パワーＭＯＳ回路部Ｑ２のドレイン電極と
を封止体１の同一の長側面からのリード２として引き出
し、かつ、それらリード２を隣接して配置したことによ
り、これら複数のリード２を、プリント配線基板２５の
第１主面において封止体１の長辺に沿って直線的に延び
る帯状のフットパターン２６によって共通接続すること
ができる。これにより、プリント配線基板２５において
複雑な配線の引き回しを不要とすることが可能となる。
また、その共通接続用のフットパターン２６の形状を比
較的シンプルにでき、インダクタンス成分を低減させる
ことができるので、回路動作の安定性を向上させること
が可能となる。
【００５５】（実施の形態２）本実施の形態２において
は、ハイ側のパワーＭＯＳ回路部のソース電極と、ロウ
側のパワーＭＯＳ回路部のドレイン電極とを封止体の内
部でも電気的に接続した構造について説明する。
【００５６】図１４は、本実施の形態２の複合パワーＭ
ＯＳＱの平面図を示している。図１４では、封止体１を
破線で示している。本実施の形態２においては、リード
バー部８ｃが、チップ搭載部６ｂと電気的に接続されて
いる。ただし、リードバー部８ｃと、チップ搭載部６ｂ
との間には、溝２７が介在されており、リードバー部８
ｃとチップ搭載部６ｂとが直線的に接続されないように
なっている。すなわち、図１４において、リードバー部
８ｃと、チップ搭載部６ｂとは、つなぎパターン部２８
によって電気的に接続されている。つなぎパターン部２
８は、リードバー部８ｃの右側端部からリードバー部８
ｃの延在方向に対して交差する方向に沿ってチップ搭載
部６ｂの凸部６ｂ１の角まで延びるように形成されてい
る。このようにしたのは、前記したように、仮に、リー
ドバー部８ｃとチップ搭載部６ｂとを直線的に接続する
と、リードバー部８ｃとチップ搭載部６ｂとを含む直線
パターン部分の長さが極めて長くなるために、その部分
の平坦精度が低くなる上、チップ４Ｃ１，４Ｃ２の封止
時に応力が増大するため撓みが生じ、封止体１が剥離す
る問題が生じる場合があるので、それを抑制または防止
するためである。
【００５７】本実施の形態２の場合も複合パワーＭＯＳ
Ｑの実装時には、前記図１３に示したように、パワーＭ
ＯＳＱ１のソース用のリード２と、パワーＭＯＳＱ２の
ドレイン用のリード２とを共通のフットパターン２６で
電気的に接続する。本実施の形態２においては、パワー
ＭＯＳＱ１のソース用のリード２と、パワーＭＯＳＱ２
のドレイン用のリード２とを、封止体１の内部と外部と
の両方で電気的に接続することにより、インダクタンス
成分をさらに低減させることができるので、回路動作の
安定性をさらに向上させることが可能となっている。
【００５８】図１５は、本実施の形態２の場合における
ワイヤボンディング工程時のフレーム押さえの状態を示
している。本実施の形態２では、相対的に大きなチップ
搭載部６ｂは凸部６ｂ１およびパターン部２８によって
押さえ付けられているが、相対的に小さなチップ搭載部
６ａは押さえ付けられていない状態が例示されている。
【００５９】（実施の形態３）本実施の形態３において
は、ワイヤボンディング工程時のフレーム押さえ部の変
形例を説明する。
【００６０】図１６は、チップ搭載部６ａ，６ｂの平面
図を示している。ここでは、チップ搭載部６ａの凸部６
ａ１の長さＬ６と、チップ搭載部６ｂの凸部６ｂ１の長
さＬ７とが等しい場合を例示している。
【００６１】また、図１７は、チップ搭載部６ａ，６ｂ
の他の例の平面図を示している。相対的に大きなチップ
搭載部６ｂには凸部６ｂ１が形成されているが、相対的
に小さなチップ搭載部６ａには凸部が設けられていな
い。すなわち、ワイヤボンディング工程に際して、相対
的に大きなチップ搭載部６ｂは、凸部６ｂ１が押さえ付
けられることによって押さえ付けられているが、相対的
に小さなチップ搭載部６ａは押さえ付け領域Ａが重なら
ないので押さえ付けられていない。
【００６２】また、図１８は、チップ搭載部６ａ，６ｂ
のさらに他の例の平面図を示している。ここでは、チッ
プ搭載部６ａ，６ｂの各々に複数の凸部６ａ１，６ｂ１
が形成されている。そして、チップ搭載部６ａ，６ｂ
は、その複数の凸部６ａ１，６ｂ１が噛み合うように配
置されている。また、チップ搭載部６ｂにおいては、ワ
イヤの接続位置に近い一方の凸部６ｂ１の長さＬ８が、
他方の凸部６ｂ１の長さＬ９よりも長くなっている。
【００６３】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００６４】例えば前記実施の形態１〜３においては、
ハイ側のパワーＭＯＳ回路部のパワーＭＯＳを縦型のＭ
ＯＳで構成した場合について説明したが、これに限定さ
れるものではなく、例えばハイ側のパワーＭＯＳ回路部
のパワーＭＯＳを横型のＭＯＳで構成しても良い。横型
のＭＯＳでは、ゲート電極とドレインとの距離を縦型の
ＭＯＳの場合よりも大きくとれるので、ゲート−ドレイ
ン間の寄生容量を小さくすることができる。これによ
り、パワーＭＯＳのスイッチング損失およびドライブ損
失を低減できる。したがって、ハイ側のパワーＭＯＳ回
路部の高速動作に対応できる。
【００６５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＣＰＵ
駆動用の電源回路に適用した場合について説明したが、
それに限定されるものではなく、例えばに他の回路の駆
動用の電源回路にも適用できる。
【００６６】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００６７】すなわち、スイッチング用のパワー電界効
果トランジスタ回路部と、整流用のパワー電界効果トラ
ンジスタ回路部とを一緒にパッケージングしたことによ
り、複合パワーＭＯＳ・ＦＥＴを有する半導体装置の実
装工程を容易にすることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態の半導体装置の平面図で
ある。
【図２】図１の半導体装置の短辺側の側面図である。
【図３】図１の半導体装置の長辺側の側面図である。
【図４】図１の半導体装置の長辺側の側面図である。
【図５】図１の半導体装置において封止体を除去して示
した平面図である。
【図６】図５のＹ１−Ｙ１線の断面図である。
【図７】ワイヤボンディング工程時におけるフレーム押
さえの状態の説明図である。
【図８】本発明の一実施の形態である半導体装置の組立
工程中のフレームの要部平面図である。
【図９】図１の半導体装置を構成する半導体チップの要
部断面図である。
【図１０】図１の半導体装置を用いた電源回路の説明図
である。
【図１１】図１０の半導体装置を用いた電源回路のタイ
ミングチャートを示す波形図である。
【図１２】図１０の半導体装置を用いた電源回路のタイ
ミングチャートを示す波形図である。
【図１３】図１の半導体装置を配線基板に実装した状態
を示す平面図である。
【図１４】本発明の他の実施の形態である半導体装置に
おいて封止体を除去して示した平面図である。
【図１５】図１４の半導体装置におけるワイヤボンディ
ング工程時のフレーム押さえの状態の説明図である。
【図１６】本発明のさらに他の実施の形態である半導体
装置のチップ搭載部の平面図である。
【図１７】本発明の他の実施の形態である半導体装置の
チップ搭載部の平面図である。
【図１８】本発明の他の実施の形態である半導体装置の
チップ搭載部の平面図である。
【符号の説明】
１ 封止体 ２ リード ２ａ リード ２ｂ リード ３ 孔 ４Ｃ１ 半導体チップ（第１半導体チップ） ４Ｃ２ 半導体チップ（第２半導体チップ） ４Ｓ 半導体基板 ４Ｓ１ 半導体層 ４Ｓ２ エピタキシャル層 ５Ｇ１ ゲート引出電極（第１ゲート電極用の外部端
子） ５Ｇ２ ゲート引出電極（第２ゲート電極用の外部端
子） ５Ｓ１ ソース引出電極（第１ソース電極用の外部端
子） ５Ｓ２ ソース引出電極（第２ソース電極用の外部端
子） ６ａ チップ搭載部（第１パターン） ６ｂ チップ搭載部（第２パターン） ６ａ１，６ｂ１ 凸部 ７ａ〜７ｄ ボンディングワイヤ ８ａ リードバー部（第１ゲート用パターン） ８ｂ リードバー部（第２ゲート用パターン） ８ｃ リードバー部（第１ソース用パターン） ８ｄ リードバー部（第２ソース用パターン） ８ｅ リードバー部（第２ソース用パターン） １０ 吊りリード １１ 溝 １２ 接着剤 １３ フレーム １３ａ 単位フレーム １３ｂ ダム片 １５ 導体膜 １６ ｎ型の半導体領域 １７ ｐ型の半導体領域 １８ ｎ+型の半導体領域 １９ 溝 ２０ ゲート絶縁膜 ２１ ゲート電極 ２２ キャップ用絶縁膜 ２５ プリント配線基板 ２６ フットパターン ２７ 溝 ２８ パターン部 Ｑ 複合パワーＭＯＳ・ＦＥＴ Ｑｖ パワーＭＯＳ・ＦＥＴ Ｑ１，Ｑ２ パワーＭＯＳ・ＦＥＴ回路部 Ｄ１ ショットキーバリアダイオード ＬＡ コイル Ｃ１ 電解コンデンサ
フロントページの続き Ｆターム(参考） 5F067 AA04 AA05 BA03 BB08 BC04 BE00 CD01 5H730 AA15 AS01 AS19 BB13 BB57 DD04 DD26 EE08 EE10 EE14 FG05 ZZ01 ZZ04 ZZ11 ZZ13

Claims (37)

    【特許請求の範囲】
  1. 【請求項１】 第１電界効果トランジスタを有する第１
    半導体チップ、第２電界効果トランジスタを有する第２
    半導体チップ、前記第１、第２半導体チップを封止する
    封止体、前記第１半導体チップの裏面電極に接続され、
    前記封止体の第１面から突出する第１リード、前記第２
    半導体チップの裏面電極に接続され、前記封止体におい
    て前記第１面と対向する第２面から突出する第２リード
    を備え、前記第１、第２リードは、前記封止体の第１、
    第２面から突出する他のリードよりも幅広に形成され、
    互いに非対称な位置関係となるように配置されているこ
    とを特徴とする半導体装置。
  2. 【請求項２】 請求項１記載の半導体装置において、前
    記第１、第２リードに、前記封止体の少なくとも一部が
    重なるように孔を設けたことを特徴とする半導体装置。
  3. 【請求項３】 請求項１記載の半導体装置において、前
    記第１半導体チップの主面に形成されたゲート電極用の
    外部端子と、前記第２半導体チップの主面に形成された
    ゲート電極用の外部端子とが隣り合うように、前記第
    １、第２半導体チップを配置したことを特徴とする半導
    体装置。
  4. 【請求項４】 請求項１記載の半導体装置において、前
    記第１、第２半導体チップの裏面電極は、それぞれ前記
    第１、第２電界効果トランジスタのドレイン電極である
    ことを特徴とする半導体装置。
  5. 【請求項５】 請求項１記載の半導体装置において、前
    記第１電界効果トランジスタが電源回路を構成する高電
    位側のパワーＭＯＳ・ＦＥＴであり、前記第２電界効果
    トランジスタが電源回路を構成する低電位側のパワーＭ
    ＯＳ・ＦＥＴであることを特徴とする半導体装置。
  6. 【請求項６】 請求項１記載の半導体装置において、前
    記第１半導体チップの大きさは、前記第２半導体チップ
    の大きさよりも小さいことを特徴とする半導体装置。
  7. 【請求項７】 第１電界効果トランジスタを有する第１
    半導体チップ、前記第１半導体チップの第１面に形成さ
    れた第１ゲート電極用の外部端子および第１ソース電極
    用の外部端子、前記第１半導体チップの第１面の反対側
    における第２面に形成された第１ドレイン電極、前記第
    １ドレイン電極が接続された状態で前記第１半導体チッ
    プを搭載する第１パターン、前記第１パターンの近傍に
    前記第１パターンとは分離されて配置され、前記第１ゲ
    ート電極用の外部端子にボンディングワイヤを通じて電
    気的に接続された第１ゲート用パターン、前記第１パタ
    ーンの近傍に前記第１パターンとは分離されて配置さ
    れ、前記第１ソース電極用の外部端子にボンディングワ
    イヤを通じて電気的に接続された第１ソース用パター
    ン、 前記第１半導体チップとは別の半導体チップであって、
    第２電界効果トランジスタを有する第２半導体チップ、
    前記第２半導体チップの第１面に形成された第２ゲート
    電極用の外部端子および第２ソース電極用の外部端子、
    前記第２半導体チップの第１面の反対側の第２面に形成
    された第２ドレイン電極、前記第２ドレイン電極が接続
    された状態で前記第２半導体チップを搭載する第２パタ
    ーン、前記第２パターンの近傍に前記第２パターンとは
    分離されて配置され、前記第２ゲート電極用の外部端子
    にボンディングワイヤを通じて電気的に接続された第２
    ゲート用パターン、前記第２パターンの近傍に前記第２
    パターンとは分離されて配置され、前記第２ソース電極
    用の外部端子にボンディングワイヤを通じて電気的に接
    続された第２ソース用パターン、 前記第１、第２半導体チップ、前記第１、第２パター
    ン、前記第１、第２ゲート用パターン、前記第１、第２
    ソース用パターンおよびボンディングワイヤを封止する
    封止体、 前記第１パターンと一体的に形成され、前記封止体の第
    １面から突出する第１ドレイン用リード、前記第１ゲー
    ト用パターンと一体的に形成され、前記封止体の第１面
    から突出する第１ゲート用リード、前記第１ソース用パ
    ターンと一体的に形成され、前記封止体の第１面とは反
    対側の第２面から突出する第１ソース用リード、 前記第２パターンと一体的に形成され、前記封止体の第
    ２面から突出する第２ドレイン用リード、前記第２ゲー
    ト用パターンと一体的に形成され、前記封止体の第１面
    から突出する第２ゲート用リード、前記第２ソース用パ
    ターンと一体的に形成され、前記封止体の第１面から突
    出する第２ソース用リード、 前記第１、第２ドレイン用リードは、前記封止体の第
    １、第２面から突出する第１、第２ゲート用リードおよ
    び第１、第２ソース用リードよりも幅広に形成され、互
    いに非対称な位置関係となるように配置されていること
    を特徴とする半導体装置。
  8. 【請求項８】 請求項７記載の半導体装置において、前
    記第１、第２ドレイン用リードに、前記封止体の少なく
    とも一部が重なるように孔を設けたことを特徴とする半
    導体装置。
  9. 【請求項９】 請求項７記載の半導体装置において、前
    記第１半導体チップの第１面に形成された第１ゲート電
    極用の外部端子と、前記第２半導体チップの第１面に形
    成された第２ゲート電極用の外部端子とが隣り合うよう
    に、前記第１半導体チップおよび第２半導体チップを配
    置したことを特徴とする半導体装置。
  10. 【請求項１０】 請求項７記載の半導体装置において、
    前記第１ソース用パターンは、前記第２パターンと直線
    的に接続されないように電気的に分離されていることを
    特徴とする半導体装置。
  11. 【請求項１１】 請求項７記載の半導体装置において、
    前記第１ソース用パターンは、前記第２パターンと電気
    的に接続されており、前記第１ソース用パターンと前記
    第２パターンとの間には、双方のパターンが直線的に接
    続されないように溝が設けられていることを特徴とする
    半導体装置。
  12. 【請求項１２】 請求項７記載の半導体装置において、
    前記第２ソース用パターンは、前記第２半導体チップの
    第１の辺に沿って延びるパターン部分と、そのパターン
    部分と一体的に形成されてなり前記第２半導体チップの
    第１の辺に交差する第２の辺に沿って延びるパターン部
    分とを有することを特徴とする半導体装置。
  13. 【請求項１３】 請求項１２記載の半導体装置におい
    て、前記第２ソース用パターンにおいて、前記第２半導
    体チップの第２の辺に沿って延びるパターン部分に接続
    された吊りリードの接続部の近傍に溝を設けたことを特
    徴とする半導体装置。
  14. 【請求項１４】 請求項７記載の半導体装置において、
    前記第１、第２パターンの各々の対向辺に凸部を設け、
    その各々の凸部が噛み合うように、前記第１、第２パタ
    ーンを配置したことを特徴とする半導体装置。
  15. 【請求項１５】 請求項１４記載の半導体装置におい
    て、前記第２半導体チップの大きさは、前記第１半導体
    チップの大きさよりも大きく、前記第２パターンの凸部
    の幅を、前記第１パターンの凸部の幅よりも長くしたこ
    とを特徴とする半導体装置。
  16. 【請求項１６】 請求項１４記載の半導体装置におい
    て、前記第１パターンの凸部を、前記第１パターンの対
    向辺において前記第１ソース電極用の外部端子と前記第
    １ソース用パターンとを接続するボンディングワイヤが
    接続される側に設け、前記第２パターンの凸部を、前記
    第２パターンの対向辺において前記第２ソース電極用の
    外部端子と第２ソース用パターンとを接続するボンディ
    ングワイヤが接続される側に設けたことを特徴とする半
    導体装置。
  17. 【請求項１７】 請求項７記載の半導体装置において、
    前記第１電界効果トランジスタが電源回路を構成する高
    電位側のパワーＭＯＳ・ＦＥＴであり、前記第２電界効
    果トランジスタが電源回路を構成する低電位側のパワー
    ＭＯＳ・ＦＥＴであることを特徴とする半導体装置。
  18. 【請求項１８】 請求項７記載の半導体装置において、
    前記第１半導体チップの大きさは、前記第２半導体チッ
    プの大きさよりも小さいことを特徴とする半導体装置。
  19. 【請求項１９】 第１電界効果トランジスタを有する第
    １半導体チップ、前記第１半導体チップの第１面に形成
    された第１ゲート電極用の外部端子および第１ソース電
    極用の外部端子、前記第１半導体チップの第１面の反対
    側における第２面に形成された第１ドレイン電極、前記
    第１半導体チップの第１ドレイン電極が接続された状態
    で前記第１半導体チップを搭載する第１パターン、前記
    第１パターンの近傍に前記第１パターンとは分離されて
    配置され、前記第１ゲート電極用の外部端子にボンディ
    ングワイヤを通じて電気的に接続された第１ゲート用パ
    ターン、前記第１パターンの近傍に前記第１パターンと
    は分離されて配置され、前記第１ソース電極用の外部端
    子にボンディングワイヤを通じて電気的に接続された第
    １ソース用パターン、 前記第１半導体チップとは別の半導体チップであって、
    第２電界効果トランジスタを有する第２半導体チップ、
    前記第２半導体チップの第１面に形成された第２ゲート
    電極用の外部端子および第２ソース電極用の外部端子、
    前記第２半導体チップの第１面の反対側の第２面に形成
    された第２ドレイン電極、前記第２半導体チップの第２
    ドレイン電極が接続された状態で前記第２半導体チップ
    を搭載する第２パターン、前記第２パターンの近傍に前
    記第２パターンとは分離されて配置され、前記第２ゲー
    ト電極用の外部端子にボンディングワイヤを通じて電気
    的に接続された第２ゲート用パターン、前記第２パター
    ンの近傍に前記第２パターンとは分離されて配置され、
    前記第２ソース電極用の外部端子にボンディングワイヤ
    を通じて電気的に接続された第２ソース用パターン、 前記第１、第２半導体チップ、前記第１、第２パター
    ン、前記第１、第２ゲート用パターン、前記第１、第２
    ソース用パターンおよびボンディングワイヤを封止する
    封止体、 前記第１パターンと一体的に形成され、前記封止体の第
    １面から突出する第１ドレイン用リード、前記第１ゲー
    ト用パターンと一体的に形成され、前記封止体の第１面
    から突出する第１ゲート用リード、前記第１ソース用パ
    ターンと一体的に形成され、前記封止体の第１面とは反
    対側の第２面から突出する第１ソース用リード、 前記第２パターンと一体的に形成され、前記封止体の第
    ２面から突出する第２ドレイン用リード、前記第２ゲー
    ト用パターンと一体的に形成され、前記封止体の第１面
    から突出する第２ゲート用リード、前記第２ソース用パ
    ターンと一体的に形成され、前記封止体の第１面から突
    出する第２ソース用リードを備え、 前記第１ソース用パターンは、前記第２パターンと直線
    的に接続されないように電気的に分離されていることを
    特徴とする半導体装置。
  20. 【請求項２０】 請求項１９記載の半導体装置におい
    て、前記第１半導体チップの第１面に形成された第１ゲ
    ート電極用の外部端子と、前記第２半導体チップの第１
    面に形成された第２ゲート電極用の外部端子とが隣り合
    うように、前記第１、第２半導体チップを配置したこと
    を特徴とする半導体装置。
  21. 【請求項２１】 請求項１９記載の半導体装置におい
    て、前記第２ソース用パターンは、前記第２半導体チッ
    プの第１の辺に沿って延びるパターン部分と、そのパタ
    ーン部分と一体的に形成されてなり前記第２半導体チッ
    プの第１の辺に交差する第２の辺に沿って延びるパター
    ン部分とを有することを特徴とする半導体装置。
  22. 【請求項２２】 請求項２１記載の半導体装置におい
    て、前記第２ソース用パターンにおいて、前記第２半導
    体チップの第２の辺に沿って延びるパターン部分に接続
    された吊りリードの接続部の近傍に溝を設けたことを特
    徴とする半導体装置。
  23. 【請求項２３】 請求項１９記載の半導体装置におい
    て、前記第１、第２パターンの各々の対向辺に凸部を設
    け、その各々の凸部が噛み合うように第１、第２パター
    ンを配置したことを特徴とする半導体装置。
  24. 【請求項２４】 請求項２３記載の半導体装置におい
    て、前記第２半導体チップの大きさは、前記第１半導体
    チップの大きさよりも大きく、前記第２パターンの凸部
    の幅を、前記第１パターンの凸部の幅よりも長くしたこ
    とを特徴とする半導体装置。
  25. 【請求項２５】 請求項２３記載の半導体装置におい
    て、前記第１パターンの凸部を、前記第１パターンの対
    向辺において前記第１ソース電極用の外部端子と前記第
    １ソース用パターンとを接続するボンディングワイヤが
    接続される側に設け、前記第２パターンの凸部を、前記
    第２パターンの対向辺において前記第２ソース電極用の
    外部端子と第２ソース用パターンとを接続するボンディ
    ングワイヤが接続される側に設けたことを特徴とする半
    導体装置。
  26. 【請求項２６】 請求項１９記載の半導体装置におい
    て、前記第１電界効果トランジスタが電源回路を構成す
    る高電位側のパワーＭＯＳ・ＦＥＴであり、前記第２電
    界効果トランジスタが電源回路を構成する低電位側のパ
    ワーＭＯＳ・ＦＥＴであることを特徴とする半導体装
    置。
  27. 【請求項２７】 請求項１９記載の半導体装置におい
    て、前記第１半導体チップの大きさは、前記第２半導体
    チップの大きさよりも小さいことを特徴とする半導体装
    置。
  28. 【請求項２８】 第１電界効果トランジスタを有する第
    １半導体チップ、前記第１半導体チップの第１面に形成
    された第１ゲート電極用の外部端子および第１ソース電
    極用の外部端子、前記第１半導体チップの第１面の反対
    側における第２面に形成された第１ドレイン電極、前記
    第１半導体チップの第１ドレイン電極が接続された状態
    で前記第１半導体チップを搭載する第１パターン、前記
    第１パターンの近傍に前記第１パターンとは分離されて
    配置され、前記第１ゲート電極用の外部端子にボンディ
    ングワイヤを通じて電気的に接続された第１ゲート用パ
    ターン、前記第１パターンの近傍に前記第１パターンと
    は分離されて配置され、前記第１ソース電極用の外部端
    子にボンディングワイヤを通じて電気的に接続された第
    １ソース用パターン、 前記第１半導体チップとは別の半導体チップであって、
    第２電界効果トランジスタを有する第２半導体チップ、
    前記第２半導体チップの第１面に形成された第２ゲート
    電極用の外部端子および第２ソース電極用の外部端子、
    前記第２半導体チップの第１面の反対側の第２面に形成
    された第２ドレイン電極、前記第２半導体チップの第２
    ドレイン電極が接続された状態で前記第２半導体チップ
    を搭載する第２パターン、前記第２パターンの近傍に前
    記第２パターンとは分離されて配置され、前記第２ゲー
    ト電極用の外部端子にボンディングワイヤを通じて電気
    的に接続された第２ゲート用パターン、前記第２パター
    ンの近傍に前記第２パターンとは分離されて配置され、
    前記第２ソース電極用の外部端子にボンディングワイヤ
    を通じて電気的に接続された第２ソース用パターン、 前記第１、第２半導体チップ、前記第１、第２パター
    ン、前記第１、第２ゲート用パターン、前記第１、第２
    ソース用パターンおよびボンディングワイヤを封止する
    封止体、 前記第１パターンと一体的に形成され、前記封止体の第
    １面から突出する第１ドレイン用リード、前記第１ゲー
    ト用パターンと一体的に形成され、前記封止体の第１面
    から突出する第１ゲート用リード、前記第１ソース用パ
    ターンと一体的に形成され、前記封止体の第１面とは反
    対側の第２面から突出する第１ソース用リード、 前記第２パターンと一体的に形成され、前記封止体の第
    ２面から突出する第２ドレイン用リード、前記第２ゲー
    ト用パターンと一体的に形成され、前記封止体の第１面
    から突出する第２ゲート用リード、前記第２ソース用パ
    ターンと一体的に形成され、前記封止体の第１面から突
    出する第２ソース用リードを備え、 前記第１、第２パターンの各々の対向辺に凸部を設け、
    その各々の凸部が前記対向辺の延びる方向において、互
    いに重複するように、前記第１、第２パターンを配置し
    たことを特徴とする半導体装置。
  29. 【請求項２９】 請求項２８記載の半導体装置におい
    て、前記第１半導体チップの第１面に形成された第１ゲ
    ート電極用の外部端子と、前記第２半導体チップの第１
    面に形成された第２ゲート電極用の外部端子とが隣り合
    うように、前記第１、第２半導体チップを配置したこと
    を特徴とする半導体装置。
  30. 【請求項３０】 請求項２８記載の半導体装置におい
    て、前記第１ソース用パターンは、前記第２パターンと
    直線的に接続されないように電気的に分離されているこ
    とを特徴とする半導体装置。
  31. 【請求項３１】 請求項２８記載の半導体装置におい
    て、前記第１ソース用パターンは、前記第２パターンと
    電気的に接続されており、前記第１ソース用パターンと
    前記第２パターンとの間には、双方のパターンが直線的
    に接続されないように溝が設けられていることを特徴と
    する半導体装置。
  32. 【請求項３２】 請求項２８記載の半導体装置におい
    て、前記第２ソース用パターンは、前記第２半導体チッ
    プの第１の辺に沿って延びるパターン部分と、そのパタ
    ーン部分と一体的に形成されてなり前記第２半導体チッ
    プの第１の辺に交差する第２の辺に沿って延びるパター
    ン部分とを有することを特徴とする半導体装置。
  33. 【請求項３３】 請求項３２記載の半導体装置におい
    て、前記第２ソース用パターンにおいて、前記第２半導
    体チップの第２の辺に沿って延びるパターン部分に接続
    された吊りリードの接続部の近傍に溝を設けたことを特
    徴とする半導体装置。
  34. 【請求項３４】 請求項２８記載の半導体装置におい
    て、前記第２半導体チップの大きさは、前記第１半導体
    チップの大きさよりも大きく、前記第２パターンの凸部
    の幅を、前記第１パターンの凸部の幅よりも長くしたこ
    とを特徴とする半導体装置。
  35. 【請求項３５】 請求項２８記載の半導体装置におい
    て、前記第１パターンの凸部を、前記第１パターンの対
    向辺において前記第１ソース電極用の外部端子と前記第
    １ソース用パターンとを接続するボンディングワイヤが
    接続される側に設け、前記第２パターンの凸部を、前記
    第２パターンの対向辺において前記第２ソース電極用の
    外部端子と第２ソース用パターンとを接続するボンディ
    ングワイヤが接続される側に設けたことを特徴とする半
    導体装置。
  36. 【請求項３６】 請求項２８記載の半導体装置におい
    て、前記第１電界効果トランジスタが電源回路を構成す
    る高電位側のパワーＭＯＳ・ＦＥＴであり、前記第２電
    界効果トランジスタが電源回路を構成する低電位側のパ
    ワーＭＯＳ・ＦＥＴであることを特徴とする半導体装
    置。
  37. 【請求項３７】 請求項２８記載の半導体装置におい
    て、前記第１半導体チップの大きさは、前記第２半導体
    チップの大きさよりも小さいことを特徴とする半導体装
    置。
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