JPH09283701A - 高周波半導体電子素子 - Google Patents
高周波半導体電子素子Info
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- JPH09283701A JPH09283701A JP8096419A JP9641996A JPH09283701A JP H09283701 A JPH09283701 A JP H09283701A JP 8096419 A JP8096419 A JP 8096419A JP 9641996 A JP9641996 A JP 9641996A JP H09283701 A JPH09283701 A JP H09283701A
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- drain
- gate
- bonding
- wire
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- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
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- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 携帯電話装置の送信用パワーＡＭＰモデュー
ルにおいて二個のパワーＦＥＴを無理なく一個のチップ
基盤上に構成する。 【解決手段】 ＦＥＴＱ１はソース１−１、ゲート１−
２、ドレイン１−３で構成され、それぞれソースパッド
６、外部端子（ゲート）、外部端子（ドレイン）に、同
じくソースボンディング（ワイア）１−４、ゲートボン
ディング（ワイア）１−５、ドレインボンディング（ワ
イア）１−６で接続される。同様にＦＥＴＱ２はソース
２−１、ゲート２−２、ドレイン２−３で構成され、そ
れぞれソースパッド６、外部端子（ゲート）、外部端子
（ドレイン）に、同じくソースボンディング（ワイア）
２−４、ゲートボンディング（ワイア）２−５、ドレイ
ンボンディング（ワイア）２−６で接続される。
ルにおいて二個のパワーＦＥＴを無理なく一個のチップ
基盤上に構成する。 【解決手段】 ＦＥＴＱ１はソース１−１、ゲート１−
２、ドレイン１−３で構成され、それぞれソースパッド
６、外部端子（ゲート）、外部端子（ドレイン）に、同
じくソースボンディング（ワイア）１−４、ゲートボン
ディング（ワイア）１−５、ドレインボンディング（ワ
イア）１−６で接続される。同様にＦＥＴＱ２はソース
２−１、ゲート２−２、ドレイン２−３で構成され、そ
れぞれソースパッド６、外部端子（ゲート）、外部端子
（ドレイン）に、同じくソースボンディング（ワイア）
２−４、ゲートボンディング（ワイア）２−５、ドレイ
ンボンディング（ワイア）２−６で接続される。
Description
【０００１】
【発明の属する技術分野】本発明は高周波半導体電子素
子に関し、特に携帯電話装置の送信用パワーＡＭＰモデ
ュールに使用される高周波半導体電子素子に関する。
子に関し、特に携帯電話装置の送信用パワーＡＭＰモデ
ュールに使用される高周波半導体電子素子に関する。
【０００２】
【従来の技術】最近の携帯電話装置の発展はめざまし
い。しかしその結果として、携帯電話装置は小型、軽
量、低価格がすべてとなっている。
い。しかしその結果として、携帯電話装置は小型、軽
量、低価格がすべてとなっている。
【０００３】携帯電話装置の主要回路は数個のＭＣＩＣ
（マルチチップＩＣ）で構成される。このＭＣＩＣの一
種である送信用パワーＡＭＰモデュールは図５に示すよ
うに、二個のパワーＦＥＴ（フィールドエフェクトトラ
ンジスタ）Ｑ１及びＱ２と、入力側結合回路１１、段間
結合回路１２及び出力結合回路１３からなる受動回路網
で構成され、アース電位（ソース電位）はソースパッド
（ＭＣＩＣの基板のアース面に面で接触する）を介し
て、入力信号ＩＮ、出力信号ＯＵＴ、ゲートバイアス電
圧（Ｑ１、Ｑ２共通）ＶG、ＦＥＴＱ１のドレイン電圧
ＶD1、ＦＥＴＱ２のドレイン電圧ＶD2等は外部接続端子
１４を介して接続される。
（マルチチップＩＣ）で構成される。このＭＣＩＣの一
種である送信用パワーＡＭＰモデュールは図５に示すよ
うに、二個のパワーＦＥＴ（フィールドエフェクトトラ
ンジスタ）Ｑ１及びＱ２と、入力側結合回路１１、段間
結合回路１２及び出力結合回路１３からなる受動回路網
で構成され、アース電位（ソース電位）はソースパッド
（ＭＣＩＣの基板のアース面に面で接触する）を介し
て、入力信号ＩＮ、出力信号ＯＵＴ、ゲートバイアス電
圧（Ｑ１、Ｑ２共通）ＶG、ＦＥＴＱ１のドレイン電圧
ＶD1、ＦＥＴＱ２のドレイン電圧ＶD2等は外部接続端子
１４を介して接続される。
【０００４】このＭＣＩＣは、図６に示すように、例え
ばセラミック基板１０上にパワーＦＥＴＱ１及びＱ２の
チップパッケージ５−１及び５−２、入力側１１、段間
１２及び出力側１３の結合回路等を配置する形で構成さ
れる。
ばセラミック基板１０上にパワーＦＥＴＱ１及びＱ２の
チップパッケージ５−１及び５−２、入力側１１、段間
１２及び出力側１３の結合回路等を配置する形で構成さ
れる。
【０００５】図８に示すようにチップパッケージ５−１
及び５−２は、パワーＦＥＴＱ１及びＱ２のチップ基盤
（サブストレート）４−１及び４−２を内部に装着し、
（セラミック）基板１０とは外部端子１−７及び２−７
（ゲート）、１−８及び２−８（ドレイン）と、ソース
パッド６−１及び６−２で夫々接続される。
及び５−２は、パワーＦＥＴＱ１及びＱ２のチップ基盤
（サブストレート）４−１及び４−２を内部に装着し、
（セラミック）基板１０とは外部端子１−７及び２−７
（ゲート）、１−８及び２−８（ドレイン）と、ソース
パッド６−１及び６−２で夫々接続される。
【０００６】また、チップ基盤４−１及び４−２と外部
端子１−７、１−８あるいは２−７、２−８、あるいは
ソースパッド６−１及び６−２との各接続はワイアボン
ディングによって行われる。
端子１−７、１−８あるいは２−７、２−８、あるいは
ソースパッド６−１及び６−２との各接続はワイアボン
ディングによって行われる。
【０００７】パワーＦＥＴＱ１及びＱ２のチップ基盤４
−１及び４−２は、それぞれ図７（ａ）及び（ｂ）に示
すような構造を持っている。ＦＥＴＱ２は出力回路なの
でＱ１に比べてより消費電力が大きく、従ってチップ基
盤の寸法が大きくなっている。
−１及び４−２は、それぞれ図７（ａ）及び（ｂ）に示
すような構造を持っている。ＦＥＴＱ２は出力回路なの
でＱ１に比べてより消費電力が大きく、従ってチップ基
盤の寸法が大きくなっている。
【０００８】
【発明が解決しようとする課題】携帯電話装置の小型化
をはかる場合、ＭＣＩＣ特に送信用パワーＡＭＰモデュ
ール（消費電力が大きいのでどうしても大きくなり易
い）の小型化が必要となる。この場合、必然的にパワー
ＦＥＴＱ１およびＱ２を同一チップ基盤上に設けること
となる。パワーＦＥＴＱ１及びＱ２を載せたチップパッ
ケージを一個にできれば、図４に示すように送信用パワ
ーＡＭＰモデュール（ＭＣＩＣ）を小型化できることは
明らかである。
をはかる場合、ＭＣＩＣ特に送信用パワーＡＭＰモデュ
ール（消費電力が大きいのでどうしても大きくなり易
い）の小型化が必要となる。この場合、必然的にパワー
ＦＥＴＱ１およびＱ２を同一チップ基盤上に設けること
となる。パワーＦＥＴＱ１及びＱ２を載せたチップパッ
ケージを一個にできれば、図４に示すように送信用パワ
ーＡＭＰモデュール（ＭＣＩＣ）を小型化できることは
明らかである。
【０００９】二個のパワーＦＥＴを一つのチップ基盤上
に設けた場合、チップ基盤あたりの発生熱量が大きくな
ることは避けられない。チップ基盤の熱放散を良くする
ためにはチップ基盤の厚みを減らすことになるが、チッ
プ基盤に反りが発生し易くなる。
に設けた場合、チップ基盤あたりの発生熱量が大きくな
ることは避けられない。チップ基盤の熱放散を良くする
ためにはチップ基盤の厚みを減らすことになるが、チッ
プ基盤に反りが発生し易くなる。
【００１０】本発明の目的は、二個のＦＥＴを無理なく
一つのチップ基盤上に設けた小型化された送信用パワー
ＡＭＰモデュール（ＭＣＩＣ）を構成することが可能な
高周波半導体電子素子を提供することである。
一つのチップ基盤上に設けた小型化された送信用パワー
ＡＭＰモデュール（ＭＣＩＣ）を構成することが可能な
高周波半導体電子素子を提供することである。
【００１１】
【課題を解決するための手段】本発明による高周波半導
体電子素子は、ソース、ゲート及びドレインからなる複
数のパワーＦＥＴを構成する一枚のチップ基盤と、前記
チップ基盤を装着するチップパッケージと、前記チップ
パッケージをソースパッドと複数の外部端子によって外
部回路へ接続する外部接続手段と、前記ソースと前記ソ
ースパッド間及び前記ゲート及び前記ドレインと前記外
部端子間をワイアボンディングで接続するワイアボンデ
ィング手段とを含み、前記ソースと前記ソースパッド間
のワイアボンディングの本数を５本以上とすることを特
徴とする。
体電子素子は、ソース、ゲート及びドレインからなる複
数のパワーＦＥＴを構成する一枚のチップ基盤と、前記
チップ基盤を装着するチップパッケージと、前記チップ
パッケージをソースパッドと複数の外部端子によって外
部回路へ接続する外部接続手段と、前記ソースと前記ソ
ースパッド間及び前記ゲート及び前記ドレインと前記外
部端子間をワイアボンディングで接続するワイアボンデ
ィング手段とを含み、前記ソースと前記ソースパッド間
のワイアボンディングの本数を５本以上とすることを特
徴とする。
【００１２】
【発明の実施の形態】本発明の作用は次の通りである。
パワーＦＥＴＱ１及びＱ２の内、特にＱ１を細長く形成
してチップ基盤の縦横比を改善し、ボンディングワイア
の長さを最短にするとともに、ボンディングワイアの数
をできる限り多くする。
パワーＦＥＴＱ１及びＱ２の内、特にＱ１を細長く形成
してチップ基盤の縦横比を改善し、ボンディングワイア
の長さを最短にするとともに、ボンディングワイアの数
をできる限り多くする。
【００１３】以下に、本発明の実施例について図面を参
照して説明する。
照して説明する。
【００１４】図１，２は本発明による高周波半導体電子
素子の実施例の構成を示す図であり、図７及び８と同等
部分は同一符号にて示している。なお、重複する説明は
省略する。
素子の実施例の構成を示す図であり、図７及び８と同等
部分は同一符号にて示している。なお、重複する説明は
省略する。
【００１５】図１はチップ基盤、図２はこのチップ基盤
を装着したパッケージを夫々示し、両図において、ＦＥ
ＴＱ１はソース１−１、ゲート１−２、ドレイン１−３
で構成され、それぞれソースパッド６、外部端子（ゲー
ト）１−７、外部端子（ドレイン）１−８に、同じくソ
ースボンディング（ワイア）１−４、ゲートボンディン
グ（ワイア）１−５、ドレインボンディング（ワイア）
１−６で接続される。
を装着したパッケージを夫々示し、両図において、ＦＥ
ＴＱ１はソース１−１、ゲート１−２、ドレイン１−３
で構成され、それぞれソースパッド６、外部端子（ゲー
ト）１−７、外部端子（ドレイン）１−８に、同じくソ
ースボンディング（ワイア）１−４、ゲートボンディン
グ（ワイア）１−５、ドレインボンディング（ワイア）
１−６で接続される。
【００１６】同様にＦＥＴＱ２はソース２−１、ゲート
２−２、ドレイン２−３で構成され、それぞれソースパ
ッド６、外部端子（ゲート）２−７、外部端子（ドレイ
ン）２−８に、同じくソースボンディング（ワイア）２
−４、ゲートボンディング（ワイア）２−５、ドレイン
ボンディング（ワイア）２−６で接続される。
２−２、ドレイン２−３で構成され、それぞれソースパ
ッド６、外部端子（ゲート）２−７、外部端子（ドレイ
ン）２−８に、同じくソースボンディング（ワイア）２
−４、ゲートボンディング（ワイア）２−５、ドレイン
ボンディング（ワイア）２−６で接続される。
【００１７】図３（ｂ）に示す如く、携帯電話の周波数
帯（９００ＭＨｚ）においては、ボンディングワイアは
一種のコイル（Ｌｓ１〜１０）として働くので、ＭＣＩ
Ｃの高周波特性を改善するには、ボンディングワイアの
長さを短くする（コイルとしてのインダクタンスが小さ
くなる）とともに、可能な限り平行に接続されるボンデ
ィングワイアの数を増やす（等価的なインダクタンスが
小さくなる）ことが重要である。
帯（９００ＭＨｚ）においては、ボンディングワイアは
一種のコイル（Ｌｓ１〜１０）として働くので、ＭＣＩ
Ｃの高周波特性を改善するには、ボンディングワイアの
長さを短くする（コイルとしてのインダクタンスが小さ
くなる）とともに、可能な限り平行に接続されるボンデ
ィングワイアの数を増やす（等価的なインダクタンスが
小さくなる）ことが重要である。
【００１８】図７の従来例と比べると、パワーＦＥＴＱ
２はほぼ同じ形状であるが、パワーＦＥＴＱ１は細長く
形成されるため、若干特性が劣化する。この特性劣化を
補うため特に、ソースボンディング（ワイア）１−４及
び２−４を８本（図７の場合は４本）と、大幅に増やす
とともに、ゲートボンディング（ワイア）１−５及びド
レインボンディング（ワイア）１−６を短くすることに
より、図７の従来例を上まわる特性が得られた。また、
パワーＦＥＴＱ１とＱ２でゲートとドレインの配置（す
なわちＦＥＴの配置）を逆にすることによりパワーＦＥ
ＴＱ１とＱ２との干渉を防いでいる。
２はほぼ同じ形状であるが、パワーＦＥＴＱ１は細長く
形成されるため、若干特性が劣化する。この特性劣化を
補うため特に、ソースボンディング（ワイア）１−４及
び２−４を８本（図７の場合は４本）と、大幅に増やす
とともに、ゲートボンディング（ワイア）１−５及びド
レインボンディング（ワイア）１−６を短くすることに
より、図７の従来例を上まわる特性が得られた。また、
パワーＦＥＴＱ１とＱ２でゲートとドレインの配置（す
なわちＦＥＴの配置）を逆にすることによりパワーＦＥ
ＴＱ１とＱ２との干渉を防いでいる。
【００１９】また、ソースボンディング（ワイア）１−
４及び２−４は左右方向、ゲートボンディング（ワイ
ア）１−５及び２−５、ドレインボンディング（ワイ
ア）１−６及び２−６は上下方向に明確にわけて配置す
ることにより、ボンディングワイアの短絡事故を防止し
ている。
４及び２−４は左右方向、ゲートボンディング（ワイ
ア）１−５及び２−５、ドレインボンディング（ワイ
ア）１−６及び２−６は上下方向に明確にわけて配置す
ることにより、ボンディングワイアの短絡事故を防止し
ている。
【００２０】さらに、本発明の他の実施例として、図３
（ａ）に示すようなチップ基盤の構成も可能である。
（ａ）に示すようなチップ基盤の構成も可能である。
【００２１】
【発明の効果】以上説明したように本発明は、パワーＦ
ＥＴＱ１及びＱ２を同一のチップ基盤上に設けるととも
に、できる限りチップ基盤の縦横比を改善して、反り等
の障害の発生を防ぎ、ボンディングワイアの長さを短く
するとともに、特にソース回路のボンディングワイアの
数を増やすことによって、パワーＦＥＴの特性を改善
し、送信用パワーＡＭＰモデュール（ＭＣＩＣ）の小型
化、コストダウンを可能とする効果がある。
ＥＴＱ１及びＱ２を同一のチップ基盤上に設けるととも
に、できる限りチップ基盤の縦横比を改善して、反り等
の障害の発生を防ぎ、ボンディングワイアの長さを短く
するとともに、特にソース回路のボンディングワイアの
数を増やすことによって、パワーＦＥＴの特性を改善
し、送信用パワーＡＭＰモデュール（ＭＣＩＣ）の小型
化、コストダウンを可能とする効果がある。
【図１】本発明の実施例の図である。
【図２】図１の実施例を用いたパッケージ構成を示す図
である。
である。
【図３】本発明の他の実施例の図である。
【図４】本発明を実施したＭＣＩＣの図である。
【図５】本発明の係るＭＣＩＣの回路図である。
【図６】従来のＭＣＩＣの一例の図である。
【図７】従来のチップ基盤の一例を示す図である。
【図８】従来のチップパッケージの一例を示す図であ
る。
る。
１−１、２−１ ソース １−２、２−２ ゲート １−３、２−３ ドレイン １−４、２−４ ソースボンディング １−５、２−５ ゲートボンディング １−６、２−６ ドレインボンディング １−７、８、２−７、８ 外部端子 ４ チップ基盤 ５ チップパッケージ ６ ソースパッド
Claims (3)
- 【請求項１】 ソース、ゲート及びドレインからなる複
数のパワーＦＥＴを構成する一枚のチップ基盤と、前記
チップ基盤を装着するチップパッケージと、前記チップ
パッケージをソースパッドと複数の外部端子によって外
部回路へ接続する外部接続手段と、前記ソースと前記ソ
ースパッド間及び前記ゲート及び前記ドレインと前記外
部端子間をワイアボンディングで接続するワイアボンデ
ィング手段とを含み、前記ソースと前記ソースパッド間
のワイアボンディングの本数を５本以上とすることを特
徴とする高周波半導体電子素子。 - 【請求項２】 前記ソースと前記ソースパッド間のワイ
アボンディングの方向と、前記ゲート及び前記ドレイン
と前記外部端子間のワイアボンディングの方向とをほぼ
直角に配置することを特徴とする請求項１記載の高周波
半導体電子素子。 - 【請求項３】 相隣る前記複数のパワーＦＥＴの前記ド
レインと前記ソースの配置方向を互いに逆に構成するこ
とを特徴とする請求項１あるいは２記載の高周波半導体
電子素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8096419A JPH09283701A (ja) | 1996-04-18 | 1996-04-18 | 高周波半導体電子素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8096419A JPH09283701A (ja) | 1996-04-18 | 1996-04-18 | 高周波半導体電子素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09283701A true JPH09283701A (ja) | 1997-10-31 |
Family
ID=14164466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8096419A Pending JPH09283701A (ja) | 1996-04-18 | 1996-04-18 | 高周波半導体電子素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09283701A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003037245A (ja) * | 2001-07-24 | 2003-02-07 | Matsushita Electric Ind Co Ltd | 半導体パッケージおよびその応用装置 |
| JP2003124436A (ja) * | 2001-10-19 | 2003-04-25 | Hitachi Ltd | 半導体装置 |
-
1996
- 1996-04-18 JP JP8096419A patent/JPH09283701A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003037245A (ja) * | 2001-07-24 | 2003-02-07 | Matsushita Electric Ind Co Ltd | 半導体パッケージおよびその応用装置 |
| JP2003124436A (ja) * | 2001-10-19 | 2003-04-25 | Hitachi Ltd | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030610 |