JP2004055755A - 混成集積回路装置 - Google Patents
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Abstract
【課題】混成集積回路装置の小型化及び薄型化を図ると共に、混成集積回路装置を取り付ける回路基板の印刷配線のレイアウト設計を容易にする。
【解決手段】負荷に動作電圧を供給するスイッチング回路Sが形成される混成集積回路において、水平方向に近接して配置されスイッチング素子Q1、Q2を固着する第1の導電パターン30A、30Bに沿って裏面に電極31a、31bを設けた第2の導電パターン31A、31Bを設け、前記第1の導電パターン上方中央に集積回路を載置する第3の導電パターン32を設ける。
【選択図】 図6
【解決手段】負荷に動作電圧を供給するスイッチング回路Sが形成される混成集積回路において、水平方向に近接して配置されスイッチング素子Q1、Q2を固着する第1の導電パターン30A、30Bに沿って裏面に電極31a、31bを設けた第2の導電パターン31A、31Bを設け、前記第1の導電パターン上方中央に集積回路を載置する第3の導電パターン32を設ける。
【選択図】 図6
Description
【0001】
【発明の属する技術分野】
本発明は支持基板を不要にし薄型のスイッチング回路を内蔵するのに適した小型で薄型の混成集積回路装置に関するものである。
【0002】
【従来の技術】
携帯電話、携帯用のコンピュータ等に採用される回路装置は、小型化、薄型化及び軽量化が一段と求められている。特に二次電池より昇圧された電源電圧を用いる携帯機器では必ずDC−DCコンバータが不可欠であり、小型化、薄型化及び軽量化したDC−DCコンバータが求められる。かかるDC−DCコンバータでは二次電池に直列にスイッチング素子を接続するので、このスイッチング素子のON抵抗も極めて小さくするニーズがある。
【0003】
図12は従来のDC−DCコンバータのブロック図である。
【0004】
スイッチング制御回路1からパルス状のスイッチング信号を発生する。昇圧回路3、4は前記スイッチング信号を昇圧するもので、昇圧したスイッチング信号はパワーMOSFETQ1、Q2のゲート電極に加わる。前記パワーMOSFETQ1、Q2の結合されたソース電極とドレイン電極にはチョークコイル5とコンデンサ6とよりなる平滑回路を介して負荷7が接続されている。
【0005】
次に前記DC−DCコンバータの動作を説明する。前記スイッチング制御回路1から発生されるパルス状のスイッチング信号はインバータ2を介して上側の昇圧回路3に加わると共に下側の昇圧回路4に直接加わる。前記昇圧回路3、4に加わったスイッチング信号は昇圧され、パワーMOSFETQ1、Q2のゲート電極に加わる。
【0006】
前記パワーMOSFETQ1とパワーMOSFETQ2のゲート電極に加わる前記スイッチング信号は交互にハイレベルとローレベルを繰返す。上側のパワーMOSFETQ1のゲート電極に加わるスイッチング信号がハイレベルのとき、前記上側のパワーMOSFETQ1がオンし、ドレイン・ソース電流ID1が流れる。
【0007】
次に下側のパワーMOSFETQ2のゲート電極に加わるスイッチング信号がハイレベルになると、前記した下側のパワーMOSFETQ2がオンし、ドレイン・ソース電流ID2が流れる。
【0008】
このような動作を繰返すことにより負荷電流が流れ、負荷7に所定の動作電圧を供給する。前記MOSFETQ1、Q2のオン・オフ期間を変えることにより、負荷7に供給される所定の動作電圧の大きさが決められ、負荷電流を供給する。前記DC−DCコンバータに用いられる昇圧回路3、4及びパワーMOSFETQ1、Q2等は回路基板に取り付けれ組立てられる。
【0009】
図13は上記パワーMOSFETQ1を回路基板に実装した断面図である。銅を素材とした打ち抜きフレームであり、このフレームのヘッダー10上に半田あるいは銀ペーストよりなるプリフォーム材11でパワーMOSFETQ1のベアチップが固着される。パワーMOSFETQ1のベアチップ12の下面は金の裏張り電極(図示せず)によりドレイン電極が形成され、上面にはアルミニウムの蒸着によりゲート電極とソース電極が形成される。
【0010】
フレームのドレイン端子13にはヘッダー10と連結されているので、ドレイン電極と直結され、ゲート電極およびソース電極は金のボンディング細線14を用いたボールボンディングによりソース端子15及びゲート端子16と電気的に接続される。従って、パワーMOSFETQ1のON抵抗を減少させるためにはフレーム材、プリフォーム材、ボンディング細線14、チップ上面のソース電極の電極材料の持つ抵抗を少なくする必要がある。
【0011】
図14および図15はボンディング細線に工夫をしてON抵抗を引き下げた従来の技術を説明する平面図である。
【0012】
図14はソース電極とソース端子15を接続するボンディング細線14を4本に増やし、電流容量を改善したものである。又図15はソース電極とソース端子15を接続するボンディング細線14を短い2本と長い2本の4本に増やし、電流容量を改善し、さらにソース電極へのボンディング個所を広げることによりソース電極の持つ抵抗を減少させたものである。
【0013】
【発明が解決しようとする課題】
携帯機器では小型化、薄型化が要求される。しかし従来はMOSFETQ1、Q2を銅等の打ち抜きフレームに固着すると共に、フレームを延長し側方にドレイン端子を引き出す。またソース電極およびゲート電極を側方に設けたソース端子およびゲート端子にボンディグ細線で接続し、これらを樹脂でモールドし、かる個別モールドしたMOSFETQ1、Q2をプリント基板に実装するために、各端子が側方に伸び専有面積が大きくなり小型化出来ず、また端子の分薄型化が出来ない。
【0014】
またMOSFETQ1、Q2、スイッチング制御回路および付属回路素子を個別に回路基板に取り付けていたため、回路基板のレイアウトの設計を回路毎にする必要があり面倒であり、且つこれらMOSFETQ1、Q2およびスイッチング制御回路等の回路基板での取り付け密度が上がらず、回路基板自体が大型化した。
【0015】
【課題を解決するための手段】
本発明は混成集積回路装置自体の小型化、薄型化を図ると共に、混成集積回路装置を取り付ける回路基板の設計の容易化および小型化を図るもので、
スイッチング制御回路から発生されるスイッチング信号により2つのスイッチング素子を交互にスイッチングし、負荷に所定の動作電圧を供給するスイッチング回路を内蔵する混成集積回路装置において、水平方向に第1の導電パターンを近接して配置し、該第1の導電パターンに沿って第2の導電パターンを設け、前記第1の導電パターン上方中央に第3の導電パターンを設け、前記第3の導電パターンの両側に複数の第4の導電パターンを設け、
前記第1の導電パターンにスイッチング素子を載置し、スイッチング素子の上面電極と前記第2の導電パターンとをボンディング細線で接続し、第3の導電パターンにスイッチング制御集積回路を固着し、該スイッチング制御集積回路の各電極端子を対応する第4の導電パターンにボンディング細線で接続すると共に、前記第4の導電パターンに付属回路素子を取り付け、
前記第1、第2、および第3及び第4の導電パターンの裏面に第1、第2および第3の外部電極を設け、露出させて前記第1、第2および第3及び第4の導電パターンおよびこれら導電パターンに固着した回路素子前記スイッチング素子と前記スイッチング制御集積回路を絶縁性樹脂で一体にモールドした混成集積回路装置を提供する。
【0016】
また本発明は絶縁性樹脂のサイズは、横方向では前記第1および第2の導電パターンでほぼ決められ、縦方向は前記第1および第3の導電パターンで決められる付属回路素子はチップコンデンサであり、延長して対向させた第4の導電パターン間に前記チップコンデンサの電極を固着した混成集積回路装置を提供する。
【0017】
さらに本発明は第3の導電パターンの側に第4の導電パターンを設け、該第4の導電パターンに前記スイッチング制御集積回路の外付けのチップ部品を固着し前記絶縁性樹脂で一体にモールドする前記第1、第2、第3及び第4の裏面に外部電極を設け、前記第1、第2、第3及び第4の導電パターンから直接外部電極に取出し、薄型化及び小型化した混成集積回路装置を提供する。
【0018】
本発明はスイッチング素子としてMOSFETを用い、ゲート電極を前記スイッチング制御集積回路の方向にボンディング細線で引き出し、ソース電極は前記第2の導電パターンにボンディング細線で引き出し、前記ボンディング細線の長さを短く接続する混成集積回路装置を提供する。
【0019】
【発明の実施の形態】
本発明の混成集積回路装置を図1〜図9に従って説明する。
【0020】
図1は本発明の混成集積回路を用いたDC−DCコンバータのブロック図である。
【0021】
前記DC−DCコンバータはPWM変換されたスイッチング信号fを発生するスイッチング制御回路21と、ドライバ集積回路DとパワーMOSFETQ1、Q2とで構成されるスイッチング回路Sおよび負荷回路Fとよりなる。前記ドライバ集積回路DはBOOT型昇圧回路22及び昇圧回路23よりなる。
【0022】
前記BOOT型昇圧回路22及び昇圧回路23はPWM端子に加えられるスイッチング制御回路21からのPWM変調されたスッチング信号fを昇圧して、ゲート信号を高め前記パワーMOSFETQ1、Q2の低損失化を図っている。
【0023】
又BOOT型昇圧回路22の端子BOOTと端子PHASE間にはチップコンデンサCが接続されおり、前記BOOT型昇圧回路22の端子UGATEからは前記PWM変換されたスイッチング信号fを昇圧しゲート信号G1を発生する。
【0024】
昇圧回路23は前記PWM変換されたスイッチング信号fを昇圧し端子LGATEからゲート信号G2を発生する。前記ゲート信号G1とゲート信号G2は何れか一方がハイレベルのときローレベルになるようにしている。
【0025】
前記上側のMOSFETQ1のソース電極と下側のMOSFETQ2のドレイン電極は結合されている。前記上側のMOSFETQ1のドレイン電極は入力電源VDDに接続され、また下側のMOSFETQ2のソース電極はGNDに接続されている。
【0026】
前記上側のMOSFETQ1のゲート電極には端子UGATEからのゲート信号G1が加わり、下側のMOSFETQ2のゲート電極には端子LGATEからのゲート信号G2が加わる。前記結合された上側のMOSFETQ1のソース電極と下側のMOSFETQ2のドレイン電極にはチップコンデンサCの一端が接続されると共に平滑回路を構成するチョークコイル24、平滑コンデンサ25及び負荷26が接続されている。
【0027】
図2及び図3に基づいて前記DC−DCコンバータの動作を説明する。
【0028】
スイッチング制御回路1からPWM変換されたスイッチング信号fを発生すると、ドライバ集積回路Dの端子PWMに加わる。前記ドライバ集積回路Dに加えられたスイッチング信号はBOOT型昇圧回路2及び昇圧回路3で昇圧され、端子UGATE及びLGATEから夫々ゲート信号G1、G2を発生する。ゲート信号G2がハイレベルとなると下側のMOSFETQ2がオンされ、ドレイン・ソース電流ID2が流れる。これと同時にチップコンデンサCにチャージされる。
【0029】
次にゲート信号G2がローレベルとなり、ゲート信号G1がハイレベルとなると、MOSFETQ2がオフされチップコンデンサCにチャージされた電圧と端子PHASEの端子電圧がゲート電極に加わり、上側のMOSFETQ1がオンされるので、ドレイン・ソース電流ID1が流れる。
【0030】
このような動作を繰返すことにより、負荷電流I0が流れ負荷26に動作電圧を供給する。前記MOSFETQ1、Q2のオン・オフ期間はスイッチング信号fとスイッチング制御回路1の端子VSENに帰還される出力帰還信号によるDUTY制御によって決まり、負荷26に供給される負荷電流I0の大きさが決められる。従ってPWM変換されたスイッチング信号fのデューテイを決めることにより必要とする大きさの動作電圧を負荷26に供給できる。
【0031】
図4〜図6に従って前記DC−DCコンバータのドライバ集積回路DとMOSFETQ1、Q2よりなるスイッチング回路Sが形成された本発明に係る混成集積回路装置を説明する。
【0032】
図4は本発明の混成集積回路装置に用いられた導電パターンの平面図である。下方には矩形をなす二つの第1の導電パターン30A、30Bが水平方向に近接し配置されている。前記第1の導電パターン30A、30Bは前記MOSFETQ1、Q2のベアチップのドレイン電極が接合される。前記第1の導電パターン30A、30Bの2辺に沿ってソース電極が接続されるL字状の第2の導電パターン31A、31Bが設けられている。
【0033】
前記第1の導電パターン30A、30Bが設けられている上方中央には第1の導電パターン30A、30Bより小さい第3の導電パターン32が設けられている。第3の導電パターン32は前記ドライバ集積回路Dが載置される。前記第3の導電パターン32の両側には複数個の第4の導電パターン33A、33B、33C・・・が設けられている。
【0034】
前記導電パターン33A、33Bはドライバ集積回路Dの端子UGATE、LGATEが接続されると共に前記MOSFETQ1、Q2のゲート電極が接続される。導電パターン33C、33Dはドライバ集積回路Dの端子PHASEと端子BOOTとが接続される。
【0035】
図5は本発明の混成集積回路装置に用いられた導電パターンの裏面図である。後述する如く、前記第1、第2、第3及び第4の導電パターン30A、30B、31A、31B、32,33A、33B、33C・・・の裏面を外部電極となる部分を除いて樹脂で覆う。そして樹脂で覆われていない部分を露出させ外部電極30a、30b、31a、31b、32a、33a、33b、33c・・・等を形成している。
【0036】
図6は前記各導電パターンにMOSFETQ1、Q2のベアチップ、ドライバ集積回路D及びチップ状のチップコンデンサC1、C2、C3・・・を取付け構成された本発明の混成集積回路の平面図である。
【0037】
前記第1の導電パターン30A、30Bには前述したスイッチング回路Sを構成するMOSFETQ1、Q2のベアチップを載せ、これらMOSFETQ1、Q2のベアチップのドレイン電極を固着している。
【0038】
又表面のソース電極S1、S2はXY二方向に引き出された複数本のボンディング細線35A、35Bで第2の導電パターン31A、31Bにボールボンディングし電気的に接続している。前記第2の導電パターン31A、31BはL字状をなすので、XY二方向に引出され多くのボンディング細線35A、35Bをボンディングすることができる。そのためMOSFETQ1、Q2のソース電極S1、S2と第2導電パターン31A、31B間のON抵抗値を小さくできる。
【0039】
又前記第3の導電パターン32にはドライバ集積回路Dが取り付けられる。前記ドライバ集積回路Dの端子UGATEは細長い第4の導電パターン33Aの一端にボンディング細線38Aで接続されている。同様にドライバ集積回路Dの端子LGATEは第4の導電パターン33Bにボンディング細線38Bで接続されている。
【0040】
前記第4の導電パターン33Aには前記MOSFETQ1のゲート電極がボンディング細線37Aをワイヤーボンデイングし接続され、第4の導電パターン33BにはMOSFETQ2のゲート電極がボンディング細線37Bをワイヤーボンデイングし接続されている。
【0041】
MOSFETQ1、Q2はドレイン電極を直接第1の導電パターン30A、30Bに取り付け、且つソース電極及びゲート電極を第2の導電パターン31A、31Bに接続した後、単一モールドするので、図13から図15に示めす各ソース、ドレインあるいはゲート電極を取出す各端子13、14、15を必要とせず、小型化且つ薄型化できる。
【0042】
又MOSFETQ1、Q2は第1の導電パターン上に固着されるので、それぞれのドレイン電極は第1の導電パターンから直接第1の外部電極で取り出されるので、実装するプリント基板のパターンまでが最短である。
【0043】
ソース電極も21本のボンデイング細線で第2の導電パターンに取り出されるので、従来の図14および図15に示す個別モールド構造よりも5倍以上のボンディング細線があり、両者でON抵抗を大幅に低減できる。
【0044】
前記ドライバ集積回路Dの端子PHASEと端子BOOTは導電パターン33Cと導電パターン33Dにボンディング細線39A、39Bで接続されている。又前記第4の導電パターン33Cと導電パターン33Dは延長し対向する細長部33CC及び33DDを形成している。そして対向する前記細長部33CCと33DD間にはチップのチップコンデンサC1、C2、C3・・・が取り付けられている。チップコンデンサC1、C2、C3・・・は必要とする容量値に応じて数が決められる。前記ドライバ集積回路Dの端子VCCと端子PVCCは導電パターン33Fと導電パターン33Eにボンディング細線40、41で接続されている。
【0045】
前記下方にスイッチング用の2つのMOSFETQ1、Q2を設ける第1の導電パターン30A、30Bを水平方向に並設し、前記第1の導電パターン30A、30Bに沿って側方にソース電極となる第2の導電パターン31A、31Bを設け、上方中央にドライバ集積回路Dが設けられる第3の導電パターン32を形成し、且つ第3の導電パターンを形成した側方に電極および付属回路素子が設けられる第4の導電パターン33A、33B、33Cを設けている。
【0046】
従って混成集積回路装置の縦横の大きさは共に約9mmと小さくできる。即ち縦の寸法は約第1の導電パターン30A、30Bの3.3mmと第2の導電パターン31A、31Bの幅0.6mm及び第4の導電パターン33Dの長さ3.8mmの和となり、一方横の寸法は約第1の導電パターン30A、30Bの合計寸法5.9mmと第2の導電パターン31A、31Bの長さの合計寸法1.2mmとの和である。上述したように、混成集積回路装置の横方向のサイズはほぼ第1および第2の導電パターン30A、B、31A、Bの大きさで決められ、縦方向のサイズはほぼ第1および第3の導電パターン30A、B、32の大きさで決められる。
【0047】
このように本発明の混成集積回路装置は端子を必要とせず各導電パターンの裏面に電極を形成したので、図13から図14に示した半導体装置でスイッチング回路Sを形成したものに比較し、縦の寸法で1/3にされ、横の寸法で1/2になった。
【0048】
しかも第1の導電パターン30A、30B、第2の導電パターン31A、31B、第3の導電パターン32、第4の導電パターン33A、33B、33C、MOSFETQ1、Q2とドライバ集積回路D及びチップコンデンサC1、C2、C3・・・等は絶縁性樹脂53にて一体に構成され、絶縁基板を不要にしたので薄くされる。
【0049】
図7及び図8は本発明の混成集積回路の一部分の製造工程を示す断面図である。ここでは前記第1及び第2の導電パターン30A、30B、31A、31Bと、これら第1の導電パターン30A、30B上に固着されたMOSFETQ1、Q2のベアチップ部分について説明する。
【0050】
図7(A)は第1及び第2の導電パターン30A、30B、31A、31Bとなるシート状の導電箔50である。この導電箔50はCuを主材料とした導電箔、Alを主材料とした導電箔、またはFe−Ni等の合金から成る導電箔等を用いることができる。もちろん、他の導電材料でも可能であり、特にエッチングできる導電材、レーザで蒸発できる導電材が好ましい。
【0051】
図7(B)に示す如く、導電箔50の上に、ホトレジスト(耐エッチングマスク)PRを形成し、前記第1及び第2の導電パターン30A、30B、31A、31Bとなる領域を除いて導電箔50が露出するようにホトレジストPRをパターンニングする。
【0052】
図7(cC)に示すごとく、導電箔50を選択的にエッチングして分離溝51A、51B、51Cを形成する。それにより前記分離溝51A、51B、51Cで分離された第1及び第2の導電パターン30A、30B、31A、31Bを形成する。このとき分離溝51A、51B、51Cの下部は繋がっている。
【0053】
次に図8(A)に示すように、第1の導電パターン30A、30B上にパワーMOSFETQ1、Q2のベアチップのドレイン電極側を固着する。またソース電極と第2の導電パターン31A、31Bとにボンディング細線35A、35Bをボールボンディングして接続する。
【0054】
然る後、前記パワーMOSFETQ1、Q2及びボンディング細線35A、35Bを一括して被覆し、且つ分離溝51A、51B、51Cに充填されるように絶縁性樹脂53で共通モールドする。
【0055】
図8(A)に示すように、絶縁性樹脂53はパワーMOSFETQ1、Q2及び第1および第2の導電パターン30A、30B、31A、31Bを完全に被覆し、分離溝51A、51B、51Cには絶縁性樹脂53が充填され一体化される。
【0056】
本工程の特徴は、絶縁性樹脂53を被覆するまでは、導電パターンとなる導電箔50が支持基板となり、図13、図14に示す支持基板となるヘッダー10を不要としたことである。
【0057】
次に点線で示すように、第1および第2の導電パターン30A、30B、31A、31Bの裏面の電極となる部分が露出するまで絶縁性樹脂53を除去する。
【0058】
図8(B)に示すように、前記点線まで絶縁性樹脂53を除去すると、第1および第2の導電パターン30A、30B、31A、31Bは分離される。そして前記第1および第2の導電パターン30A、30B、31A、31Bの裏面が露出された部分にハンダ等の導電材を付着し、裏面電極30a、30b、31a、31bを形成する。
【0059】
図9は前記前述した方法により形成されたスイッチング回路Sの混成集積回路のブロック図である。端子S1、S2は第2の導電パターン31A、31Bの露出された裏面電極31a、31bであり、端子D1、D2は第1の導電パターン30A、30Bの露出された裏面電極30a、30bである。また端子GE1、GE2は第4の導電パターン33A、33Bの露出された裏面電極33a、33bで、測定等に使用される。このように各端子は各導電パターンの露出された裏面電極でそのまま回路基板の印刷配線に接合される。
【0060】
図10はDC−DCコンバータの他の実施例を示すブロック図である。
【0061】
前記DC−DCコンバータにより20Aの負荷電流I0を得ることができるが、それでは負荷電流が不足する場合は前記スイッチング回路Sを並列接続する。本実施例では80Aを必要とする場合で、前記スイッチング回路Sを4つ並列接続している。
【0062】
外付けのスイッチング制御回路1の端子PWM1、2、3、4からのPWM変調されたスイッチング信号f1、f2、f3、f4がドライバ集積回路DA、DB、DC、DDに順次加わると、各ドライバ集積回路DA、DB、DC、DDのMOSFETQ1が順次オンする。一方ドライバ集積回路DA、DB、DC、DDのMOSFETQ2もMOSFETQ1がオフしたときに順次オンする。
【0063】
従ってチョークコイル24A、24B、24C、24Dには、前述したように各ドライバ集積回路DA、DB、DC、DDのMOSFETQ1、Q2のオン・オフに応じて負荷電流I0が流れる。その結果負荷26には前記各チョークコイル24A、24B、24C、24Dに流れる負荷電流I0の4倍の負荷電流I0が取出される。
【0064】
尚、端子ISEN1、2、3、4は各ドライバ集積回路DA、DB、DC、DDの過電流検出端子である。また端子VSENは負荷回路26の過大電圧検出端子である。
【0065】
図11は前記混成集積回路を取付ける印刷基板の平面図である。回路基板300には前記混成集積回路の第1の導電パターン30A、30B、第2の導電パターン31A、31B、第3の導電パターン32、第4の導電パターン33A、33B、33Cの裏面電極に対応して印刷配線300A、300B、310A、310B、320、330が設ける。
【0066】
従って回路基板300前記の印刷配線は第1の導電パターン30A、30B、第2の導電パターン31A、31B、第3の導電パターン32、第4の導電パターン33A、33B、33Cと略同様でよいので、レイアウト設計が容易となる。
【0067】
前記以外に回路基板300にはアースとなる印刷配線GND、電源となる印刷配線VCC及び負荷が接続される印刷配線HCCが設けられている。前記印刷配線はスイッチング回路Sを構成するに必要な個所は接続されている。例えば前記印刷配線VCCは第4の導電パターン33Gに対応して設けられた印刷配線330の一つに接続されている。
【0068】
また印刷配線GNDは第3の導電パターン32に対応して設けられた印刷配線の一つに接続されている。さらに印刷配線310Aに結合された印刷配線340A、340B、340C、340Dと印刷配線HCC間にはチョークコイル24A、24B、24C、24Dが接続される。従って本発明の混成集積回路の裏面電極を前記各対応する印刷配線に接合されるだけで、図1に示すDC−DCコンバータが形成される。
【0069】
さらに、負荷電流を多く必要とする場合に同じスイッチング回路Sを並列接続して使用する場合に、図10に示すような同じパターンの印刷配線を繰り返し配列することでいくつでも対応でき、設計のやり直しも必要としない。
【0070】
【発明の効果】
本発明の混成集積回路はスイッチング素子の一電極を固着した導電パターン及び他の電極を取り付けた導電パターンの裏面電極を直接回路基板の印刷配線に固着するので、従来のごとく回路素子の電極を取り付ける端子を必要とせず、電極小型化及び薄型化できる。
【0071】
また2つのスイッチング素子を設けた第1の導電パターンを水平方向に並設し、前記第1の導電パターンに沿って一電極となる第2の導電パターンを設け、第1の導電パターン上方中央にドライバ集積回路が設けられる第3の導電パターンを形成したので、モールドする絶縁性樹脂のサイズは、横方向では第1および第2の導電パターンでほぼ決められ、縦方向は第1および第3の導電パターンで決められ、端子を必要とした従来のものに比して縦横とも大幅に小さくされる。
【0072】
本発明は第3の導電パターン側方に電極および付属回路素子が設けられる第4の導電パターンを設けたので、コンデンサ等の付属回路素子も絶縁性樹脂の大きさを変えることなく設けることができる。
【0073】
しかも第1の導電パターン、第2の導電パターン、第3の導電パターン、第4の導電パターン、スイッチング素子とドライバ集積回路及び付属回路素子は絶縁性樹脂にて一体に構成され、絶縁基板を不要にしたので薄くされる。
【0074】
さらに第1の導電パターン、第2の導電パターン、第3の導電パターン、第4の導電パターンの裏面に直接外部に露出する電極を設けたので、回路基板の印刷配線は第1の導電パターン、第2の導電パターン、第3の導電パターン、第4の導電パターンと略同一でよく、印刷配線のレイアウト設計が簡単となる。
【0075】
スイッチング回路を構成するチップ状のパワースイッチング素子を固着する第1の導電パターンの少なくとも二辺に沿ってL字状をなす第2の導電パターンを形成し、前記スイッチング素子の電極と第2の導電パターンを二方向に引き出されたボンディング細線で接続する。従ってスイッチング素子の電極と第2の導電パターン間に数多くののボンディング細線をボンディングすることができるので、前記スイッチング素子の電極と第2導電パターン間の抵抗値を小さくできる。
【0076】
さらに第2の導電パターンの裏面に外部電極を設け、前記パワーMOSFETのドレイン電極を前記第1の導電パターンから直接外部電極に取出すようにしたので、前記パワーMOSFETのON抵抗を低減することができる。
【図面の簡単な説明】
【図1】本発明の混成集積回路装置を用いたDC−DCコンバータのブロック図である。
【図2】図1の各部分の信号波形図である。
【図3】同じく図1の各部分の信号波形図である。
【図4】本発明の混成集積回路装置に用いられた導電パターンの平面図である。
【図5】本発明の混成集積回路装置に用いられた導電パターンの裏面図である。
【図6】本発明の混成集積回路装置の平面図である。
【図7】本発明の混成集積回路装置の製造工程を示す断面図である。
【図8】同じく本発明の混成集積回路装置の製造工程を示す断面図である。
【図9】本発明の混成集積回路装置により形成されたスイッチング回路のブロック図である。
【図10】本発明の混成集積回路装置をDC−DCコンバータの他の実施例を示すブロック図である。
【図11】本発明の混成集積回路装置を取付ける回路基板の平面図である。
【図12】従来のDC−DCコンバータのブロック図である。
【図13】従来の半導体装置の断面図である。
【図14】従来の半導体装置の平面図である。
【図15】同じく従来の半導体装置の平面図である。
【符号の説明】
21 スイッチング制御回路
30A、30B 第1の導電パターン
31A、31B 第2の導電パターン
32 第3の導電パターン
33A、33B 第4の導電パターン
35A、35B ボンディング細線
Q1、Q2 MOSFET
D ドライバ回路
S スイッチング回路
【発明の属する技術分野】
本発明は支持基板を不要にし薄型のスイッチング回路を内蔵するのに適した小型で薄型の混成集積回路装置に関するものである。
【0002】
【従来の技術】
携帯電話、携帯用のコンピュータ等に採用される回路装置は、小型化、薄型化及び軽量化が一段と求められている。特に二次電池より昇圧された電源電圧を用いる携帯機器では必ずDC−DCコンバータが不可欠であり、小型化、薄型化及び軽量化したDC−DCコンバータが求められる。かかるDC−DCコンバータでは二次電池に直列にスイッチング素子を接続するので、このスイッチング素子のON抵抗も極めて小さくするニーズがある。
【0003】
図12は従来のDC−DCコンバータのブロック図である。
【0004】
スイッチング制御回路1からパルス状のスイッチング信号を発生する。昇圧回路3、4は前記スイッチング信号を昇圧するもので、昇圧したスイッチング信号はパワーMOSFETQ1、Q2のゲート電極に加わる。前記パワーMOSFETQ1、Q2の結合されたソース電極とドレイン電極にはチョークコイル5とコンデンサ6とよりなる平滑回路を介して負荷7が接続されている。
【0005】
次に前記DC−DCコンバータの動作を説明する。前記スイッチング制御回路1から発生されるパルス状のスイッチング信号はインバータ2を介して上側の昇圧回路3に加わると共に下側の昇圧回路4に直接加わる。前記昇圧回路3、4に加わったスイッチング信号は昇圧され、パワーMOSFETQ1、Q2のゲート電極に加わる。
【0006】
前記パワーMOSFETQ1とパワーMOSFETQ2のゲート電極に加わる前記スイッチング信号は交互にハイレベルとローレベルを繰返す。上側のパワーMOSFETQ1のゲート電極に加わるスイッチング信号がハイレベルのとき、前記上側のパワーMOSFETQ1がオンし、ドレイン・ソース電流ID1が流れる。
【0007】
次に下側のパワーMOSFETQ2のゲート電極に加わるスイッチング信号がハイレベルになると、前記した下側のパワーMOSFETQ2がオンし、ドレイン・ソース電流ID2が流れる。
【0008】
このような動作を繰返すことにより負荷電流が流れ、負荷7に所定の動作電圧を供給する。前記MOSFETQ1、Q2のオン・オフ期間を変えることにより、負荷7に供給される所定の動作電圧の大きさが決められ、負荷電流を供給する。前記DC−DCコンバータに用いられる昇圧回路3、4及びパワーMOSFETQ1、Q2等は回路基板に取り付けれ組立てられる。
【0009】
図13は上記パワーMOSFETQ1を回路基板に実装した断面図である。銅を素材とした打ち抜きフレームであり、このフレームのヘッダー10上に半田あるいは銀ペーストよりなるプリフォーム材11でパワーMOSFETQ1のベアチップが固着される。パワーMOSFETQ1のベアチップ12の下面は金の裏張り電極(図示せず)によりドレイン電極が形成され、上面にはアルミニウムの蒸着によりゲート電極とソース電極が形成される。
【0010】
フレームのドレイン端子13にはヘッダー10と連結されているので、ドレイン電極と直結され、ゲート電極およびソース電極は金のボンディング細線14を用いたボールボンディングによりソース端子15及びゲート端子16と電気的に接続される。従って、パワーMOSFETQ1のON抵抗を減少させるためにはフレーム材、プリフォーム材、ボンディング細線14、チップ上面のソース電極の電極材料の持つ抵抗を少なくする必要がある。
【0011】
図14および図15はボンディング細線に工夫をしてON抵抗を引き下げた従来の技術を説明する平面図である。
【0012】
図14はソース電極とソース端子15を接続するボンディング細線14を4本に増やし、電流容量を改善したものである。又図15はソース電極とソース端子15を接続するボンディング細線14を短い2本と長い2本の4本に増やし、電流容量を改善し、さらにソース電極へのボンディング個所を広げることによりソース電極の持つ抵抗を減少させたものである。
【0013】
【発明が解決しようとする課題】
携帯機器では小型化、薄型化が要求される。しかし従来はMOSFETQ1、Q2を銅等の打ち抜きフレームに固着すると共に、フレームを延長し側方にドレイン端子を引き出す。またソース電極およびゲート電極を側方に設けたソース端子およびゲート端子にボンディグ細線で接続し、これらを樹脂でモールドし、かる個別モールドしたMOSFETQ1、Q2をプリント基板に実装するために、各端子が側方に伸び専有面積が大きくなり小型化出来ず、また端子の分薄型化が出来ない。
【0014】
またMOSFETQ1、Q2、スイッチング制御回路および付属回路素子を個別に回路基板に取り付けていたため、回路基板のレイアウトの設計を回路毎にする必要があり面倒であり、且つこれらMOSFETQ1、Q2およびスイッチング制御回路等の回路基板での取り付け密度が上がらず、回路基板自体が大型化した。
【0015】
【課題を解決するための手段】
本発明は混成集積回路装置自体の小型化、薄型化を図ると共に、混成集積回路装置を取り付ける回路基板の設計の容易化および小型化を図るもので、
スイッチング制御回路から発生されるスイッチング信号により2つのスイッチング素子を交互にスイッチングし、負荷に所定の動作電圧を供給するスイッチング回路を内蔵する混成集積回路装置において、水平方向に第1の導電パターンを近接して配置し、該第1の導電パターンに沿って第2の導電パターンを設け、前記第1の導電パターン上方中央に第3の導電パターンを設け、前記第3の導電パターンの両側に複数の第4の導電パターンを設け、
前記第1の導電パターンにスイッチング素子を載置し、スイッチング素子の上面電極と前記第2の導電パターンとをボンディング細線で接続し、第3の導電パターンにスイッチング制御集積回路を固着し、該スイッチング制御集積回路の各電極端子を対応する第4の導電パターンにボンディング細線で接続すると共に、前記第4の導電パターンに付属回路素子を取り付け、
前記第1、第2、および第3及び第4の導電パターンの裏面に第1、第2および第3の外部電極を設け、露出させて前記第1、第2および第3及び第4の導電パターンおよびこれら導電パターンに固着した回路素子前記スイッチング素子と前記スイッチング制御集積回路を絶縁性樹脂で一体にモールドした混成集積回路装置を提供する。
【0016】
また本発明は絶縁性樹脂のサイズは、横方向では前記第1および第2の導電パターンでほぼ決められ、縦方向は前記第1および第3の導電パターンで決められる付属回路素子はチップコンデンサであり、延長して対向させた第4の導電パターン間に前記チップコンデンサの電極を固着した混成集積回路装置を提供する。
【0017】
さらに本発明は第3の導電パターンの側に第4の導電パターンを設け、該第4の導電パターンに前記スイッチング制御集積回路の外付けのチップ部品を固着し前記絶縁性樹脂で一体にモールドする前記第1、第2、第3及び第4の裏面に外部電極を設け、前記第1、第2、第3及び第4の導電パターンから直接外部電極に取出し、薄型化及び小型化した混成集積回路装置を提供する。
【0018】
本発明はスイッチング素子としてMOSFETを用い、ゲート電極を前記スイッチング制御集積回路の方向にボンディング細線で引き出し、ソース電極は前記第2の導電パターンにボンディング細線で引き出し、前記ボンディング細線の長さを短く接続する混成集積回路装置を提供する。
【0019】
【発明の実施の形態】
本発明の混成集積回路装置を図1〜図9に従って説明する。
【0020】
図1は本発明の混成集積回路を用いたDC−DCコンバータのブロック図である。
【0021】
前記DC−DCコンバータはPWM変換されたスイッチング信号fを発生するスイッチング制御回路21と、ドライバ集積回路DとパワーMOSFETQ1、Q2とで構成されるスイッチング回路Sおよび負荷回路Fとよりなる。前記ドライバ集積回路DはBOOT型昇圧回路22及び昇圧回路23よりなる。
【0022】
前記BOOT型昇圧回路22及び昇圧回路23はPWM端子に加えられるスイッチング制御回路21からのPWM変調されたスッチング信号fを昇圧して、ゲート信号を高め前記パワーMOSFETQ1、Q2の低損失化を図っている。
【0023】
又BOOT型昇圧回路22の端子BOOTと端子PHASE間にはチップコンデンサCが接続されおり、前記BOOT型昇圧回路22の端子UGATEからは前記PWM変換されたスイッチング信号fを昇圧しゲート信号G1を発生する。
【0024】
昇圧回路23は前記PWM変換されたスイッチング信号fを昇圧し端子LGATEからゲート信号G2を発生する。前記ゲート信号G1とゲート信号G2は何れか一方がハイレベルのときローレベルになるようにしている。
【0025】
前記上側のMOSFETQ1のソース電極と下側のMOSFETQ2のドレイン電極は結合されている。前記上側のMOSFETQ1のドレイン電極は入力電源VDDに接続され、また下側のMOSFETQ2のソース電極はGNDに接続されている。
【0026】
前記上側のMOSFETQ1のゲート電極には端子UGATEからのゲート信号G1が加わり、下側のMOSFETQ2のゲート電極には端子LGATEからのゲート信号G2が加わる。前記結合された上側のMOSFETQ1のソース電極と下側のMOSFETQ2のドレイン電極にはチップコンデンサCの一端が接続されると共に平滑回路を構成するチョークコイル24、平滑コンデンサ25及び負荷26が接続されている。
【0027】
図2及び図3に基づいて前記DC−DCコンバータの動作を説明する。
【0028】
スイッチング制御回路1からPWM変換されたスイッチング信号fを発生すると、ドライバ集積回路Dの端子PWMに加わる。前記ドライバ集積回路Dに加えられたスイッチング信号はBOOT型昇圧回路2及び昇圧回路3で昇圧され、端子UGATE及びLGATEから夫々ゲート信号G1、G2を発生する。ゲート信号G2がハイレベルとなると下側のMOSFETQ2がオンされ、ドレイン・ソース電流ID2が流れる。これと同時にチップコンデンサCにチャージされる。
【0029】
次にゲート信号G2がローレベルとなり、ゲート信号G1がハイレベルとなると、MOSFETQ2がオフされチップコンデンサCにチャージされた電圧と端子PHASEの端子電圧がゲート電極に加わり、上側のMOSFETQ1がオンされるので、ドレイン・ソース電流ID1が流れる。
【0030】
このような動作を繰返すことにより、負荷電流I0が流れ負荷26に動作電圧を供給する。前記MOSFETQ1、Q2のオン・オフ期間はスイッチング信号fとスイッチング制御回路1の端子VSENに帰還される出力帰還信号によるDUTY制御によって決まり、負荷26に供給される負荷電流I0の大きさが決められる。従ってPWM変換されたスイッチング信号fのデューテイを決めることにより必要とする大きさの動作電圧を負荷26に供給できる。
【0031】
図4〜図6に従って前記DC−DCコンバータのドライバ集積回路DとMOSFETQ1、Q2よりなるスイッチング回路Sが形成された本発明に係る混成集積回路装置を説明する。
【0032】
図4は本発明の混成集積回路装置に用いられた導電パターンの平面図である。下方には矩形をなす二つの第1の導電パターン30A、30Bが水平方向に近接し配置されている。前記第1の導電パターン30A、30Bは前記MOSFETQ1、Q2のベアチップのドレイン電極が接合される。前記第1の導電パターン30A、30Bの2辺に沿ってソース電極が接続されるL字状の第2の導電パターン31A、31Bが設けられている。
【0033】
前記第1の導電パターン30A、30Bが設けられている上方中央には第1の導電パターン30A、30Bより小さい第3の導電パターン32が設けられている。第3の導電パターン32は前記ドライバ集積回路Dが載置される。前記第3の導電パターン32の両側には複数個の第4の導電パターン33A、33B、33C・・・が設けられている。
【0034】
前記導電パターン33A、33Bはドライバ集積回路Dの端子UGATE、LGATEが接続されると共に前記MOSFETQ1、Q2のゲート電極が接続される。導電パターン33C、33Dはドライバ集積回路Dの端子PHASEと端子BOOTとが接続される。
【0035】
図5は本発明の混成集積回路装置に用いられた導電パターンの裏面図である。後述する如く、前記第1、第2、第3及び第4の導電パターン30A、30B、31A、31B、32,33A、33B、33C・・・の裏面を外部電極となる部分を除いて樹脂で覆う。そして樹脂で覆われていない部分を露出させ外部電極30a、30b、31a、31b、32a、33a、33b、33c・・・等を形成している。
【0036】
図6は前記各導電パターンにMOSFETQ1、Q2のベアチップ、ドライバ集積回路D及びチップ状のチップコンデンサC1、C2、C3・・・を取付け構成された本発明の混成集積回路の平面図である。
【0037】
前記第1の導電パターン30A、30Bには前述したスイッチング回路Sを構成するMOSFETQ1、Q2のベアチップを載せ、これらMOSFETQ1、Q2のベアチップのドレイン電極を固着している。
【0038】
又表面のソース電極S1、S2はXY二方向に引き出された複数本のボンディング細線35A、35Bで第2の導電パターン31A、31Bにボールボンディングし電気的に接続している。前記第2の導電パターン31A、31BはL字状をなすので、XY二方向に引出され多くのボンディング細線35A、35Bをボンディングすることができる。そのためMOSFETQ1、Q2のソース電極S1、S2と第2導電パターン31A、31B間のON抵抗値を小さくできる。
【0039】
又前記第3の導電パターン32にはドライバ集積回路Dが取り付けられる。前記ドライバ集積回路Dの端子UGATEは細長い第4の導電パターン33Aの一端にボンディング細線38Aで接続されている。同様にドライバ集積回路Dの端子LGATEは第4の導電パターン33Bにボンディング細線38Bで接続されている。
【0040】
前記第4の導電パターン33Aには前記MOSFETQ1のゲート電極がボンディング細線37Aをワイヤーボンデイングし接続され、第4の導電パターン33BにはMOSFETQ2のゲート電極がボンディング細線37Bをワイヤーボンデイングし接続されている。
【0041】
MOSFETQ1、Q2はドレイン電極を直接第1の導電パターン30A、30Bに取り付け、且つソース電極及びゲート電極を第2の導電パターン31A、31Bに接続した後、単一モールドするので、図13から図15に示めす各ソース、ドレインあるいはゲート電極を取出す各端子13、14、15を必要とせず、小型化且つ薄型化できる。
【0042】
又MOSFETQ1、Q2は第1の導電パターン上に固着されるので、それぞれのドレイン電極は第1の導電パターンから直接第1の外部電極で取り出されるので、実装するプリント基板のパターンまでが最短である。
【0043】
ソース電極も21本のボンデイング細線で第2の導電パターンに取り出されるので、従来の図14および図15に示す個別モールド構造よりも5倍以上のボンディング細線があり、両者でON抵抗を大幅に低減できる。
【0044】
前記ドライバ集積回路Dの端子PHASEと端子BOOTは導電パターン33Cと導電パターン33Dにボンディング細線39A、39Bで接続されている。又前記第4の導電パターン33Cと導電パターン33Dは延長し対向する細長部33CC及び33DDを形成している。そして対向する前記細長部33CCと33DD間にはチップのチップコンデンサC1、C2、C3・・・が取り付けられている。チップコンデンサC1、C2、C3・・・は必要とする容量値に応じて数が決められる。前記ドライバ集積回路Dの端子VCCと端子PVCCは導電パターン33Fと導電パターン33Eにボンディング細線40、41で接続されている。
【0045】
前記下方にスイッチング用の2つのMOSFETQ1、Q2を設ける第1の導電パターン30A、30Bを水平方向に並設し、前記第1の導電パターン30A、30Bに沿って側方にソース電極となる第2の導電パターン31A、31Bを設け、上方中央にドライバ集積回路Dが設けられる第3の導電パターン32を形成し、且つ第3の導電パターンを形成した側方に電極および付属回路素子が設けられる第4の導電パターン33A、33B、33Cを設けている。
【0046】
従って混成集積回路装置の縦横の大きさは共に約9mmと小さくできる。即ち縦の寸法は約第1の導電パターン30A、30Bの3.3mmと第2の導電パターン31A、31Bの幅0.6mm及び第4の導電パターン33Dの長さ3.8mmの和となり、一方横の寸法は約第1の導電パターン30A、30Bの合計寸法5.9mmと第2の導電パターン31A、31Bの長さの合計寸法1.2mmとの和である。上述したように、混成集積回路装置の横方向のサイズはほぼ第1および第2の導電パターン30A、B、31A、Bの大きさで決められ、縦方向のサイズはほぼ第1および第3の導電パターン30A、B、32の大きさで決められる。
【0047】
このように本発明の混成集積回路装置は端子を必要とせず各導電パターンの裏面に電極を形成したので、図13から図14に示した半導体装置でスイッチング回路Sを形成したものに比較し、縦の寸法で1/3にされ、横の寸法で1/2になった。
【0048】
しかも第1の導電パターン30A、30B、第2の導電パターン31A、31B、第3の導電パターン32、第4の導電パターン33A、33B、33C、MOSFETQ1、Q2とドライバ集積回路D及びチップコンデンサC1、C2、C3・・・等は絶縁性樹脂53にて一体に構成され、絶縁基板を不要にしたので薄くされる。
【0049】
図7及び図8は本発明の混成集積回路の一部分の製造工程を示す断面図である。ここでは前記第1及び第2の導電パターン30A、30B、31A、31Bと、これら第1の導電パターン30A、30B上に固着されたMOSFETQ1、Q2のベアチップ部分について説明する。
【0050】
図7(A)は第1及び第2の導電パターン30A、30B、31A、31Bとなるシート状の導電箔50である。この導電箔50はCuを主材料とした導電箔、Alを主材料とした導電箔、またはFe−Ni等の合金から成る導電箔等を用いることができる。もちろん、他の導電材料でも可能であり、特にエッチングできる導電材、レーザで蒸発できる導電材が好ましい。
【0051】
図7(B)に示す如く、導電箔50の上に、ホトレジスト(耐エッチングマスク)PRを形成し、前記第1及び第2の導電パターン30A、30B、31A、31Bとなる領域を除いて導電箔50が露出するようにホトレジストPRをパターンニングする。
【0052】
図7(cC)に示すごとく、導電箔50を選択的にエッチングして分離溝51A、51B、51Cを形成する。それにより前記分離溝51A、51B、51Cで分離された第1及び第2の導電パターン30A、30B、31A、31Bを形成する。このとき分離溝51A、51B、51Cの下部は繋がっている。
【0053】
次に図8(A)に示すように、第1の導電パターン30A、30B上にパワーMOSFETQ1、Q2のベアチップのドレイン電極側を固着する。またソース電極と第2の導電パターン31A、31Bとにボンディング細線35A、35Bをボールボンディングして接続する。
【0054】
然る後、前記パワーMOSFETQ1、Q2及びボンディング細線35A、35Bを一括して被覆し、且つ分離溝51A、51B、51Cに充填されるように絶縁性樹脂53で共通モールドする。
【0055】
図8(A)に示すように、絶縁性樹脂53はパワーMOSFETQ1、Q2及び第1および第2の導電パターン30A、30B、31A、31Bを完全に被覆し、分離溝51A、51B、51Cには絶縁性樹脂53が充填され一体化される。
【0056】
本工程の特徴は、絶縁性樹脂53を被覆するまでは、導電パターンとなる導電箔50が支持基板となり、図13、図14に示す支持基板となるヘッダー10を不要としたことである。
【0057】
次に点線で示すように、第1および第2の導電パターン30A、30B、31A、31Bの裏面の電極となる部分が露出するまで絶縁性樹脂53を除去する。
【0058】
図8(B)に示すように、前記点線まで絶縁性樹脂53を除去すると、第1および第2の導電パターン30A、30B、31A、31Bは分離される。そして前記第1および第2の導電パターン30A、30B、31A、31Bの裏面が露出された部分にハンダ等の導電材を付着し、裏面電極30a、30b、31a、31bを形成する。
【0059】
図9は前記前述した方法により形成されたスイッチング回路Sの混成集積回路のブロック図である。端子S1、S2は第2の導電パターン31A、31Bの露出された裏面電極31a、31bであり、端子D1、D2は第1の導電パターン30A、30Bの露出された裏面電極30a、30bである。また端子GE1、GE2は第4の導電パターン33A、33Bの露出された裏面電極33a、33bで、測定等に使用される。このように各端子は各導電パターンの露出された裏面電極でそのまま回路基板の印刷配線に接合される。
【0060】
図10はDC−DCコンバータの他の実施例を示すブロック図である。
【0061】
前記DC−DCコンバータにより20Aの負荷電流I0を得ることができるが、それでは負荷電流が不足する場合は前記スイッチング回路Sを並列接続する。本実施例では80Aを必要とする場合で、前記スイッチング回路Sを4つ並列接続している。
【0062】
外付けのスイッチング制御回路1の端子PWM1、2、3、4からのPWM変調されたスイッチング信号f1、f2、f3、f4がドライバ集積回路DA、DB、DC、DDに順次加わると、各ドライバ集積回路DA、DB、DC、DDのMOSFETQ1が順次オンする。一方ドライバ集積回路DA、DB、DC、DDのMOSFETQ2もMOSFETQ1がオフしたときに順次オンする。
【0063】
従ってチョークコイル24A、24B、24C、24Dには、前述したように各ドライバ集積回路DA、DB、DC、DDのMOSFETQ1、Q2のオン・オフに応じて負荷電流I0が流れる。その結果負荷26には前記各チョークコイル24A、24B、24C、24Dに流れる負荷電流I0の4倍の負荷電流I0が取出される。
【0064】
尚、端子ISEN1、2、3、4は各ドライバ集積回路DA、DB、DC、DDの過電流検出端子である。また端子VSENは負荷回路26の過大電圧検出端子である。
【0065】
図11は前記混成集積回路を取付ける印刷基板の平面図である。回路基板300には前記混成集積回路の第1の導電パターン30A、30B、第2の導電パターン31A、31B、第3の導電パターン32、第4の導電パターン33A、33B、33Cの裏面電極に対応して印刷配線300A、300B、310A、310B、320、330が設ける。
【0066】
従って回路基板300前記の印刷配線は第1の導電パターン30A、30B、第2の導電パターン31A、31B、第3の導電パターン32、第4の導電パターン33A、33B、33Cと略同様でよいので、レイアウト設計が容易となる。
【0067】
前記以外に回路基板300にはアースとなる印刷配線GND、電源となる印刷配線VCC及び負荷が接続される印刷配線HCCが設けられている。前記印刷配線はスイッチング回路Sを構成するに必要な個所は接続されている。例えば前記印刷配線VCCは第4の導電パターン33Gに対応して設けられた印刷配線330の一つに接続されている。
【0068】
また印刷配線GNDは第3の導電パターン32に対応して設けられた印刷配線の一つに接続されている。さらに印刷配線310Aに結合された印刷配線340A、340B、340C、340Dと印刷配線HCC間にはチョークコイル24A、24B、24C、24Dが接続される。従って本発明の混成集積回路の裏面電極を前記各対応する印刷配線に接合されるだけで、図1に示すDC−DCコンバータが形成される。
【0069】
さらに、負荷電流を多く必要とする場合に同じスイッチング回路Sを並列接続して使用する場合に、図10に示すような同じパターンの印刷配線を繰り返し配列することでいくつでも対応でき、設計のやり直しも必要としない。
【0070】
【発明の効果】
本発明の混成集積回路はスイッチング素子の一電極を固着した導電パターン及び他の電極を取り付けた導電パターンの裏面電極を直接回路基板の印刷配線に固着するので、従来のごとく回路素子の電極を取り付ける端子を必要とせず、電極小型化及び薄型化できる。
【0071】
また2つのスイッチング素子を設けた第1の導電パターンを水平方向に並設し、前記第1の導電パターンに沿って一電極となる第2の導電パターンを設け、第1の導電パターン上方中央にドライバ集積回路が設けられる第3の導電パターンを形成したので、モールドする絶縁性樹脂のサイズは、横方向では第1および第2の導電パターンでほぼ決められ、縦方向は第1および第3の導電パターンで決められ、端子を必要とした従来のものに比して縦横とも大幅に小さくされる。
【0072】
本発明は第3の導電パターン側方に電極および付属回路素子が設けられる第4の導電パターンを設けたので、コンデンサ等の付属回路素子も絶縁性樹脂の大きさを変えることなく設けることができる。
【0073】
しかも第1の導電パターン、第2の導電パターン、第3の導電パターン、第4の導電パターン、スイッチング素子とドライバ集積回路及び付属回路素子は絶縁性樹脂にて一体に構成され、絶縁基板を不要にしたので薄くされる。
【0074】
さらに第1の導電パターン、第2の導電パターン、第3の導電パターン、第4の導電パターンの裏面に直接外部に露出する電極を設けたので、回路基板の印刷配線は第1の導電パターン、第2の導電パターン、第3の導電パターン、第4の導電パターンと略同一でよく、印刷配線のレイアウト設計が簡単となる。
【0075】
スイッチング回路を構成するチップ状のパワースイッチング素子を固着する第1の導電パターンの少なくとも二辺に沿ってL字状をなす第2の導電パターンを形成し、前記スイッチング素子の電極と第2の導電パターンを二方向に引き出されたボンディング細線で接続する。従ってスイッチング素子の電極と第2の導電パターン間に数多くののボンディング細線をボンディングすることができるので、前記スイッチング素子の電極と第2導電パターン間の抵抗値を小さくできる。
【0076】
さらに第2の導電パターンの裏面に外部電極を設け、前記パワーMOSFETのドレイン電極を前記第1の導電パターンから直接外部電極に取出すようにしたので、前記パワーMOSFETのON抵抗を低減することができる。
【図面の簡単な説明】
【図1】本発明の混成集積回路装置を用いたDC−DCコンバータのブロック図である。
【図2】図1の各部分の信号波形図である。
【図3】同じく図1の各部分の信号波形図である。
【図4】本発明の混成集積回路装置に用いられた導電パターンの平面図である。
【図5】本発明の混成集積回路装置に用いられた導電パターンの裏面図である。
【図6】本発明の混成集積回路装置の平面図である。
【図7】本発明の混成集積回路装置の製造工程を示す断面図である。
【図8】同じく本発明の混成集積回路装置の製造工程を示す断面図である。
【図9】本発明の混成集積回路装置により形成されたスイッチング回路のブロック図である。
【図10】本発明の混成集積回路装置をDC−DCコンバータの他の実施例を示すブロック図である。
【図11】本発明の混成集積回路装置を取付ける回路基板の平面図である。
【図12】従来のDC−DCコンバータのブロック図である。
【図13】従来の半導体装置の断面図である。
【図14】従来の半導体装置の平面図である。
【図15】同じく従来の半導体装置の平面図である。
【符号の説明】
21 スイッチング制御回路
30A、30B 第1の導電パターン
31A、31B 第2の導電パターン
32 第3の導電パターン
33A、33B 第4の導電パターン
35A、35B ボンディング細線
Q1、Q2 MOSFET
D ドライバ回路
S スイッチング回路
Claims (5)
- スイッチング制御回路から発生されるスイッチング信号により2つのスイッチング素子を交互にスイッチングし、負荷に所定の動作電圧を供給するスイッチング回路を内蔵する混成集積回路装置において、
水平方向に第1の導電パターンを近接して配置し、該第1の導電パターンに沿って第2の導電パターンを設け、前記第1の導電パターン上方中央に第3の導電パターンを設け、
前記第3の導電パターンの両側に複数の第4の導電パターンを設け、
前記第1の導電パターンにスイッチング素子を載置し、スイッチング素子の上面電極と前記第2の導電パターンとをボンディング細線で接続し、第3の導電パターンにスイッチング制御集積回路を固着し、
該スイッチング制御集積回路の各電極端子を対応する第4の導電パターンにボンディング細線で接続すると共に、前記第4の導電パターンに付属回路素子を取り付け、
前記第1、第2、および第3及び第4の導電パターンの裏面に第1、第2および第3の外部電極を設け、露出させて前記第1、第2および第3及び第4の導電パターンおよびこれら導電パターンに固着した回路素子前記スイッチング素子と前記スイッチング制御集積回路を絶縁性樹脂で一体にモールドしたことを特徴とする混成集積回路装置。 - 前記絶縁性樹脂のサイズは、横方向では前記第1および第2の導電パターンでほぼ決められ、縦方向は前記第1および第3の導電パターンで決められる付属回路素子はチップコンデンサであり、延長して対向させた第4の導電パターン間に前記チップコンデンサの電極を固着したことを特徴とする請求項1記載の混成集積回路装置。
- 前記第3の導電パターンの側に第4の導電パターンを設け、該第4の導電パターンに前記スイッチング制御集積回路の外付けのチップ部品を固着し前記絶縁性樹脂で一体にモールドする前記第1、第2、第3及び第4の裏面に外部電極を設け、前記第1、第2、第3及び第4の導電パターンから直接外部電極に取出し、薄型化及び小型化したことを特徴とする請求項1記載の混成集積回路装置。
- 前記チップ部品としてチップコンデンサを用いることを特徴とする請求項3記載の混成集積回路装置。
- 前記スイッチング素子としてMOSFETを用い、ゲート電極を前記スイッチング制御集積回路の方向にボンディング細線で引き出し、ソース電極は前記第2の導電パターンにボンディング細線で引き出し、前記ボンディング細線の長さを短く接続することを特徴とする請求項1記載の混成集積回路装置。
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JP2007227416A (ja) * | 2006-02-21 | 2007-09-06 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
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- 2002-07-18 JP JP2002209971A patent/JP2004055755A/ja active Pending
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