JPH01770A - 化合物半導体集積回路 - Google Patents
化合物半導体集積回路Info
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- JPH01770A JPH01770A JP62-64015A JP6401587A JPH01770A JP H01770 A JPH01770 A JP H01770A JP 6401587 A JP6401587 A JP 6401587A JP H01770 A JPH01770 A JP H01770A
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- JP
- Japan
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- compound semiconductor
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- integrated circuit
- gaas
- semiconductor integrated
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は化合物半導体を基板として用いた集積回路に関
する。
する。
（従来の技術）
現在、集積回路は主にシリコン（Ｓｉ）を基板として作
られているが、例えばＧａＡｓはＳｉよりも電子移動度
が大きく、また、半絶縁性基板を作ることが可能である
ため、ＧａＡｓを集積回路基板として用いれば、Ｓｉを
基板として用いるよりも高速動作を実現できる。ＧａＡ
ｓを基板として用いたＧａＡｓ集積回路の基本素子とし
ては、ＧａＡｓショットキ障壁接合ゲート型電界効果ト
ランジスタ（以後ＧａＡｓ ＭＥＳＦＥＴと記す）が多
く用いられている。また、基本回路構成としては、ＤＣ
ＦＬ（Ｄｉｒｅｃｔ Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇ
ｉｃ）、ＢＥＬ（Ｂｕｆｆｕｒｅｄ ＦＥＴ Ｌｏｇｉ
ｃ） 、５ＣＦＬ（Ｓｏｕｒｃｅ ＣｏｕｐｌｅｄＦＥ
Ｔ Ｌｏｇｉｃ）などがあるが１．このうちＤＣＦＬお
よび５ＣＦＬでは、しきい値電圧の異なったＦＥＴを同
一基板上に形成する必要がある。
られているが、例えばＧａＡｓはＳｉよりも電子移動度
が大きく、また、半絶縁性基板を作ることが可能である
ため、ＧａＡｓを集積回路基板として用いれば、Ｓｉを
基板として用いるよりも高速動作を実現できる。ＧａＡ
ｓを基板として用いたＧａＡｓ集積回路の基本素子とし
ては、ＧａＡｓショットキ障壁接合ゲート型電界効果ト
ランジスタ（以後ＧａＡｓ ＭＥＳＦＥＴと記す）が多
く用いられている。また、基本回路構成としては、ＤＣ
ＦＬ（Ｄｉｒｅｃｔ Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇ
ｉｃ）、ＢＥＬ（Ｂｕｆｆｕｒｅｄ ＦＥＴ Ｌｏｇｉ
ｃ） 、５ＣＦＬ（Ｓｏｕｒｃｅ ＣｏｕｐｌｅｄＦＥ
Ｔ Ｌｏｇｉｃ）などがあるが１．このうちＤＣＦＬお
よび５ＣＦＬでは、しきい値電圧の異なったＦＥＴを同
一基板上に形成する必要がある。
（発明が解決しようとする問題点）
従来、しきい値電圧の異なるＦＥＴを同一基板上に形成
するためにはキャリア密度あるいは厚さの異なるＧａＡ
ｓ結晶層を動作領域とするＦＥＴを同一基板上に形成し
ていた。しかし、このような方法ではｎ型ＧａＡｓ結晶
層を形成するための工程が複数回必要であり、工程が煩
雑であるという欠点があった。
するためにはキャリア密度あるいは厚さの異なるＧａＡ
ｓ結晶層を動作領域とするＦＥＴを同一基板上に形成し
ていた。しかし、このような方法ではｎ型ＧａＡｓ結晶
層を形成するための工程が複数回必要であり、工程が煩
雑であるという欠点があった。
本発明の目的は、製造工程を簡略化したしきい値電圧の
異なるＦＥＴを含むＧａＡｓ集積回路を提供するもので
ある。
異なるＦＥＴを含むＧａＡｓ集積回路を提供するもので
ある。
（問題点を解決するための手段）
本発明の集積回路は化合物半導体基板の面方位（１００
）面上に形成された同一種類の動作層を有するショット
キ障壁、接合ゲート型電界効果トランジスタのゲート電
極を制御すべきしきい値電圧の大きさに応じて各々異な
る方位に配置し、該トランジスタを有する化合物半導体
基板の裏面に応力を有する絶縁膜あるいは金属膜が設け
られていることを特徴とする。化合物半導体集積回路で
構成される。
）面上に形成された同一種類の動作層を有するショット
キ障壁、接合ゲート型電界効果トランジスタのゲート電
極を制御すべきしきい値電圧の大きさに応じて各々異な
る方位に配置し、該トランジスタを有する化合物半導体
基板の裏面に応力を有する絶縁膜あるいは金属膜が設け
られていることを特徴とする。化合物半導体集積回路で
構成される。
（作用）
本発明は基板の裏面に応力を有する金属膜を被着して基
板を曲げた場合、ＧａＡｓ ＭＥＳＦＥＴのしきい値電
圧ＶＴが基板の曲率またはそり量に比例して変化し、そ
の変化の方向がＭＥＳＦＥＴの方位によって異なるとい
う発見に基づいたものである。第２図に短冊状に切断し
たＧａＡｓ基板上に形成された異なる方位を有するＦＥ
ＴのｖＴと基板のそり量の関係を示したもので、第３図
はこの２種類のＦＥＴの方位と結晶エッチの関係を示し
ている。図中３１は面方位（１００）ノ基板面、３２は
［０１月方位）ＦＥＴ、３３は［０１１］方位のＦＥＴ
である。第２図よりそりを加えた場合［０１１］と［０
１月の方位によってＶＴの変化が逆方向に移行し、異な
るＶＴを有することがわかる。
板を曲げた場合、ＧａＡｓ ＭＥＳＦＥＴのしきい値電
圧ＶＴが基板の曲率またはそり量に比例して変化し、そ
の変化の方向がＭＥＳＦＥＴの方位によって異なるとい
う発見に基づいたものである。第２図に短冊状に切断し
たＧａＡｓ基板上に形成された異なる方位を有するＦＥ
ＴのｖＴと基板のそり量の関係を示したもので、第３図
はこの２種類のＦＥＴの方位と結晶エッチの関係を示し
ている。図中３１は面方位（１００）ノ基板面、３２は
［０１月方位）ＦＥＴ、３３は［０１１］方位のＦＥＴ
である。第２図よりそりを加えた場合［０１１］と［０
１月の方位によってＶＴの変化が逆方向に移行し、異な
るＶＴを有することがわかる。
ＧａＡｓのようにせん亜鉛鉱構造では結晶に歪みが加え
られると分極が誘起され、その分極により電荷が発生す
ることが知られている。そして、その電荷は結晶方位に
よって異なるため、本実験のように方位依存性が現われ
たものと考えられる。
られると分極が誘起され、その分極により電荷が発生す
ることが知られている。そして、その電荷は結晶方位に
よって異なるため、本実験のように方位依存性が現われ
たものと考えられる。
（実施例）
次に、本発明の一実施例について図面を参照して説明す
る。
る。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
めの工程順に示した半導体チップの断面図である。
先ず、第１図（ａ）に示すようにＧａＡｓの半絶縁性基
板５の表面にＳｉイオンを５０ＫｅＶ、２．５刈０１２
ｃｍ−２の条件でイオン注入し、さらにＡｓ圧雰囲気中
で８００’Ｃｌ２Ｏ分間のアニールを行い、ＧａＡｓ動
作層３を形成する。
板５の表面にＳｉイオンを５０ＫｅＶ、２．５刈０１２
ｃｍ−２の条件でイオン注入し、さらにＡｓ圧雰囲気中
で８００’Ｃｌ２Ｏ分間のアニールを行い、ＧａＡｓ動
作層３を形成する。
次に、第１図（ｂ）に示すように、動作層３を覆うよう
に半絶縁性基板５上に、タングステンシリサイド（ＷＳ
ｉ）をスパッタ法を用いて０．５ｐｍの膜厚に堆積した
後、通常のホトリソグラフィ法と四フッ化炭素を用いた
ドライエツチング法とによってＷＳｉの膜を所定の形に
パターニングし、ショットキゲート１を形成する。
に半絶縁性基板５上に、タングステンシリサイド（ＷＳ
ｉ）をスパッタ法を用いて０．５ｐｍの膜厚に堆積した
後、通常のホトリソグラフィ法と四フッ化炭素を用いた
ドライエツチング法とによってＷＳｉの膜を所定の形に
パターニングし、ショットキゲート１を形成する。
続いて第１図（ｃ）に示すように、ショットキゲート１
をマスクにして、Ｓｉイオンを１５０ＫｅＶ。
をマスクにして、Ｓｉイオンを１５０ＫｅＶ。
５Ｘ１０１３ｃｍ−３の条件でイオン注入し、更にＡｓ
圧雰囲気中で７５０°Ｃｌ２Ｏ分のアニールを行いｎ中
層４ａ、４ｂを形成する。
圧雰囲気中で７５０°Ｃｌ２Ｏ分のアニールを行いｎ中
層４ａ、４ｂを形成する。
続いて、第１図（ｄ）に示すように、ＡｕＧｅ−Ｎｉの
金属層からなるソース電極２ａ及びドレイン電極２ｂを
形成する。
金属層からなるソース電極２ａ及びドレイン電極２ｂを
形成する。
最後にこのＧａＡｓ基板の裏面に２ Ｘ １０１０ｄｙ
ｎ／ｃｍ”の膜応力を有するＷ膜６をスパッタ法で４ｐ
ｍ全面堆積し、［０１１］ＦＥＴよりエンハンスメント
型ＦＥＴ、［０１１］、ＦＥＴよりデプレッション型Ｆ
ＥＴを製作した。
ｎ／ｃｍ”の膜応力を有するＷ膜６をスパッタ法で４ｐ
ｍ全面堆積し、［０１１］ＦＥＴよりエンハンスメント
型ＦＥＴ、［０１１］、ＦＥＴよりデプレッション型Ｆ
ＥＴを製作した。
以上の実施例では［０１１］方位と［０１１］方位の２
つの直交した方向にＦＥＴを作成したが、任意の方向で
作成することができる。この場合、第２図に示した基板
のそり量としきい値電圧の関係も変化するので、所望の
異なるしきい値電圧のＦＥＴが容易に作成できる。
つの直交した方向にＦＥＴを作成したが、任意の方向で
作成することができる。この場合、第２図に示した基板
のそり量としきい値電圧の関係も変化するので、所望の
異なるしきい値電圧のＦＥＴが容易に作成できる。
（発明の効果）
以上説明したように、本発明によれば、しきい値電圧の
異なるＦＥＴを含む集積回路を、１種類の動作層を有す
るＦＥＴで形成することができるため、製作工程を大幅
に簡素化できる効果がある。
異なるＦＥＴを含む集積回路を、１種類の動作層を有す
るＦＥＴで形成することができるため、製作工程を大幅
に簡素化できる効果がある。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図、第２は本発
明の一実施例を説明するための１しきい値電圧の変化と
基板のそり量の関係を示した図、第３図は本発明の基礎
となる実験結果を説明するための模式％式％ 図中、 １・・・ショットキゲート、２ａ・・・ソース電極、２
ｂ・・・ドレイン電極、３・・・動作層、４ａ、４ｂ・
・・ｎ型層、５・・・半絶縁性基板、６・・・Ｗ膜、３
１・・・面方位（１００）の基板面、３２・・・［０１
１］方位のＦＥＴ、３３・・・［０１１］方位のＦＥＴ
である。
めの工程順に示した半導体チップの断面図、第２は本発
明の一実施例を説明するための１しきい値電圧の変化と
基板のそり量の関係を示した図、第３図は本発明の基礎
となる実験結果を説明するための模式％式％ 図中、 １・・・ショットキゲート、２ａ・・・ソース電極、２
ｂ・・・ドレイン電極、３・・・動作層、４ａ、４ｂ・
・・ｎ型層、５・・・半絶縁性基板、６・・・Ｗ膜、３
１・・・面方位（１００）の基板面、３２・・・［０１
１］方位のＦＥＴ、３３・・・［０１１］方位のＦＥＴ
である。
Claims (1)
- 化合物半導体基板の面方位（１００）面上に形成され
た同一種類動作層を有するショットキ障壁接合ゲート型
電界効果トランジスタのゲート電極を、制御すべきしき
い値電圧の大きさに応じて各々異なる方位に配置し、該
トランジスタを有する化合物半導体基板の裏面に応力を
有する絶縁膜あるいは金属膜が設けられていることを特
徴とする化合物半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62064015A JPS64770A (en) | 1987-03-20 | 1987-03-20 | Compound semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62064015A JPS64770A (en) | 1987-03-20 | 1987-03-20 | Compound semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01770A true JPH01770A (ja) | 1989-01-05 |
| JPS64770A JPS64770A (en) | 1989-01-05 |
Family
ID=13245920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62064015A Pending JPS64770A (en) | 1987-03-20 | 1987-03-20 | Compound semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS64770A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01273359A (ja) * | 1988-04-26 | 1989-11-01 | Nec Corp | 半導体集積回路 |
| JP2000036591A (ja) | 1998-07-21 | 2000-02-02 | Fujitsu Quantum Device Kk | 半導体装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58145168A (ja) * | 1982-02-24 | 1983-08-29 | Fujitsu Ltd | 半導体装置 |
| JPH0618216B2 (ja) * | 1982-07-30 | 1994-03-09 | 株式会社日立製作所 | ＧａＡｓ電界効果トランジスタの製法 |
| JPS5979577A (ja) * | 1982-10-29 | 1984-05-08 | Fujitsu Ltd | 半導体集積回路装置 |
| JPS60176276A (ja) * | 1984-02-22 | 1985-09-10 | Nec Corp | ガリウム砒素集積回路 |
| JPS61115347A (ja) * | 1984-11-10 | 1986-06-02 | Fujitsu Ltd | 相補型電界効果半導体装置 |
| JPS61268070A (ja) * | 1984-11-29 | 1986-11-27 | Fujitsu Ltd | 半導体装置 |
| JPS61129878A (ja) * | 1984-11-29 | 1986-06-17 | Fujitsu Ltd | 半導体装置 |
-
1987
- 1987-03-20 JP JP62064015A patent/JPS64770A/ja active Pending
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