JPS61115347A - 相補型電界効果半導体装置 - Google Patents
相補型電界効果半導体装置Info
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- JPS61115347A JPS61115347A JP59235982A JP23598284A JPS61115347A JP S61115347 A JPS61115347 A JP S61115347A JP 59235982 A JP59235982 A JP 59235982A JP 23598284 A JP23598284 A JP 23598284A JP S61115347 A JPS61115347 A JP S61115347A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、同じ半導体基板上にｎチャネル・トランジス
タとｐチャネル・トランジスタとが組み合わせられて形
成されている所謂相補型電界効果半導体装置の改良に関
する。
タとｐチャネル・トランジスタとが組み合わせられて形
成されている所謂相補型電界効果半導体装置の改良に関
する。
近年、化合物半導体基板を用いた相補型回路を用いる集
積回路素子は、その低消費電力性、耐放射線性に優れて
いる点に注目され、開発が進められているが、未だ実用
化には至っていない。
積回路素子は、その低消費電力性、耐放射線性に優れて
いる点に注目され、開発が進められているが、未だ実用
化には至っていない。
最近の報告では、接合型電界効果トランジスタを用いた
もの（Ｒ，Ｚ、ｕｌｅｅｇ ｅｔ ａｌ、。
もの（Ｒ，Ｚ、ｕｌｅｅｇ ｅｔ ａｌ、。
［ＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ
Ｌｅ ｔ ｔｅｒｓ、ｖｏ １．ＥＤＬ−５，１１
ｋｋｌ、Ｊａｎｕａｒｙ １９８４．ｐｐ、２ｌ−２
３）があるに過ぎない。
Ｌｅ ｔ ｔｅｒｓ、ｖｏ １．ＥＤＬ−５，１１
ｋｋｌ、Ｊａｎｕａｒｙ １９８４．ｐｐ、２ｌ−２
３）があるに過ぎない。
その理由は、化合物半導体基板上に形成したｐチャネル
・トランジスタの基礎特性が充分に知られていなかった
ことに依る。
・トランジスタの基礎特性が充分に知られていなかった
ことに依る。
例えば、ｎチャネル電界効果トランジスタに於いては、
ゲート電極長を短くした場合、闇値電圧のゲート電極長
依存性が大きくなり、回路の論理動作上から要求される
値からずれてしまい、且つ、加工誤差に起因するバラツ
キが増大する旨の現象は良く知られている。
ゲート電極長を短くした場合、闇値電圧のゲート電極長
依存性が大きくなり、回路の論理動作上から要求される
値からずれてしまい、且つ、加工誤差に起因するバラツ
キが増大する旨の現象は良く知られている。
また、ｐチャネル電界効果トランジスタでは、短ゲート
化した際に於ける闇値電圧の設計値からのずれの傾向は
、ｎチャネル電界効果トランジスタに於けるそれとは全
く逆になっている。
化した際に於ける闇値電圧の設計値からのずれの傾向は
、ｎチャネル電界効果トランジスタに於けるそれとは全
く逆になっている。
この為、同一の化合物半導体基板上にｎチャネル及びｐ
チャネル両電界効果トランジスタを形成し、且つ、両者
の闇値電圧を論理回路の設計値通りに揃えることは非常
に困難である。
チャネル両電界効果トランジスタを形成し、且つ、両者
の闇値電圧を論理回路の設計値通りに揃えることは非常
に困難である。
（発明が解決しようとする問題点）
前記したように、電界効果トランジスタの闇値電圧Ｖい
はゲート電極長Ｌ９に依存することは広く知られている
。
はゲート電極長Ｌ９に依存することは広く知られている
。
最近、化合物半導体基板上に形成された電界効果トラン
ジスタに於けるｖＬｈ−Ｌ、依存性は、ゲート電極と半
導体基板に於ける結晶軸方向との角度に依って変化する
ことが判った。
ジスタに於けるｖＬｈ−Ｌ、依存性は、ゲート電極と半
導体基板に於ける結晶軸方向との角度に依って変化する
ことが判った。
第７図は面指数が（１００）であるＧａＡｓウェハ上に
タングステン・シリサイド（ＷＳｉ）を材料とするゲー
ト電極を有しセルフ・アライメント方式で作製され且つ
絶縁膜として二酸化シリコン（ＳｉＯｚ）膜を使用した
ｎチャネルＧａＡｓ・ＭＥＳＦＥＴ （ｍｅｔａｌ
ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆ
ｅｃｔ ｔｒａｎｓｉｓｔｏｒ）に関して測定された
Ｖｔｈ−Ｌ９依存性を示す線図である。
タングステン・シリサイド（ＷＳｉ）を材料とするゲー
ト電極を有しセルフ・アライメント方式で作製され且つ
絶縁膜として二酸化シリコン（ＳｉＯｚ）膜を使用した
ｎチャネルＧａＡｓ・ＭＥＳＦＥＴ （ｍｅｔａｌ
ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆ
ｅｃｔ ｔｒａｎｓｉｓｔｏｒ）に関して測定された
Ｖｔｈ−Ｌ９依存性を示す線図である。
図に於いて、Ｏ印はゲート幅方向（長手方向）が＜ｏＩ
Ｔ＞軸方向と一致するように形成されたＭＥＳＦＥＴ
（以下、＜０１１）ｎチャネルＭＥＳＦＥＴとする）に
関する特性を、そして、△印はゲート幅方向がくＯｌｌ
〉軸方向と一致するように形成されたＭＥＳＦＥＴ （
以下、＜０１１＞ｎチャネルＭＥＳＦＥＴとする）に関
する特性をそれぞれ表している。
Ｔ＞軸方向と一致するように形成されたＭＥＳＦＥＴ
（以下、＜０１１）ｎチャネルＭＥＳＦＥＴとする）に
関する特性を、そして、△印はゲート幅方向がくＯｌｌ
〉軸方向と一致するように形成されたＭＥＳＦＥＴ （
以下、＜０１１＞ｎチャネルＭＥＳＦＥＴとする）に関
する特性をそれぞれ表している。
図から判るように、＜０１１＞、ｎチャネルＭＥＳＦＥ
Ｔでは、短ゲートになると、その闇値電圧■いが正側へ
若干シフトし、また、＜０１１＞ｎチャネルＭＥＳＦＥ
Ｔでは、同じく短ゲートになると、その闇値電圧Ｖｔｈ
が逆に負側へ大きくシフ Ｉトしている。
Ｔでは、短ゲートになると、その闇値電圧■いが正側へ
若干シフトし、また、＜０１１＞ｎチャネルＭＥＳＦＥ
Ｔでは、同じく短ゲートになると、その闇値電圧Ｖｔｈ
が逆に負側へ大きくシフ Ｉトしている。
このような現象は、本発明者の研究に依ると次のように
説明される。
説明される。
即ち、ＭＥＳＦＥＴのチャネル長が短くなって（ると、
一方では第８図のＭＥＳＦＥＴの要部切断側面図に示さ
れるように、基板２０に於けるソース領域２２及びドレ
イン領域２３中のｎ型注入不純物原子のゲート電極２１
下への横方開拡力′・）がゲート長２４に比較して無視
できない状態となり、その結果、チャネル内のキャリヤ
密度が増加し、闇値電圧■いが負側にシフトすることに
なり、また、他方では絶縁膜２５として二酸化シリコン
■りなどを用いると、それが有する圧縮応力に依り基板
２０内に応力が加えられ、その結果、チャネルに生じる
圧電分極に依り＜０１１＞ｎチャネルＭＥＳＦＥＴでは
正電荷が誘起され、＜Ｏｌ １＞ｎチャネルＭＥＳＦＥ
Ｔでは負電荷が誘起されるものである。
一方では第８図のＭＥＳＦＥＴの要部切断側面図に示さ
れるように、基板２０に於けるソース領域２２及びドレ
イン領域２３中のｎ型注入不純物原子のゲート電極２１
下への横方開拡力′・）がゲート長２４に比較して無視
できない状態となり、その結果、チャネル内のキャリヤ
密度が増加し、闇値電圧■いが負側にシフトすることに
なり、また、他方では絶縁膜２５として二酸化シリコン
■りなどを用いると、それが有する圧縮応力に依り基板
２０内に応力が加えられ、その結果、チャネルに生じる
圧電分極に依り＜０１１＞ｎチャネルＭＥＳＦＥＴでは
正電荷が誘起され、＜Ｏｌ １＞ｎチャネルＭＥＳＦＥ
Ｔでは負電荷が誘起されるものである。
従って、圧電効果に依り、＜Ｏｌｌ＞ｎチャネルＭＥＳ
ＦＥＴでは闇値電圧■いが正側ヘシフトし、＜０１１）
ｎチャネルＭＥＳＦＥＴでは負側ヘシフトするのである
。
ＦＥＴでは闇値電圧■いが正側ヘシフトし、＜０１１）
ｎチャネルＭＥＳＦＥＴでは負側ヘシフトするのである
。
第９図は面指数が（１００）である基板にく０１１）軸
方向に延びるゲート電極を形成し、二酸化シリコン膜で
被覆した場合の電子密度換算された負の圧電電荷の２次
元分布を示す要部説明図である。
方向に延びるゲート電極を形成し、二酸化シリコン膜で
被覆した場合の電子密度換算された負の圧電電荷の２次
元分布を示す要部説明図である。
これはゲート長し、が１ 〔μｍ〕の場合を例示するも
ので、図中の記号ＡはＩ Ｘ １０１６（ｃａｎ−”）
以上、記号Ｂは５ Ｘ ｌ Ｏ” （（Ｊ−’）以上、
記号ＣはｌＸ１０１５（国″３〕以上、記号りはＩＸ１
ｌＸ１０１４（’〕以上であることを表し、また、図に
見られるように、チャネル領域は二酸化シリコン膜の圧
縮応力に依り左右方向に引張応力を受ける。
ので、図中の記号ＡはＩ Ｘ １０１６（ｃａｎ−”）
以上、記号Ｂは５ Ｘ ｌ Ｏ” （（Ｊ−’）以上、
記号ＣはｌＸ１０１５（国″３〕以上、記号りはＩＸ１
ｌＸ１０１４（’〕以上であることを表し、また、図に
見られるように、チャネル領域は二酸化シリコン膜の圧
縮応力に依り左右方向に引張応力を受ける。
前記したソース及びドレイン各領域の横方開拡がりに起
因する闇値電圧■いのシフトと圧電効果に起因するシフ
トとが加算された結果、＜０１丁〉ｎチャネルＭＥＳＦ
ＥＴでは相殺されて闇値電圧は僅かに正側にシフトする
ようになり、＜０１１）ｎチャネルＭＥＳＦＥＴでは闇
値電圧が益々負側にシフトするようになる。
因する闇値電圧■いのシフトと圧電効果に起因するシフ
トとが加算された結果、＜０１丁〉ｎチャネルＭＥＳＦ
ＥＴでは相殺されて闇値電圧は僅かに正側にシフトする
ようになり、＜０１１）ｎチャネルＭＥＳＦＥＴでは闇
値電圧が益々負側にシフトするようになる。
ところで、第７図に見られるｎチャネルＭＥＳＦＥＴの
Ｖｔｈ Ｌ９依存性は、ｐチャネ／Ｌ／ＭＥＳＦＥＴ
に関しては全く逆になってしまう。即ち、＜ｏｚ＞ｐチ
ャネルＭＥ Ｓ Ｆ ＥＴが短ゲートになると闇値電圧
■いが正側に大きくシフトし、また、（０１１）ｐチャ
ネルＭＥＳＦＥＴが短ゲートになると闇値電圧■いが負
側に僅かにシフトするものである。
Ｖｔｈ Ｌ９依存性は、ｐチャネ／Ｌ／ＭＥＳＦＥＴ
に関しては全く逆になってしまう。即ち、＜ｏｚ＞ｐチ
ャネルＭＥ Ｓ Ｆ ＥＴが短ゲートになると闇値電圧
■いが正側に大きくシフトし、また、（０１１）ｐチャ
ネルＭＥＳＦＥＴが短ゲートになると闇値電圧■いが負
側に僅かにシフトするものである。
これは、ｐチャネルＭＥ Ｓ Ｆ ＥＴに於けるソース
及びドレイン各領域中のｐ型注入不純物原子の横方向の
拡がりに依る闇値電圧の正側シフトに加え、前記したよ
うに＜０１１＞軸方向に於いては圧電効果に依り正電荷
が誘起され、（０１１）軸方向に於いては負電荷が誘起
されるからである。
及びドレイン各領域中のｐ型注入不純物原子の横方向の
拡がりに依る闇値電圧の正側シフトに加え、前記したよ
うに＜０１１＞軸方向に於いては圧電効果に依り正電荷
が誘起され、（０１１）軸方向に於いては負電荷が誘起
されるからである。
前記の現象は、絶縁膜２５として圧縮応力を有する二酸
化シリコン膜を用いた場合に生ずるものであるが、逆に
、引張応力を有する窒化シリコン（Ｓｉ３Ｎ４）膜など
を用いると、それに基づく圧電効果は二酸化シリコン膜
の場合と逆になるものである。即ち、＜０ＬＴ）軸方向
では負電荷が誘起され、＜０１１＞軸方向では正電荷が
誘起されることになり、従って、＜０１１＞ｎチャネル
ＭＥＳＦＥＴの場合と＜０１１＞ｐチャネルＭＥＳＦＥ
Ｔの場合の方が短ゲート化に伴い闇値電圧■いが僅かに
正側にシフトするのである。
化シリコン膜を用いた場合に生ずるものであるが、逆に
、引張応力を有する窒化シリコン（Ｓｉ３Ｎ４）膜など
を用いると、それに基づく圧電効果は二酸化シリコン膜
の場合と逆になるものである。即ち、＜０ＬＴ）軸方向
では負電荷が誘起され、＜０１１＞軸方向では正電荷が
誘起されることになり、従って、＜０１１＞ｎチャネル
ＭＥＳＦＥＴの場合と＜０１１＞ｐチャネルＭＥＳＦＥ
Ｔの場合の方が短ゲート化に伴い闇値電圧■いが僅かに
正側にシフトするのである。
前記説明した諸点が原因となって、小型化されたｎチャ
ネルＭＥＳＦＥＴとｐチャネルＭＥＳＦＥＴとを同じ化
合物半導体基板上に漠然とゲート電極の方向を揃えて形
成した場合、その両ＭＥＳＦＥＴの闇値電圧■いが著し
く相違することとなって動作が困難になるのである。
ネルＭＥＳＦＥＴとｐチャネルＭＥＳＦＥＴとを同じ化
合物半導体基板上に漠然とゲート電極の方向を揃えて形
成した場合、その両ＭＥＳＦＥＴの闇値電圧■いが著し
く相違することとなって動作が困難になるのである。
本発明は、何等特殊な技術を必要とすることなく、極め
て簡単な構成を採ることに依り、化合物半導体を用いた
相補型電界効果半導体装置の闇値電圧■いを容易に所望
の値に設定できるようにする。
て簡単な構成を採ることに依り、化合物半導体を用いた
相補型電界効果半導体装置の闇値電圧■いを容易に所望
の値に設定できるようにする。
本発明の一実施例を解説する為の図である第５図を借り
て説明すると、化合物半導体基板である ｌ
ＧａＡｓウェハｌ上にｎ１型ソース領域６及びｎ＋型型
トレイ領領域７有するｎチャネル・トランジスタとｐ＋
＋ソース領域８及びｐ＋型トドレイン領域９有するｐチ
ャネル・トランジスタとが形成され、前記ｎチャネル・
トランジスタに於けるゲート電極４はその幅方向（長手
方向）がチャネルに正の圧電電荷を誘起される方向に形
成され、前記ｐチャネル・トランジスタに於けるゲート
電極５はその幅方向（長手方向）がチャネルに負の圧電
電荷を誘起される方向に形成されてなる構成になってい
る。
て説明すると、化合物半導体基板である ｌ
ＧａＡｓウェハｌ上にｎ１型ソース領域６及びｎ＋型型
トレイ領領域７有するｎチャネル・トランジスタとｐ＋
＋ソース領域８及びｐ＋型トドレイン領域９有するｐチ
ャネル・トランジスタとが形成され、前記ｎチャネル・
トランジスタに於けるゲート電極４はその幅方向（長手
方向）がチャネルに正の圧電電荷を誘起される方向に形
成され、前記ｐチャネル・トランジスタに於けるゲート
電極５はその幅方向（長手方向）がチャネルに負の圧電
電荷を誘起される方向に形成されてなる構成になってい
る。
前記手段を採ると、〔発明が解決しようとする問題点〕
の項で説明したところから理解されるように、短ゲート
化しても、それに伴う闇値電圧のシフトは圧電効果に依
り略相殺され、ｎチャネル・トランジスタ及びｐチャネ
ル・トランジスタのいずれに於いても闇値電圧のシフト
は正側にごく僅かしか発生しないので、設計は極めて容
易になる。
の項で説明したところから理解されるように、短ゲート
化しても、それに伴う闇値電圧のシフトは圧電効果に依
り略相殺され、ｎチャネル・トランジスタ及びｐチャネ
ル・トランジスタのいずれに於いても闇値電圧のシフト
は正側にごく僅かしか発生しないので、設計は極めて容
易になる。
第１図乃至第５図は本発明一実施例を製造する場合につ
いて解説するのに必要な工程要所に於ける半導体装置の
要部切断側面図であり、以下、これ等の図を参照しつつ
説明する。尚、各図では、理解を容易にする為、トラン
ジスタ部分を著しく拡大して表しである。
いて解説するのに必要な工程要所に於ける半導体装置の
要部切断側面図であり、以下、これ等の図を参照しつつ
説明する。尚、各図では、理解を容易にする為、トラン
ジスタ部分を著しく拡大して表しである。
第１図参照
（ａ） 通常のフォト・リソグラフィ技術にて適当な
マスクを形成してから、イオン注入法を適用することに
依り、面指数が（１００）であるＧａＡｓウェハｌにシ
リコン（Ｓｉ）イオンの打ち込みを行い、そして、シリ
コン・イオン活性化の為のアニールを行ってｎチャネル
領域２を形成する。
マスクを形成してから、イオン注入法を適用することに
依り、面指数が（１００）であるＧａＡｓウェハｌにシ
リコン（Ｓｉ）イオンの打ち込みを行い、そして、シリ
コン・イオン活性化の為のアニールを行ってｎチャネル
領域２を形成する。
このときのイオン注入の条件は、ドーズ量を０．９ Ｘ
１０１２（ｃｍ−”） 、加速電圧を５９〔ＫｅＶ）
とすることができる。
１０１２（ｃｍ−”） 、加速電圧を５９〔ＫｅＶ）
とすることができる。
このｎチャネル領域２を形成するに際しては後に形成す
るゲート電極の幅方向を＜ＯＩ Ｎ軸方向に一致させる
のに好適である方向を選択するものとする。
るゲート電極の幅方向を＜ＯＩ Ｎ軸方向に一致させる
のに好適である方向を選択するものとする。
第２図参照
（ｂｌ 同じくフォト・リソグラフィ技術にて適当な
マスクを形成してから、イオン注入法を適用することに
依り、ＧａＡｓウェハ１にマグネシウム（Ｍｇ）イオン
の打ち込みを行い、そして、マグネシウム・イオン活性
化の為のアニールを行ってｐチャネル領域３を形成する
。
マスクを形成してから、イオン注入法を適用することに
依り、ＧａＡｓウェハ１にマグネシウム（Ｍｇ）イオン
の打ち込みを行い、そして、マグネシウム・イオン活性
化の為のアニールを行ってｐチャネル領域３を形成する
。
この場合に於けるイオン注入の条・件は、ドーズ量を３
Ｘ ｌ Ｏ１２（ｃｍ−２）に、そして、加速電圧を
５０（ＫｅＶ）とすることができる。
Ｘ ｌ Ｏ１２（ｃｍ−２）に、そして、加速電圧を
５０（ＫｅＶ）とすることができる。
また、本工程では、工程（ａ）に於いてイオン注入され
たシリコン・イオンの活性化を兼ねるアニールを行い、
ｎチャネル領域２及びｐチャネル領域３を同時に形成す
ることもできる。
たシリコン・イオンの活性化を兼ねるアニールを行い、
ｎチャネル領域２及びｐチャネル領域３を同時に形成す
ることもできる。
このｐチャネル領域３を形成するに際し、次に形成する
ゲート電極の幅方向を＜０１ Ｈ軸方向に一敗させるの
に好適である方向を選択するものとする。
ゲート電極の幅方向を＜０１ Ｈ軸方向に一敗させるの
に好適である方向を選択するものとする。
第３図参照
（Ｃ１スパッタ法を適用することに依り、タングステン
・シリサイド（ＷＳｉ）膜を厚さ約４０００ 〔人〕程
度に形成する。
・シリサイド（ＷＳｉ）膜を厚さ約４０００ 〔人〕程
度に形成する。
（ｄｌ 通常のフォト・リソグラフィ技術に於けるレ
ジスト・プロセスを適用することに依りマスクを形成し
、ドライ・エツチング法を適用することに依り、前記タ
ングステン・シリサイド（Ｗｓｉ）膜のパターニングを
行い、ｎチャネル・トランジスタ用ゲート電極４及びｐ
チャネル・トランジスタ用ゲート電極５を形成する。
ジスト・プロセスを適用することに依りマスクを形成し
、ドライ・エツチング法を適用することに依り、前記タ
ングステン・シリサイド（Ｗｓｉ）膜のパターニングを
行い、ｎチャネル・トランジスタ用ゲート電極４及びｐ
チャネル・トランジスタ用ゲート電極５を形成する。
尚、ｎチャネル・トランジスタ用ゲート電極４は幅方向
が＜０１１＞軸方向に、ｐチャネル・トランジスタ用ゲ
ート電極５は幅方向がく０１１〉軸方向にそれぞれ一致
する向きに形成されるものとする。
が＜０１１＞軸方向に、ｐチャネル・トランジスタ用ゲ
ート電極５は幅方向がく０１１〉軸方向にそれぞれ一致
する向きに形成されるものとする。
第４図参照
（ｅ） 通常のフォト・リソグラフィ技術にて適当な
マスクを形成してから、イオン注入法を適用することに
依り、ｎチャネル・トランジスタ用ゲート電極４をマス
クとするセルフ・アライメント方式にてｎチャネル・ト
ランジスタ部分にシリコン・イオンを高濃度に注入する
。
マスクを形成してから、イオン注入法を適用することに
依り、ｎチャネル・トランジスタ用ゲート電極４をマス
クとするセルフ・アライメント方式にてｎチャネル・ト
ランジスタ部分にシリコン・イオンを高濃度に注入する
。
（ｆ） ｎチャネル・トランジスタを形成する為に用
いた前記マスクを除去し、新たにｐチャネル・トランジ
スタを形成する為のマスクを形成してから、イオン注入
法を適用することに依り、ｐチャネル・トランジスタ用
ゲート電極５をマスクとするセルフ・アライメント方式
にてｐチャネル・トランジスタ部分にマグネシウム・イ
オンを高濃度に打ち込み、そして、シリコン・イオン及
びマグネシウム・イオン活性化の為のアニールを行って
ｎ＋＋ソース領域６、ｎ＋型トドレイン領域７ｐ＋＋ソ
ース領域８、ｐ＋型トドレイン領域９形成する。
いた前記マスクを除去し、新たにｐチャネル・トランジ
スタを形成する為のマスクを形成してから、イオン注入
法を適用することに依り、ｐチャネル・トランジスタ用
ゲート電極５をマスクとするセルフ・アライメント方式
にてｐチャネル・トランジスタ部分にマグネシウム・イ
オンを高濃度に打ち込み、そして、シリコン・イオン及
びマグネシウム・イオン活性化の為のアニールを行って
ｎ＋＋ソース領域６、ｎ＋型トドレイン領域７ｐ＋＋ソ
ース領域８、ｐ＋型トドレイン領域９形成する。
第５図参照
Ｔｇ） 前記工程で用いたマスクを除去してから蒸着
法を適用することに依り、金（Ａｕ） ・ゲルマニウ
ム（Ｇｅ）／Ａｕからなる被膜を形成し、次いで、通常
のフォト・リソグラフィ技術を適用することに依り、前
記Ａｕ−Ｇｅ／Ａｕ膜をパターニングしてｎチャネル・
トランジスタ用ソース電極ｌＯ及びドレイン電極１１を
形成する。
法を適用することに依り、金（Ａｕ） ・ゲルマニウ
ム（Ｇｅ）／Ａｕからなる被膜を形成し、次いで、通常
のフォト・リソグラフィ技術を適用することに依り、前
記Ａｕ−Ｇｅ／Ａｕ膜をパターニングしてｎチャネル・
トランジスタ用ソース電極ｌＯ及びドレイン電極１１を
形成する。
（ｈ） 前記同様蒸着法を適用することに依り、Ａｕ
・亜鉛（Ｚｎ）／Ａｕからなる被膜を形成し、次いで、
通常のフォト・リソグラフィ技術を適用することに依り
、前記Ａｕ −Ｚｎ／λＵ膜をパターニングしてｐチャ
ネル・トランジスタ用ソース電極１２及びドレイン電極
１３を形成する。
・亜鉛（Ｚｎ）／Ａｕからなる被膜を形成し、次いで、
通常のフォト・リソグラフィ技術を適用することに依り
、前記Ａｕ −Ｚｎ／λＵ膜をパターニングしてｐチャ
ネル・トランジスタ用ソース電極１２及びドレイン電極
１３を形成する。
その後、絶縁膜として二酸化シリコン膜（図示せず）を
被着する。
被着する。
第６図は前記のようにして製造した＜０１丁〉ｎチャネ
ルＭＥＳＦＥＴと＜０１１＞ｐチ＋２ルＭＥ Ｓ Ｆ
ＥＴとを有する相補型電界効果半導体装置のｖｔｈ
ｔ、、依存性を表す線図である。
ルＭＥＳＦＥＴと＜０１１＞ｐチ＋２ルＭＥ Ｓ Ｆ
ＥＴとを有する相補型電界効果半導体装置のｖｔｈ
ｔ、、依存性を表す線図である。
図から判るように、ｎチャネル及びｐチャネルの両ＭＥ
Ｓ Ｆ ＥＴとも、短ゲート化すると、闇値電圧Ｖｔ
ｈは正側に僅かにシフトするだけであり、実用的に十分
動作する範囲にある。
Ｓ Ｆ ＥＴとも、短ゲート化すると、闇値電圧Ｖｔ
ｈは正側に僅かにシフトするだけであり、実用的に十分
動作する範囲にある。
前記実施例では絶縁膜として二酸化シリコン膜を使用し
ているが、他の例として、例えば、窒化シリコン膜を使
用した場合は、その引張応力に依り圧電効果は異なり、
前記したように、面指数が（１００）である半導体ウェ
ハ上では、ｐチャネルＭＥ Ｓ Ｆ ＥＴのゲート電極
は＜０２＞軸方向に、そして、ｎチャネルＭＥＳＦＥＴ
のゲート電極は＜０１１＞軸方向にすれば闇値電圧のシ
フト量は僅かになる。また、絶縁膜がなくても、ゲート
電極が存在しさえすれば基板に対して圧電効果を発生さ
せることができるので、前記と同様の動作及び効果を期
待できる。
ているが、他の例として、例えば、窒化シリコン膜を使
用した場合は、その引張応力に依り圧電効果は異なり、
前記したように、面指数が（１００）である半導体ウェ
ハ上では、ｐチャネルＭＥ Ｓ Ｆ ＥＴのゲート電極
は＜０２＞軸方向に、そして、ｎチャネルＭＥＳＦＥＴ
のゲート電極は＜０１１＞軸方向にすれば闇値電圧のシ
フト量は僅かになる。また、絶縁膜がなくても、ゲート
電極が存在しさえすれば基板に対して圧電効果を発生さ
せることができるので、前記と同様の動作及び効果を期
待できる。
本発明に依る相補型電界効果半導体装置では、同じ化合
物半導体基板上に形成されるｎチャネル及びｐチャネル
各トランジスタのゲート電極を所定の方向に定めている
。
物半導体基板上に形成されるｎチャネル及びｐチャネル
各トランジスタのゲート電極を所定の方向に定めている
。
この構成にすると、従来、その実現は困難であるとされ
ていた化合物半導体を用いた相補型電界効果半導体装置
に於ける問題点を完全に解消することが可能となり、特
に、高集積化の為に短ゲート化した際、ｎチャネル・ト
ランジスタ及びｐチャネル・トランジスタの両方に於け
る闇値電圧のシフトを最小限に抑えることができるので
、その設計は容易になる。
ていた化合物半導体を用いた相補型電界効果半導体装置
に於ける問題点を完全に解消することが可能となり、特
に、高集積化の為に短ゲート化した際、ｎチャネル・ト
ランジスタ及びｐチャネル・トランジスタの両方に於け
る闇値電圧のシフトを最小限に抑えることができるので
、その設計は容易になる。
第１図乃至第５図は本発明一実施例を製造する場合を説
明する為の工程要所に於ける半導体装置の要部平面説明
図、第６図は第１図乃至第５図に関して説明した工程で
製造された相補型半導体装置に於ける■い−Ｌ、依存性
の関係を示す線図、第７図は化合物半導体ウェハに形成
したＭＥＳＦＥＴに於けるＶｔｈ−Ｌｅ依存性の関係を
説明する為の線図、第８図はソース及びドレイン各領域
の横方開拡がりを説明する為の半導体装置の要部切断側
面図、第９図は圧電効果に依り誘起された圧電電荷の２
次元分布を説明する為の要部切断側面説明図を表してい
る。 図に於いて、■はＧａＡｓウェハ、２はｎチャネル領域
、３はｐチャネル・領域、４はｎチャネル・トランジス
タ用ゲート電極、５はｐチャネル・トランジスタ用ゲー
ト電極、６はｎ＋＋ソース領域、７はｎ＋型トドレイン
領域８はｐ＋＋ソース領域、９はｐ＋＋ドレイン領域、
１ｏ及び１１はｎチャネル・トランジスタ用ソース電極
及びドレイン電極、１２及び１３はｐチャネル・トラン
ジスタ用ソース電極及びドレイン電極をそれぞれ示して
いる。 特許出願人 冨士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第１図 第２図 第３図 第４図 第５図 第７図 ゲート長し、（μｍ） 第８図 手続補正書 昭和６０年３月１５日 特許庁長官 志 賀 学 殿 （特許庁審査官 殿）ｌ 事件の表示
昭和５９年特許願第２３’５９８２号２ 発明の名称 相補型電界効果半導体装置 ３ 補正をする者 事件との関係 特許出願人 住 所 神奈川県用崎市中原区上小田中１０１５番地
名称（５２２）富士通株式会社 代表者 山本卓眞 ４代理人 住 所 東京都港区虎ノ門−丁目２０番７号６ 補正
の対象 明細書の発明の詳細な説明の欄明細書第１５頁
第１２行の記載を、 ［作及び効果を期待できる。 以上の説明は、ＧａＡｓＭＥＳＦＥＴを対象にしたもの
であるが、ＧａＡＳ以外の化合物半導体ウェハ（例えば
、ＩｎＰ、ＩｎＧａＡｓなど）を用いた場合にも同じ効
果を得ることができ、また、ゲート電極にｐｎ接合を用
いた電界効果トランジスタ、或いは、絶縁ゲート型の電
界効果トランジスタやペテロ接合を用いた電界効果トラ
ンジスタ（ＨＥＭＴなと）についても同効である。」、
と補正する。
明する為の工程要所に於ける半導体装置の要部平面説明
図、第６図は第１図乃至第５図に関して説明した工程で
製造された相補型半導体装置に於ける■い−Ｌ、依存性
の関係を示す線図、第７図は化合物半導体ウェハに形成
したＭＥＳＦＥＴに於けるＶｔｈ−Ｌｅ依存性の関係を
説明する為の線図、第８図はソース及びドレイン各領域
の横方開拡がりを説明する為の半導体装置の要部切断側
面図、第９図は圧電効果に依り誘起された圧電電荷の２
次元分布を説明する為の要部切断側面説明図を表してい
る。 図に於いて、■はＧａＡｓウェハ、２はｎチャネル領域
、３はｐチャネル・領域、４はｎチャネル・トランジス
タ用ゲート電極、５はｐチャネル・トランジスタ用ゲー
ト電極、６はｎ＋＋ソース領域、７はｎ＋型トドレイン
領域８はｐ＋＋ソース領域、９はｐ＋＋ドレイン領域、
１ｏ及び１１はｎチャネル・トランジスタ用ソース電極
及びドレイン電極、１２及び１３はｐチャネル・トラン
ジスタ用ソース電極及びドレイン電極をそれぞれ示して
いる。 特許出願人 冨士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第１図 第２図 第３図 第４図 第５図 第７図 ゲート長し、（μｍ） 第８図 手続補正書 昭和６０年３月１５日 特許庁長官 志 賀 学 殿 （特許庁審査官 殿）ｌ 事件の表示
昭和５９年特許願第２３’５９８２号２ 発明の名称 相補型電界効果半導体装置 ３ 補正をする者 事件との関係 特許出願人 住 所 神奈川県用崎市中原区上小田中１０１５番地
名称（５２２）富士通株式会社 代表者 山本卓眞 ４代理人 住 所 東京都港区虎ノ門−丁目２０番７号６ 補正
の対象 明細書の発明の詳細な説明の欄明細書第１５頁
第１２行の記載を、 ［作及び効果を期待できる。 以上の説明は、ＧａＡｓＭＥＳＦＥＴを対象にしたもの
であるが、ＧａＡＳ以外の化合物半導体ウェハ（例えば
、ＩｎＰ、ＩｎＧａＡｓなど）を用いた場合にも同じ効
果を得ることができ、また、ゲート電極にｐｎ接合を用
いた電界効果トランジスタ、或いは、絶縁ゲート型の電
界効果トランジスタやペテロ接合を用いた電界効果トラ
ンジスタ（ＨＥＭＴなと）についても同効である。」、
と補正する。
Claims (1)
- 同じ化合物半導体基板上にｎ型のソース及びドレイン
各領域を有するｎチャネル・トランジスタとｐ型のソー
ス及びドレイン各領域を有するｐチャネル・トランジス
タとが形成され、前記ｎチャネル・トランジスタに於け
るゲート電極はその幅方向（長手方向）がチャネルに正
の圧電電荷を誘起される方向に形成され、前記ｐチャネ
ル・トランジスタに於けるゲート電極はその幅方向（長
手方向）がチャネルに負の圧電電荷を誘起される方向に
形成されてなることを特徴とする相補型電界効果半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59235982A JPS61115347A (ja) | 1984-11-10 | 1984-11-10 | 相補型電界効果半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59235982A JPS61115347A (ja) | 1984-11-10 | 1984-11-10 | 相補型電界効果半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61115347A true JPS61115347A (ja) | 1986-06-02 |
Family
ID=16994060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59235982A Pending JPS61115347A (ja) | 1984-11-10 | 1984-11-10 | 相補型電界効果半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61115347A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS64770A (en) * | 1987-03-20 | 1989-01-05 | Agency Of Ind Science & Technol | Compound semiconductor integrated circuit |
| JPH01200619A (ja) * | 1988-02-05 | 1989-08-11 | Yamaha Corp | 集積回路装置の製法 |
-
1984
- 1984-11-10 JP JP59235982A patent/JPS61115347A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS64770A (en) * | 1987-03-20 | 1989-01-05 | Agency Of Ind Science & Technol | Compound semiconductor integrated circuit |
| JPH01200619A (ja) * | 1988-02-05 | 1989-08-11 | Yamaha Corp | 集積回路装置の製法 |
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