JPH01200619A - 集積回路装置の製法 - Google Patents
集積回路装置の製法Info
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- JPH01200619A JPH01200619A JP63024986A JP2498688A JPH01200619A JP H01200619 A JPH01200619 A JP H01200619A JP 63024986 A JP63024986 A JP 63024986A JP 2498688 A JP2498688 A JP 2498688A JP H01200619 A JPH01200619 A JP H01200619A
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- 238000005468 ion implantation Methods 0.000 claims abstract description 36
- 150000002500 ions Chemical class 0.000 claims abstract description 19
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- 238000002513 implantation Methods 0.000 description 5
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
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-
- H—ELECTRICITY
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は、複数のMO5型トランジスタを含む集積回
路装置の製法に関し、特にソース及びドレイン形成のた
めのイオン注入工程の改良に関するものである。
路装置の製法に関し、特にソース及びドレイン形成のた
めのイオン注入工程の改良に関するものである。
[発明の概要]
この発明は、ソース及びドレイン形成のためのイオン注
入を2回に分け、1回目と2回目とでは例えば半導体ウ
ェハの向きを 180°異ならせると共に所要ドーズ量
の半分ずつイオン注入することによりウェハ内における
トランジスタ特性のばらつきを低減すると共に各トラン
ジスタにおけるソース・ドレイン非対称性を解消したも
のである。
入を2回に分け、1回目と2回目とでは例えば半導体ウ
ェハの向きを 180°異ならせると共に所要ドーズ量
の半分ずつイオン注入することによりウェハ内における
トランジスタ特性のばらつきを低減すると共に各トラン
ジスタにおけるソース・ドレイン非対称性を解消したも
のである。
[従来の技術]
従来、MO3型ICのソース・ドレイン形成法としては
、第2図に示すようにイオン注入によるセルファライン
プロセスを採用したものが知られている。
、第2図に示すようにイオン注入によるセルファライン
プロセスを採用したものが知られている。
第2図において、lOはシリコン等からなる半導体ウェ
ハ、12はウェハlOの表面にアクティブ領域配置孔1
2aを有するように選択酸化法等により形成されたフィ
ールド絶縁膜、14は孔12a内の半導体表面に形成さ
れたゲート絶縁膜、1Bはゲート絶縁膜14上に形成さ
れたポリシリコン等からなるゲート電極層である。
ハ、12はウェハlOの表面にアクティブ領域配置孔1
2aを有するように選択酸化法等により形成されたフィ
ールド絶縁膜、14は孔12a内の半導体表面に形成さ
れたゲート絶縁膜、1Bはゲート絶縁膜14上に形成さ
れたポリシリコン等からなるゲート電極層である。
ソース及びドレイン形成に際しては、所定の導電型決定
不純物のイオン18をイオン入射!iaLで示すように
ウェハ表面に対して垂直でない方向からフィールド絶縁
膜12及びゲート電極層16をマスクとしてソース用及
びドレイン用の被注入領域S及びDに選択的に注入する
」この場合、不純物イオン18の注入方向をウェハ表面
に対して垂直としないのは、イオン注入時のチャンネリ
ング効果を防止するためである。
不純物のイオン18をイオン入射!iaLで示すように
ウェハ表面に対して垂直でない方向からフィールド絶縁
膜12及びゲート電極層16をマスクとしてソース用及
びドレイン用の被注入領域S及びDに選択的に注入する
」この場合、不純物イオン18の注入方向をウェハ表面
に対して垂直としないのは、イオン注入時のチャンネリ
ング効果を防止するためである。
このような方法によると、ゲート電極層1Gのイオン入
射側とは反対側に影となる部分Kが生じ、この部分に対
応するウェハ表面部分には不純物イオンが注入されない
0通常、ウェハ面内には、第2図に示したような被注入
領域が必要とするトランジスタ数に応じて多数あり、あ
るトランジスタのゲート電極層と他のトランジスタのゲ
ート電極層とは第1図について後述するように各々の長
さ方向が互いに直交するように配置されている。
射側とは反対側に影となる部分Kが生じ、この部分に対
応するウェハ表面部分には不純物イオンが注入されない
0通常、ウェハ面内には、第2図に示したような被注入
領域が必要とするトランジスタ数に応じて多数あり、あ
るトランジスタのゲート電極層と他のトランジスタのゲ
ート電極層とは第1図について後述するように各々の長
さ方向が互いに直交するように配置されている。
従って、あるトランジスタと他のトランジスタとでは影
となる部分にの広さが異なるため特性がばらつくと共に
、各トランジスタにあっても第2図のようにソース°ド
レインを定めた場合とその反対にソース・ドレインを定
めた場合とでトランジスタ特性が非対称になるという問
題点があった。
となる部分にの広さが異なるため特性がばらつくと共に
、各トランジスタにあっても第2図のようにソース°ド
レインを定めた場合とその反対にソース・ドレインを定
めた場合とでトランジスタ特性が非対称になるという問
題点があった。
このような問題点を解決するため、ウェハを回転させな
がらイオン注入を行なうことが提案されている。
がらイオン注入を行なうことが提案されている。
[発明が解決しようとする課題]
上記したウェハ回転を伴うイオン注入法によると、イオ
ン注入中にウェハを回転させるための回転機構をイオン
注入装置に追加設置する必要があり、構成が複雑化する
と共に高価につくという問題がある。
ン注入中にウェハを回転させるための回転機構をイオン
注入装置に追加設置する必要があり、構成が複雑化する
と共に高価につくという問題がある。
この発明の目的は、イオン注入中にウェハを回転させる
ことなくウェハ内のトランジスタ特性のばらつき低減並
びに各トランジスタにおけるソース・ドレイン非対称性
の解消を図ることにある。
ことなくウェハ内のトランジスタ特性のばらつき低減並
びに各トランジスタにおけるソース・ドレイン非対称性
の解消を図ることにある。
[課題を解決するための手段]
この発明による集積回路装置の製法は、上記のように複
数のゲート電極層を各つの長さ方向が直交するように配
置して成る半導体ウニノーに対して垂直でない方向から
導電型決定不純物をイオン注入するに際し、イオン注入
を第1及び第2のステップに分け、これらの第1及びス
テップではウェハ面に投影して見たイオン注入線が各ゲ
ート電極層に関して約180°反対向きとなり且つ各ゲ
ート電極層の長さ方向とはいずれも平行とならないよう
に半導体ウェハとイオン注入方向との相対関係を定めて
該半導体ウェハを静止させると共に所要ドーズ量の約半
分ずつイオン注入することを特徴とするものである。
数のゲート電極層を各つの長さ方向が直交するように配
置して成る半導体ウニノーに対して垂直でない方向から
導電型決定不純物をイオン注入するに際し、イオン注入
を第1及び第2のステップに分け、これらの第1及びス
テップではウェハ面に投影して見たイオン注入線が各ゲ
ート電極層に関して約180°反対向きとなり且つ各ゲ
ート電極層の長さ方向とはいずれも平行とならないよう
に半導体ウェハとイオン注入方向との相対関係を定めて
該半導体ウェハを静止させると共に所要ドーズ量の約半
分ずつイオン注入することを特徴とするものである。
第1及び第2のステップにおいて、上記のように半導体
ウェハとイオン注入方向との相対関係を定めるにあたっ
ては、第2のステップにおいて、ウェハを第1のステッ
プでの静止状態から180 ’回転させるか又はイオン
入射線が各ゲート電極層に関して第1のステップとは1
800反対向きとなるようにイオン注入方向を変えるか
すればよく、所望によりウェハの回転とイオン注入方向
の変更とを組合せるようにしてもよい。
ウェハとイオン注入方向との相対関係を定めるにあたっ
ては、第2のステップにおいて、ウェハを第1のステッ
プでの静止状態から180 ’回転させるか又はイオン
入射線が各ゲート電極層に関して第1のステップとは1
800反対向きとなるようにイオン注入方向を変えるか
すればよく、所望によりウェハの回転とイオン注入方向
の変更とを組合せるようにしてもよい。
[作 用1
この発明の製法によると、第1のステップではいずれの
ゲート電極層についても一方側に向けてイオン注入が行
なわれると共に、第2のステップではいずれのゲート電
極層についても他方側に向けてイオン注入が行なわれる
ので、第2図で述べたような影となる部分をなくすこと
ができる。また、第1及び第2のステップでは所要ドー
ズ量の半分ずつイオン注入するので、2ステップ分の合
計で所要ドーズ量のソース及びドレイン領域が得られる
。従って、複数のMO5型トランジスタについて特性ば
らつきを低減できると共に各トランジスタ毎にソース・
ドレイン交代に伴う非対称性を解消でき、しかもイオン
注入中はウエノ\を静止状態とするのでウェハ回転機構
を設けなくてよいものである。
ゲート電極層についても一方側に向けてイオン注入が行
なわれると共に、第2のステップではいずれのゲート電
極層についても他方側に向けてイオン注入が行なわれる
ので、第2図で述べたような影となる部分をなくすこと
ができる。また、第1及び第2のステップでは所要ドー
ズ量の半分ずつイオン注入するので、2ステップ分の合
計で所要ドーズ量のソース及びドレイン領域が得られる
。従って、複数のMO5型トランジスタについて特性ば
らつきを低減できると共に各トランジスタ毎にソース・
ドレイン交代に伴う非対称性を解消でき、しかもイオン
注入中はウエノ\を静止状態とするのでウェハ回転機構
を設けなくてよいものである。
[実施例]
第1図は、この発明の一実施例によるイオン注入工程を
示すものである。
示すものである。
半導体ウェハlOの表面には、第2図に関して前述した
と同様にして複数のアクティブ領域配置孔を有するフィ
ールド絶縁膜が形成されると共に各アクティブ領域配置
孔毎にゲート絶縁膜を介してlea〜ledのようなゲ
ート電極層が形成されている。この場合、ゲート電極層
lea及び16bはウェハ10のオリエンテーションフ
ラット10aに対して直交するように、ゲート電極層1
8c及び16dはオリエンテーションフラッ)10aに
対して平行するように配置され、従って、ゲート電極層
lea及び16bの各長さ方向とゲート電極層18c及
びledの各長さ方向とは直交するようになっている。
と同様にして複数のアクティブ領域配置孔を有するフィ
ールド絶縁膜が形成されると共に各アクティブ領域配置
孔毎にゲート絶縁膜を介してlea〜ledのようなゲ
ート電極層が形成されている。この場合、ゲート電極層
lea及び16bはウェハ10のオリエンテーションフ
ラット10aに対して直交するように、ゲート電極層1
8c及び16dはオリエンテーションフラッ)10aに
対して平行するように配置され、従って、ゲート電極層
lea及び16bの各長さ方向とゲート電極層18c及
びledの各長さ方向とは直交するようになっている。
ソース・ドレイン形成用の導電型決定不純物(Nチャン
ネルMOS型トランジスタの場合には例えばリン)のイ
オン注入にあたっては、イオン注入を第1及び第2のス
テップに分けて行なう。
ネルMOS型トランジスタの場合には例えばリン)のイ
オン注入にあたっては、イオン注入を第1及び第2のス
テップに分けて行なう。
第1のステップでは、ウェハ面に投影して見たイオン入
射線が矢印Aの向きであるとすると、この矢印Aの方向
と各ゲート電極層の長さ方向とが交叉するように(矢印
Aの方向がゲート電極層1ea−18dのいずれの長さ
方向とも平行しないように)ウェハlOを静止配置する
。そして、このような静止配置状態において、第2図で
述べたと同様にして不純物イオンを被注入領域S及びD
に選択的に注入する。この場合、注入量は所要ドーズ量
の約半分とする。
射線が矢印Aの向きであるとすると、この矢印Aの方向
と各ゲート電極層の長さ方向とが交叉するように(矢印
Aの方向がゲート電極層1ea−18dのいずれの長さ
方向とも平行しないように)ウェハlOを静止配置する
。そして、このような静止配置状態において、第2図で
述べたと同様にして不純物イオンを被注入領域S及びD
に選択的に注入する。この場合、注入量は所要ドーズ量
の約半分とする。
次に、第2のステップでは、ウエノ\10を破線で示す
ように第1のステップでの静止状態から180°回転さ
せて静止配置する。このためには。
ように第1のステップでの静止状態から180°回転さ
せて静止配置する。このためには。
ウェハlOを反対向きにセットするだけでもよいが、回
転可能なウェハホルダを設け、このウェハホルダを手動
又はモータ等により 180°回転させるようにしても
よい、いずれにしても、ウニ1XlOの点PiはP2で
示すような位置にくることになる。
転可能なウェハホルダを設け、このウェハホルダを手動
又はモータ等により 180°回転させるようにしても
よい、いずれにしても、ウニ1XlOの点PiはP2で
示すような位置にくることになる。
このようにしてウェハ10を反対向きに静止配置した状
態において、第1のステップと同じイオン注入方向から
2回目のイオン注入を所要ドーズ量の残り半分のドーズ
量となるように行なう、この結果、各ゲート電極層毎に
その両側部には影となる部分がなくなると共に所要ドー
ズ量のソース及びドレイン領域が得られる。
態において、第1のステップと同じイオン注入方向から
2回目のイオン注入を所要ドーズ量の残り半分のドーズ
量となるように行なう、この結果、各ゲート電極層毎に
その両側部には影となる部分がなくなると共に所要ドー
ズ量のソース及びドレイン領域が得られる。
上記した方法にあっては、第1のステップにおけるイオ
ン注入のウェハ面に投影して見た入射線が18a −1
8cの各ゲート電極層の長さ方向と約45°の角度をな
すようにすれば、第2のステップにおけるイオン注入の
入射線も各ゲート電極層の長さ方向と約45°の角度を
なすようになり、対称性は最も良くなる。
ン注入のウェハ面に投影して見た入射線が18a −1
8cの各ゲート電極層の長さ方向と約45°の角度をな
すようにすれば、第2のステップにおけるイオン注入の
入射線も各ゲート電極層の長さ方向と約45°の角度を
なすようになり、対称性は最も良くなる。
上記した第2のステップの別の方法としては、ウェハ1
0を回転させず、第1のステップでの静止状態のままと
しておき、イオン注入方向をウェハ面に投影して見たイ
オン入射線が破線矢印Bのように矢印Aと 180°反
対向きとなるように変えて所要ドーズ量の半分のイオン
注入を行なうようにしてもよい。このようにしても、ウ
ェハlOを反対向きにした場合と同様の効果が得られる
。
0を回転させず、第1のステップでの静止状態のままと
しておき、イオン注入方向をウェハ面に投影して見たイ
オン入射線が破線矢印Bのように矢印Aと 180°反
対向きとなるように変えて所要ドーズ量の半分のイオン
注入を行なうようにしてもよい。このようにしても、ウ
ェハlOを反対向きにした場合と同様の効果が得られる
。
[発明の効果]
以上のように、この発明によれば、第1及び第2のステ
ップではウェハ面に投影して見たイオン入射線が各ゲー
ト電極層の長さ方向に対して180°反対向きに交叉す
るようにウェハの向き又はイオン注入方向を定めるだけ
でイオン注入中ニウエハを回転させる必要がなく、安価
なイオン注入装置を用いて簡単にウェハ内におけるMO
S型トランジスタの特性ばらつきを低減できると共に各
トランジスタにおけるソース・ドレイン非対称性を解消
できるものである。
ップではウェハ面に投影して見たイオン入射線が各ゲー
ト電極層の長さ方向に対して180°反対向きに交叉す
るようにウェハの向き又はイオン注入方向を定めるだけ
でイオン注入中ニウエハを回転させる必要がなく、安価
なイオン注入装置を用いて簡単にウェハ内におけるMO
S型トランジスタの特性ばらつきを低減できると共に各
トランジスタにおけるソース・ドレイン非対称性を解消
できるものである。
第1図は、この発明の一実施例によるイオン注入工程を
説明するためのウェハ上面図、第2図は、従来のイオン
注入工程を説明するためのウェハ断面図である。 lO・・・半導体ウェハ、12・・・フィールド絶縁膜
、14・・・ゲート絶縁膜、1B、 113a N1e
d・・・ゲート電極層、S・・・ソース用被注入領域、
D・・・ドレイン用被注入領域、L・・・イオン入射線
。
説明するためのウェハ上面図、第2図は、従来のイオン
注入工程を説明するためのウェハ断面図である。 lO・・・半導体ウェハ、12・・・フィールド絶縁膜
、14・・・ゲート絶縁膜、1B、 113a N1e
d・・・ゲート電極層、S・・・ソース用被注入領域、
D・・・ドレイン用被注入領域、L・・・イオン入射線
。
Claims (1)
- 【特許請求の範囲】 (a)半導体ウェハの表面に第1及び第2のアクティブ
領域配置孔を有するフィールド絶縁膜を形成する工程と
、 (b)前記第1及び第2のアクティブ領域配置孔内のウ
ェハ表面上にそれぞれゲート絶縁膜を介して第1及び第
2のゲート電極層を各々の長さ方向が互いに直交するよ
うに形成する工程と、 (c)ソース及びドレイン形成用の導電型決定不純物を
前記ウェハ表面に対して垂直でない方向から前記フィー
ルド絶縁膜並びに前記第1及び第2のゲート電極層をマ
スクとして選択的にイオン注入することにより各アクテ
ィブ領域配置孔内にゲート電極層を挟むようにソース領
域及びドレイン領域を形成する工程とを含む集積回路装
置の製法において、 前記導電型決定不純物のイオン注入を第1及び第2のス
テップに分け、該第1及び第2のステップではウェハ面
に投影して見たイオン入射線が各ゲート電極層に関して
約180゜反対向きとなり且つ各ゲート電極層の長さ方
向とはいずれも平行とならないように前記半導体ウェハ
とイオン注入方向との相対関係を定めて該半導体ウェハ
を静止させると共に所要ドーズ量の約半分ずつイオン注
入することを特徴とする集積回路装置の製法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63024986A JP2668538B2 (ja) | 1988-02-05 | 1988-02-05 | 集積回路装置の製法 |
US07/305,771 US4921812A (en) | 1988-02-05 | 1989-02-03 | Process of fabricating field effect transistor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63024986A JP2668538B2 (ja) | 1988-02-05 | 1988-02-05 | 集積回路装置の製法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01200619A true JPH01200619A (ja) | 1989-08-11 |
JP2668538B2 JP2668538B2 (ja) | 1997-10-27 |
Family
ID=12153302
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63024986A Expired - Lifetime JP2668538B2 (ja) | 1988-02-05 | 1988-02-05 | 集積回路装置の製法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4921812A (ja) |
JP (1) | JP2668538B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0399429A (ja) * | 1989-09-12 | 1991-04-24 | Fujitsu Ltd | イオン注入法 |
JP2007165396A (ja) * | 2005-12-09 | 2007-06-28 | Sharp Corp | 半導体記憶装置の製造方法 |
JP2010238854A (ja) * | 2009-03-31 | 2010-10-21 | Oki Semiconductor Co Ltd | 半導体装置の製造方法 |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5270226A (en) * | 1989-04-03 | 1993-12-14 | Matsushita Electric Industrial Co., Ltd. | Manufacturing method for LDDFETS using oblique ion implantion technique |
US5021355A (en) * | 1989-05-22 | 1991-06-04 | International Business Machines Corporation | Method of fabricating cross-point lightly-doped drain-source trench transistor |
JP2760068B2 (ja) * | 1989-07-18 | 1998-05-28 | ソニー株式会社 | Mis型半導体装置の製造方法 |
JP3012673B2 (ja) * | 1990-08-21 | 2000-02-28 | 三菱電機株式会社 | 半導体装置の製造方法 |
US5221630A (en) * | 1990-11-19 | 1993-06-22 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device having a two layered structure gate electrode |
US5492847A (en) * | 1994-08-01 | 1996-02-20 | National Semiconductor Corporation | Counter-implantation method of manufacturing a semiconductor device with self-aligned anti-punchthrough pockets |
FR2735904B1 (fr) * | 1995-06-21 | 1997-07-18 | Commissariat Energie Atomique | Procede de realisation d'un semi-conducteur avec une zone fortement dopee situee entre des zones faiblement dopees, pour la fabrication de transistors |
EP0874389B1 (en) * | 1997-04-21 | 2007-08-01 | STMicroelectronics S.r.l. | A method of producing MOSFET transistors by means of tilted implants |
US20010046740A1 (en) * | 2000-05-23 | 2001-11-29 | Youngmin Kim | Low cost solution to integrate two different mosfet designs on a chip |
TWI228293B (en) * | 2003-12-02 | 2005-02-21 | Univ Nat Taiwan | A CMOS utilizing a special layout direction |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4929769A (ja) * | 1972-07-18 | 1974-03-16 | ||
JPS54158177A (en) * | 1978-06-02 | 1979-12-13 | Cho Lsi Gijutsu Kenkyu Kumiai | Method of fabricating complementary mos transistor |
JPS61115347A (ja) * | 1984-11-10 | 1986-06-02 | Fujitsu Ltd | 相補型電界効果半導体装置 |
JPS62154622A (ja) * | 1985-12-26 | 1987-07-09 | Matsushita Electronics Corp | 半導体装置の製造方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4232439A (en) * | 1976-11-30 | 1980-11-11 | Vlsi Technology Research Association | Masking technique usable in manufacturing semiconductor devices |
JPS5863159A (ja) * | 1981-10-09 | 1983-04-14 | Toshiba Corp | 半導体装置 |
JPS62274714A (ja) * | 1986-05-23 | 1987-11-28 | Hitachi Micro Comput Eng Ltd | マスク及びそれを使用するイオン打込方法 |
US4771012A (en) * | 1986-06-13 | 1988-09-13 | Matsushita Electric Industrial Co., Ltd. | Method of making symmetrically controlled implanted regions using rotational angle of the substrate |
JPS6341019A (ja) * | 1986-08-07 | 1988-02-22 | Matsushita Electronics Corp | イオン注入方法 |
JP2540037B2 (ja) * | 1987-03-23 | 1996-10-02 | 日本電信電話株式会社 | 半導体装置の製造方法 |
-
1988
- 1988-02-05 JP JP63024986A patent/JP2668538B2/ja not_active Expired - Lifetime
-
1989
- 1989-02-03 US US07/305,771 patent/US4921812A/en not_active Expired - Lifetime
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4929769A (ja) * | 1972-07-18 | 1974-03-16 | ||
JPS54158177A (en) * | 1978-06-02 | 1979-12-13 | Cho Lsi Gijutsu Kenkyu Kumiai | Method of fabricating complementary mos transistor |
JPS61115347A (ja) * | 1984-11-10 | 1986-06-02 | Fujitsu Ltd | 相補型電界効果半導体装置 |
JPS62154622A (ja) * | 1985-12-26 | 1987-07-09 | Matsushita Electronics Corp | 半導体装置の製造方法 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0399429A (ja) * | 1989-09-12 | 1991-04-24 | Fujitsu Ltd | イオン注入法 |
JP2007165396A (ja) * | 2005-12-09 | 2007-06-28 | Sharp Corp | 半導体記憶装置の製造方法 |
JP2010238854A (ja) * | 2009-03-31 | 2010-10-21 | Oki Semiconductor Co Ltd | 半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US4921812A (en) | 1990-05-01 |
JP2668538B2 (ja) | 1997-10-27 |
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