JPH0669100B2 - マルチ・ゲート電界効果トランジスタ - Google Patents
マルチ・ゲート電界効果トランジスタInfo
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- JPH0669100B2 JPH0669100B2 JP59500692A JP50069284A JPH0669100B2 JP H0669100 B2 JPH0669100 B2 JP H0669100B2 JP 59500692 A JP59500692 A JP 59500692A JP 50069284 A JP50069284 A JP 50069284A JP H0669100 B2 JPH0669100 B2 JP H0669100B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
- H01L29/8124—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate with multiple gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 米国陸軍省により与えられた契約第DAAK−20−80−Ｃ−
0298号に準ずるこの発明の権利を、政府が有している。
0298号に準ずるこの発明の権利を、政府が有している。
技術分野 本発明は一般に、二つ乃至それ以上の制御ゲートを有す
る電界効果トランジスタ（FET）に係り、特にその動作
が、印加電気信号によって付勢された特定のゲートと無
関係に、対称的であるマルチ・ゲートFETに関する。
る電界効果トランジスタ（FET）に係り、特にその動作
が、印加電気信号によって付勢された特定のゲートと無
関係に、対称的であるマルチ・ゲートFETに関する。
発明の背景 ディジタル及びアナログ両用の二つ以上の制御ゲートを
有する電界効果トランジスタが、一般に知られている。
例えば、クラム等の米国特許第4,313,126号、ファング
の米国特許第4,040,168号、R.L.ヴァンチュール等の
「ガリウム砒素ディジタル集積回路」，テクニカル・レ
ポート AFAL-TR-76（空軍契約第F33615−73−Ｃ−1242
号）,1976年10月，第27乃至29頁、及びナンブ等の「UHF
TVチューナ用低雑音デュアル・ゲートGaAS MESFET」，
ソリッドステート回路のIEEEジャーナル,Vol.SC−17,N
o.4,1982年８月，第648頁を参照のこと。
有する電界効果トランジスタが、一般に知られている。
例えば、クラム等の米国特許第4,313,126号、ファング
の米国特許第4,040,168号、R.L.ヴァンチュール等の
「ガリウム砒素ディジタル集積回路」，テクニカル・レ
ポート AFAL-TR-76（空軍契約第F33615−73−Ｃ−1242
号）,1976年10月，第27乃至29頁、及びナンブ等の「UHF
TVチューナ用低雑音デュアル・ゲートGaAS MESFET」，
ソリッドステート回路のIEEEジャーナル,Vol.SC−17,N
o.4,1982年８月，第648頁を参照のこと。
多数の制御ゲートを有するシングルFETを提供すること
は、制御入力信号に対応する数の応用を可能とする。デ
ィジタル応用に於いては、これは、シングル・トランジ
スタのみから成る論理セルを利用する多入力NANDのよう
な、論理機能の実現を直接的に可能とする。慣例的に、
多数の集積回路が、同等の論理セルを提供するために要
求される。
は、制御入力信号に対応する数の応用を可能とする。デ
ィジタル応用に於いては、これは、シングル・トランジ
スタのみから成る論理セルを利用する多入力NANDのよう
な、論理機能の実現を直接的に可能とする。慣例的に、
多数の集積回路が、同等の論理セルを提供するために要
求される。
シングル・トランジスタ論理セルの利用は、種々の応用
に於いて、より有利である。例えば、極めて高速な集積
回路の帯域幅は、所望の論理機能を実行するために要求
されるトランジスタの数によって、ゆえに、それぞれの
論理セルのトランジスタの数によって、直接的に制限さ
れる。また、半導体基板表面積が制限される集積回路に
於いては、それぞれの論理セルを実行するために要求さ
れるトランジスタの数は勿論、回路の全機能の複雑さを
も制限するだろう。
に於いて、より有利である。例えば、極めて高速な集積
回路の帯域幅は、所望の論理機能を実行するために要求
されるトランジスタの数によって、ゆえに、それぞれの
論理セルのトランジスタの数によって、直接的に制限さ
れる。また、半導体基板表面積が制限される集積回路に
於いては、それぞれの論理セルを実行するために要求さ
れるトランジスタの数は勿論、回路の全機能の複雑さを
も制限するだろう。
アナログ応用に於いては、マルチ・ゲートFETの使用に
於いて同様の効果を有する。そのようなFETのそれぞれ
のゲートに供給される入力信号は、本質的にシングルの
トランジスタ段に効果的にミックスされることができ
る。提供される出力信号は、上記入力信号のそれぞれに
直接的に依存する。しかしながら、上記入力信号源のそ
れぞれは、上記出力からは勿論、お互いから効果的に絶
縁されたままである。
於いて同様の効果を有する。そのようなFETのそれぞれ
のゲートに供給される入力信号は、本質的にシングルの
トランジスタ段に効果的にミックスされることができ
る。提供される出力信号は、上記入力信号のそれぞれに
直接的に依存する。しかしながら、上記入力信号源のそ
れぞれは、上記出力からは勿論、お互いから効果的に絶
縁されたままである。
従来のマルチ・ゲートFETの使用に於いて遭遇される主
な問題は、それらが非対称のゲート特性を示すことであ
る。即ち、その出力信号によって明示されるような該デ
バイスの電気作用は、所定の入力信号が印加される特定
のゲートにかなり依存して変化することができる。これ
は、エンハンスメント・モードのマルチ・ゲートMESFET
を使用する時に、特に関係のあるものである。典型的
に、周囲の回路は、従来のマルチ・ゲートFETの非対称
ゲート特性を解消するようにかまたは、それに耐性のあ
るようにデザインされねばならない。しかしながら、ど
ちらの場合にあっても、必要な付加的なデザイン努力及
び必然のデザイン交換は、マルチ・ゲートFETを利用す
ることによって得られる効果を非常に危うくする。
な問題は、それらが非対称のゲート特性を示すことであ
る。即ち、その出力信号によって明示されるような該デ
バイスの電気作用は、所定の入力信号が印加される特定
のゲートにかなり依存して変化することができる。これ
は、エンハンスメント・モードのマルチ・ゲートMESFET
を使用する時に、特に関係のあるものである。典型的
に、周囲の回路は、従来のマルチ・ゲートFETの非対称
ゲート特性を解消するようにかまたは、それに耐性のあ
るようにデザインされねばならない。しかしながら、ど
ちらの場合にあっても、必要な付加的なデザイン努力及
び必然のデザイン交換は、マルチ・ゲートFETを利用す
ることによって得られる効果を非常に危うくする。
発明の概要 よって、本発明の目的は、対称ゲート特性を有するマル
チゲート電界効果トランジスタを提供することである。
チゲート電界効果トランジスタを提供することである。
これは、ソース及びドレイン領域と、それらの間に延び
る複数のアクティブ・チャネルとを有する電界効果トラ
ンジスタを提供することによって成し遂げられる。上記
アクティブチャネルを一般に覆う対応する同様の複数の
ゲート・コンタクトをそれぞれ有する同様の複数のゲー
トが、上記ソース領域とドレイン領域との間の電荷キャ
リアの流れを制御するために提供される。上記ゲート・
コンタクトは、上記ソース領域とドレイン領域との間の
電荷キャリアの流れの制御に於いて、上記ゲートのそれ
ぞれが、実質上対称の電気特性を有するように、上記チ
ャネル領域のそれぞれに関して独特に配列され、且つ相
応じて位置を定められる。
る複数のアクティブ・チャネルとを有する電界効果トラ
ンジスタを提供することによって成し遂げられる。上記
アクティブチャネルを一般に覆う対応する同様の複数の
ゲート・コンタクトをそれぞれ有する同様の複数のゲー
トが、上記ソース領域とドレイン領域との間の電荷キャ
リアの流れを制御するために提供される。上記ゲート・
コンタクトは、上記ソース領域とドレイン領域との間の
電荷キャリアの流れの制御に於いて、上記ゲートのそれ
ぞれが、実質上対称の電気特性を有するように、上記チ
ャネル領域のそれぞれに関して独特に配列され、且つ相
応じて位置を定められる。
本発明の効果は、所定の入力信号が印加された特定の制
御ゲートと無関係に、電気作用が実質上一様であるマル
チ・ゲートFETを提供することである。
御ゲートと無関係に、電気作用が実質上一様であるマル
チ・ゲートFETを提供することである。
本発明の他の効果は、かなり多数の制御ゲートがたった
一つのマルチ・ゲートFETデバイスに提供されることが
できるということである。
一つのマルチ・ゲートFETデバイスに提供されることが
できるということである。
本発明のさらに別の効果は、上記マルチ・ゲートFETの
制御ゲート特性の動作的対称を確実にするために、付加
的な回路構成が要求されないということである。本発明
のさらなる効果は、上記マルチ・ゲートFETがディジタ
ルとアナログの両方に応用するのに有効なものであると
いうことである。
制御ゲート特性の動作的対称を確実にするために、付加
的な回路構成が要求されないということである。本発明
のさらなる効果は、上記マルチ・ゲートFETがディジタ
ルとアナログの両方に応用するのに有効なものであると
いうことである。
本発明のなお別の効果は、上記マルチ・ゲートFETの製
造が従来の処理ステップの使用を通して成し遂げられる
ことができ、且つ付加的な重要な処理ステップが要求さ
れないということである。
造が従来の処理ステップの使用を通して成し遂げられる
ことができ、且つ付加的な重要な処理ステップが要求さ
れないということである。
図面の簡単な説明 本発明の他の付帯的な効果は、全ての図面を通じて同様
の部分に同様の参照番号の付された添附図面に関して考
慮された時、以下の詳細な説明の参照によって明らかに
なり、且つ簡単に理解されることであろう。
の部分に同様の参照番号の付された添附図面に関して考
慮された時、以下の詳細な説明の参照によって明らかに
なり、且つ簡単に理解されることであろう。
第１図ａはデュアル・ゲート電界効果トランジスタ用の
回路記号を示している。
回路記号を示している。
第１図ｂは、従来のデュアル・ゲートFETの非対称ゲー
ト特性の典型的なＩ−Ｖカーブを示している。
ト特性の典型的なＩ−Ｖカーブを示している。
第１図ｃは、本発明に従って製造されたデュアル・ゲー
トFETのゲートの対称ゲート特性のＩ−Ｖカーブを示し
ている。
トFETのゲートの対称ゲート特性のＩ−Ｖカーブを示し
ている。
第２図は、本発明に従って構成されたデュアル・ゲート
電界効果トランジスタの一実施例の平面図である。
電界効果トランジスタの一実施例の平面図である。
第３図ａ乃至第３図ｃは、本発明に一致したデュアル・
ゲートFETの製造中の断面図であって、第３図ｃは第２
図に示された完成されたデュアル・ゲート電界効果トラ
ンジスタの断面図である。
ゲートFETの製造中の断面図であって、第３図ｃは第２
図に示された完成されたデュアル・ゲート電界効果トラ
ンジスタの断面図である。
第４図乃至第６図は、第２図のデュアル・ゲート電界効
果トランジスタの動作の異なった時期に於ける第３図の
断面の詳細な部分を示している。
果トランジスタの動作の異なった時期に於ける第３図の
断面の詳細な部分を示している。
第７図は、本発明に従って構成されたトリプル・ゲート
電界効果トランジスタの平面図である。
電界効果トランジスタの平面図である。
発明の詳細な説明 デュアル・ゲートFETデバイス100のための回路記号が第
１図に示されている。従来のFETと同様に、G1及びG2の
ラベルが付された一対の制御ゲート114,118が、該デュ
アル・ゲートFET100のドレイン108とソース110との間の
電流の流れを制御するために提供される。理論的に言え
ば、該FET100の電気作用は、上記ゲート114,118のそれ
ぞれに関して同一であるべきである。しかしながら、従
来のデバイスのゲート特性のＩ−Ｖカーブは、典型的に
非対称である。第１図ｂに示されるように、上記ゲート
G1,G2の特定の一方に印加された所定の電圧V0のため
の、それらのそれぞれに帰することができる電流I1,I2
は、異なっているものであり、この場合上記ゲートの他
方は所定の電圧ＶＦに維持されている。ゆえに、出力電
圧特性，電流駆動特性，及び時間応答特性は、同様に非
対称である。従って、従来のデュアル・ゲート及び同様
にマルチ・ゲートFETの有用性は、特にリニア・アナロ
グ及び高速ディジタル応用に於いて危うくされる。
１図に示されている。従来のFETと同様に、G1及びG2の
ラベルが付された一対の制御ゲート114,118が、該デュ
アル・ゲートFET100のドレイン108とソース110との間の
電流の流れを制御するために提供される。理論的に言え
ば、該FET100の電気作用は、上記ゲート114,118のそれ
ぞれに関して同一であるべきである。しかしながら、従
来のデバイスのゲート特性のＩ−Ｖカーブは、典型的に
非対称である。第１図ｂに示されるように、上記ゲート
G1,G2の特定の一方に印加された所定の電圧V0のため
の、それらのそれぞれに帰することができる電流I1,I2
は、異なっているものであり、この場合上記ゲートの他
方は所定の電圧ＶＦに維持されている。ゆえに、出力電
圧特性，電流駆動特性，及び時間応答特性は、同様に非
対称である。従って、従来のデュアル・ゲート及び同様
にマルチ・ゲートFETの有用性は、特にリニア・アナロ
グ及び高速ディジタル応用に於いて危うくされる。
従来のデバイスのゲート特性の非対称は、種々の制御ゲ
ートがソース及びドレイン領域に関してチャネル領域に
沿った異なったポイントに配置されるということに直接
関連付けられる。熟考すると、電圧勾配は、マルチ・ゲ
ートFETの種々のゲートに印加される電圧が、上記ソー
ス領域とドレイン領域との間の電流の流れを許すような
ものである時、上記チャネル領域の長さ方向に沿って延
びるだろう。それぞれのゲートに結合されたデプレッシ
ョン領域は、上記ゲートに印加された電圧に単に依存し
なくて、上記ゲート領域と上記チャネル領域のそのすぐ
近くに結合された部分との間の電位差に依存する。よっ
て、デプレッション領域幅，従って所定のゲート電圧V0
のためのそれに帰することができる電流は、上記ゲート
の相対位置に依存して異なるだろう。
ートがソース及びドレイン領域に関してチャネル領域に
沿った異なったポイントに配置されるということに直接
関連付けられる。熟考すると、電圧勾配は、マルチ・ゲ
ートFETの種々のゲートに印加される電圧が、上記ソー
ス領域とドレイン領域との間の電流の流れを許すような
ものである時、上記チャネル領域の長さ方向に沿って延
びるだろう。それぞれのゲートに結合されたデプレッシ
ョン領域は、上記ゲートに印加された電圧に単に依存し
なくて、上記ゲート領域と上記チャネル領域のそのすぐ
近くに結合された部分との間の電位差に依存する。よっ
て、デプレッション領域幅，従って所定のゲート電圧V0
のためのそれに帰することができる電流は、上記ゲート
の相対位置に依存して異なるだろう。
ゲート特性対称は、高速度マルチ・ゲート・エンハンス
メント・モードGaAs MESFETに於いて、最も重要なもの
であり、且つより好ましいものである。以下に述べられ
る理由のために、上記ゲート入力電圧は、0.0V乃至0.5V
の隣接レンジ内に制限される。0.1Vのゲート特性非対称
は、そのようなデバイスの使用を効果的に無効にするか
もしれないし、しばしば無効にするだろう。しかしなが
ら、本発明は、デュアル・ゲートFETのための第１図ｃ
に示されたような対称ゲート特性を有するデバイスを提
供することによって、デュアル・ゲートFET又はマルチ
・ゲートFETに、前述の理想的な作用が得られることを
許す。
メント・モードGaAs MESFETに於いて、最も重要なもの
であり、且つより好ましいものである。以下に述べられ
る理由のために、上記ゲート入力電圧は、0.0V乃至0.5V
の隣接レンジ内に制限される。0.1Vのゲート特性非対称
は、そのようなデバイスの使用を効果的に無効にするか
もしれないし、しばしば無効にするだろう。しかしなが
ら、本発明は、デュアル・ゲートFETのための第１図ｃ
に示されたような対称ゲート特性を有するデバイスを提
供することによって、デュアル・ゲートFET又はマルチ
・ゲートFETに、前述の理想的な作用が得られることを
許す。
しかしながら、本発明はGaAsマルチ・ゲートMESFETに限
定されるものではないということを理解すべきである。
イオン注入やイオン及び電子ビーム・リソグラフィのよ
うな種々の製造技術はもちろん、シリコン及び燐化イン
ジウムのような他の基板物質、タングステン珪素のよう
なゲート物質、MOS及びJFETのようなゲート構造、及び
デプレッション・モードのような動作モードを利用する
技術が、本発明に一致して有利に使用されることができ
る。しかし、マルチ・ゲート・エンハンスメント・モー
ドGaAs MESFETは、そのハイ・ポテンシャル・スピー
ド、低出力遅延結果、低動作電圧及び電力散逸、及びた
った一つの要求電源のために好ましい。種々の代替技術
を使用する方法は、本発明の教えを考慮して、当業者に
は簡単に理解できるだろう。従って、本発明は、その好
ましい物質、ゲート構造、動作モード、及び製造方法に
関して特に以下に論ぜられるだろう。しかしながら、好
ましい製造方法の、ホトリソグラフィック・レジストマ
スキングのような、特定の且つ良く知られた処理ステッ
プの多くは、本発明を不明瞭にしないように、詳細に述
べられてはいない。
定されるものではないということを理解すべきである。
イオン注入やイオン及び電子ビーム・リソグラフィのよ
うな種々の製造技術はもちろん、シリコン及び燐化イン
ジウムのような他の基板物質、タングステン珪素のよう
なゲート物質、MOS及びJFETのようなゲート構造、及び
デプレッション・モードのような動作モードを利用する
技術が、本発明に一致して有利に使用されることができ
る。しかし、マルチ・ゲート・エンハンスメント・モー
ドGaAs MESFETは、そのハイ・ポテンシャル・スピー
ド、低出力遅延結果、低動作電圧及び電力散逸、及びた
った一つの要求電源のために好ましい。種々の代替技術
を使用する方法は、本発明の教えを考慮して、当業者に
は簡単に理解できるだろう。従って、本発明は、その好
ましい物質、ゲート構造、動作モード、及び製造方法に
関して特に以下に論ぜられるだろう。しかしながら、好
ましい製造方法の、ホトリソグラフィック・レジストマ
スキングのような、特定の且つ良く知られた処理ステッ
プの多くは、本発明を不明瞭にしないように、詳細に述
べられてはいない。
次に、第２図を参照すると、本発明の好ましいデュアル
・ゲートFET102の実施例が示されている。デュアル・ゲ
ートFET102は、半絶縁ガリウム砒素（GaAs）であるのが
好ましい半導体基板106上に形成される。概して130で示
されたアクティブ層、ソース・コンタクト110a,b、ドレ
イン・コンタクト108、及びゲート・コンタクト114a,b,
118a,bは、1983年６月17日に出願され、本発明の譲り受
け人に譲渡されたシリアル・ナンバ第505,148号の「自
己整列MESFET及びその製造方法」に述べられたような、
自己整列ゲートMESFET製造プロセスを利用して形成され
ることが好ましい。その参照によって特に組込まれると
はいえ、本発明に応用されたような自己整列ゲートMESF
ET製造プロセスは、明瞭の目的のために以下に述べられ
ている。概して第３図ａ乃至ｃを参照すると、以下のス
テップが行なわれている。即ち、 1.n形アクティブ・チャネル層103が、第３図ａに示され
るように、アクティブ層領域130の範囲内の上記基板106
の表面中に一様にイオン注入される。そのイオン注入エ
ネルギー及び線量は、通常「オフ」のエンハンスメント
・モードMESFET（ほぼ0.0Vと0.3Vの間のゲート閾値電
圧）のために、適当なアクティブ・チャネル層103を提
供するように、選択されている。これは、ほぼ1.0×10
12／cm2と5.0×1012／cm2との間の線量に対して、ほぼ5
0KeVと150KeVとの間のエネルギーで、シリコン・イオン
を注入することによって、成し遂げられることが好まし
い。
・ゲートFET102の実施例が示されている。デュアル・ゲ
ートFET102は、半絶縁ガリウム砒素（GaAs）であるのが
好ましい半導体基板106上に形成される。概して130で示
されたアクティブ層、ソース・コンタクト110a,b、ドレ
イン・コンタクト108、及びゲート・コンタクト114a,b,
118a,bは、1983年６月17日に出願され、本発明の譲り受
け人に譲渡されたシリアル・ナンバ第505,148号の「自
己整列MESFET及びその製造方法」に述べられたような、
自己整列ゲートMESFET製造プロセスを利用して形成され
ることが好ましい。その参照によって特に組込まれると
はいえ、本発明に応用されたような自己整列ゲートMESF
ET製造プロセスは、明瞭の目的のために以下に述べられ
ている。概して第３図ａ乃至ｃを参照すると、以下のス
テップが行なわれている。即ち、 1.n形アクティブ・チャネル層103が、第３図ａに示され
るように、アクティブ層領域130の範囲内の上記基板106
の表面中に一様にイオン注入される。そのイオン注入エ
ネルギー及び線量は、通常「オフ」のエンハンスメント
・モードMESFET（ほぼ0.0Vと0.3Vの間のゲート閾値電
圧）のために、適当なアクティブ・チャネル層103を提
供するように、選択されている。これは、ほぼ1.0×10
12／cm2と5.0×1012／cm2との間の線量に対して、ほぼ5
0KeVと150KeVとの間のエネルギーで、シリコン・イオン
を注入することによって、成し遂げられることが好まし
い。
2.金属層を覆う、アルミニウム，窒化シリコン，又はニ
ッケルのような対エッチング層を含む合成マスク層が、
上記基板106の表面上に形成されるもので、上記対エッ
チング層は上記アクティブ・チャネル層103の部分のみ
を覆うように形成され、それらの部分は結局、完成され
たデバイス102のアクティブ・チャネル領域105である。
MESFET製造と一致した物質、好ましくはチタニウム・タ
ングステン合金が、上記アクティブ・チャネル領域105
に対するショットキ・バリア・コンタクトを形成するた
めに提供される。
ッケルのような対エッチング層を含む合成マスク層が、
上記基板106の表面上に形成されるもので、上記対エッ
チング層は上記アクティブ・チャネル層103の部分のみ
を覆うように形成され、それらの部分は結局、完成され
たデバイス102のアクティブ・チャネル領域105である。
MESFET製造と一致した物質、好ましくはチタニウム・タ
ングステン合金が、上記アクティブ・チャネル領域105
に対するショットキ・バリア・コンタクトを形成するた
めに提供される。
3.次に、プラズマ・エッチングが、上記合成マスクのシ
ョットキ金属層の露光された面のそれぞれに選択的に実
行される。これは、一様にアンダーカットされる上記合
成マスクのそれぞれのレジスタント層に帰着する。上記
プラズマ・エッチングは、上記アンダーカット面がほぼ
500Åと2000Åの間の距離のためにそれぞれの端でアン
ダーカットされるように成し遂げられることが好まし
い。
ョットキ金属層の露光された面のそれぞれに選択的に実
行される。これは、一様にアンダーカットされる上記合
成マスクのそれぞれのレジスタント層に帰着する。上記
プラズマ・エッチングは、上記アンダーカット面がほぼ
500Åと2000Åの間の距離のためにそれぞれの端でアン
ダーカットされるように成し遂げられることが好まし
い。
4.次に、第２のイオン注入が上記ソース111a,b、ドレイ
ン109、及びマスクのような上記対エッチング層の残余
部分115を利用するチャネル相互接続領域104a,bを提供
するために、上記アクティブ層領域130中に実行され
る。注入エネルギーは、上記合成マスクを覆う上記基板
106中に注入されることからイオンを妨げるように、適
当に選択される。このイオン注入のエネルギー及び線量
は、高ドープドの，よって高導電性の領域104a,b,109,1
11a,bを提供するように、さらに選択される。上記領域1
04a,b,109,111a,bは、ほぼ１×1013／cm2と１×1015／c
m2との間の線量に対して、ほぼ50KeVと200KeVとの間の
エネルギーで、シリコン・イオンのイオン注入によって
ｎ＋形をドープされ、それによってほぼ0.05μｍと0.3
μｍとの間の厚さを有する領域104a,b,109,111a,bを形
成する。上記デバイス102の製造のこのステージは、第
３図ｂに示されている。
ン109、及びマスクのような上記対エッチング層の残余
部分115を利用するチャネル相互接続領域104a,bを提供
するために、上記アクティブ層領域130中に実行され
る。注入エネルギーは、上記合成マスクを覆う上記基板
106中に注入されることからイオンを妨げるように、適
当に選択される。このイオン注入のエネルギー及び線量
は、高ドープドの，よって高導電性の領域104a,b,109,1
11a,bを提供するように、さらに選択される。上記領域1
04a,b,109,111a,bは、ほぼ１×1013／cm2と１×1015／c
m2との間の線量に対して、ほぼ50KeVと200KeVとの間の
エネルギーで、シリコン・イオンのイオン注入によって
ｎ＋形をドープされ、それによってほぼ0.05μｍと0.3
μｍとの間の厚さを有する領域104a,b,109,111a,bを形
成する。上記デバイス102の製造のこのステージは、第
３図ｂに示されている。
5.次に上記対エッチング層が、ショットキ金属層の上記
残余部分、実際上、上記アクティブ・チャネル領域105
と自己整列された、且つ上記高ドープされたソース11a,
b,ドレイン109、及びチャネル相互接続104a,b領域から
わずかに間隔を置かれた上記ゲート・コンタクト114a,
b,118a,bを残すように除去される。
残余部分、実際上、上記アクティブ・チャネル領域105
と自己整列された、且つ上記高ドープされたソース11a,
b,ドレイン109、及びチャネル相互接続104a,b領域から
わずかに間隔を置かれた上記ゲート・コンタクト114a,
b,118a,bを残すように除去される。
6.次に、他の金属被覆化ステップが、それぞれ第３図ｃ
に示されるようにソース111a,b及びドレイン109領域の
表面に、オーム性ソース110a,b及び108コンタクトを適
当に提供するために成される。
に示されるようにソース111a,b及びドレイン109領域の
表面に、オーム性ソース110a,b及び108コンタクトを適
当に提供するために成される。
第２図を再び参照すると、同図に示されるように、ドレ
イン・コンタクト108は、アクティブ層130をほぼ同一の
２つのアクティブ・チャネルに分けるように、アクティ
ブ層130の中央にそれを横方向にまたがって配置されて
いる。本発明に従えば、これら２つのアクティブ・チャ
ネルは、異なる角度で配置されることができ、また平行
に配置されることができ、あるいは互いに空間的に分離
して配置されることさえできるが、製造の容易性並びに
小型化の理由から、第２図に示されたような直線的に隣
接する構成とすることが好ましい。
イン・コンタクト108は、アクティブ層130をほぼ同一の
２つのアクティブ・チャネルに分けるように、アクティ
ブ層130の中央にそれを横方向にまたがって配置されて
いる。本発明に従えば、これら２つのアクティブ・チャ
ネルは、異なる角度で配置されることができ、また平行
に配置されることができ、あるいは互いに空間的に分離
して配置されることさえできるが、製造の容易性並びに
小型化の理由から、第２図に示されたような直線的に隣
接する構成とすることが好ましい。
上記ドレイン・コンタクト108,ソース・コンタクト110
a,b,及び上記ゲート・コンタクト114a,b,118a,bのそれ
ぞれの少なくとも一部、及びそれらに対応するドレイン
領域109,ソース領域111a,b,及びチャネル領域105は、上
記アクティブ層130のそれぞれのアクティブ・チャネル
に結合されている。第２図に示されたように、上記ソー
ス・コンタクト110a,b,及びソース領域111a,bは、アク
ティブ層130の両端にそれを横方向にまたがって対称的
に置かれており、さらにソース・コンタクト・パッド11
2で導電的に相互接続されている。同様に、上記ゲート
・コンタクト114a,b,118a,b及びチャネル領域105が、上
記アクティブ層130を横方向にまたがるもので、該ゲー
ト・コンタクトは、それらのそれぞれのゲート・コンタ
クト・パッド116,120に導電的に相互接続されている。
示されたように、上記ゲートG1,G2のゲート・コンタク
ト114a,118a及び114b,118bは、アクティブ層130の２つ
のアクティブ・チャネルとそれぞれ結合されている。特
に、本発明に従って述べられたアクティブ層のそれぞれ
のアクティブ・チャネルは、それらに対するソース及び
ドレイン領域及びコンタクトの少なくとも一部、及び上
記ゲートのそれぞれのゲート・コンタクト及びチャネル
領域に結合されている。再び第２図を参照すると、お互
いに関してアクティブ層130の長さ方向に沿った上記ゲ
ート・コンタクト114a,b,118a,b、及びそれらのそれぞ
れのソース領域111a,b及びドレイン領域109の位置は、
特に重要なものである。位置関係は、ゲートG1のゲート
・コンタクト114a及びその対応するゲートG2のゲート・
コンタクト118bを考えることによって、明瞭に示され
る。対応するゲート・コンタクトは、異なるゲートとア
クティブ・チャネルと結合されたゲート・コンタクトと
して、ここで定義されるが、しかしより詳細には以下に
述べられるだろうように、本発明のマルチ・ゲートFET
の動作的作用と同等の効果を有する。上記位置関係は、
その結合されたアクティブ・チャネルの長さに沿った特
定のポイントに置かれたそれぞれのゲート・コンタクト
114aのために、その結合されたアクティブ・チャネル上
に同様に置かれる対応するゲート・コンタクト118bがあ
る。従って、ゲート・コンタクトが結合された概述され
たゲートの配列は、それぞれのアクティブ・チャネルに
関して一様であり、さらに対応するゲート・コンタクト
の特定の位置は、それらの結合されたソース及びドレイ
ン領域に関して、実質上同一である。
a,b,及び上記ゲート・コンタクト114a,b,118a,bのそれ
ぞれの少なくとも一部、及びそれらに対応するドレイン
領域109,ソース領域111a,b,及びチャネル領域105は、上
記アクティブ層130のそれぞれのアクティブ・チャネル
に結合されている。第２図に示されたように、上記ソー
ス・コンタクト110a,b,及びソース領域111a,bは、アク
ティブ層130の両端にそれを横方向にまたがって対称的
に置かれており、さらにソース・コンタクト・パッド11
2で導電的に相互接続されている。同様に、上記ゲート
・コンタクト114a,b,118a,b及びチャネル領域105が、上
記アクティブ層130を横方向にまたがるもので、該ゲー
ト・コンタクトは、それらのそれぞれのゲート・コンタ
クト・パッド116,120に導電的に相互接続されている。
示されたように、上記ゲートG1,G2のゲート・コンタク
ト114a,118a及び114b,118bは、アクティブ層130の２つ
のアクティブ・チャネルとそれぞれ結合されている。特
に、本発明に従って述べられたアクティブ層のそれぞれ
のアクティブ・チャネルは、それらに対するソース及び
ドレイン領域及びコンタクトの少なくとも一部、及び上
記ゲートのそれぞれのゲート・コンタクト及びチャネル
領域に結合されている。再び第２図を参照すると、お互
いに関してアクティブ層130の長さ方向に沿った上記ゲ
ート・コンタクト114a,b,118a,b、及びそれらのそれぞ
れのソース領域111a,b及びドレイン領域109の位置は、
特に重要なものである。位置関係は、ゲートG1のゲート
・コンタクト114a及びその対応するゲートG2のゲート・
コンタクト118bを考えることによって、明瞭に示され
る。対応するゲート・コンタクトは、異なるゲートとア
クティブ・チャネルと結合されたゲート・コンタクトと
して、ここで定義されるが、しかしより詳細には以下に
述べられるだろうように、本発明のマルチ・ゲートFET
の動作的作用と同等の効果を有する。上記位置関係は、
その結合されたアクティブ・チャネルの長さに沿った特
定のポイントに置かれたそれぞれのゲート・コンタクト
114aのために、その結合されたアクティブ・チャネル上
に同様に置かれる対応するゲート・コンタクト118bがあ
る。従って、ゲート・コンタクトが結合された概述され
たゲートの配列は、それぞれのアクティブ・チャネルに
関して一様であり、さらに対応するゲート・コンタクト
の特定の位置は、それらの結合されたソース及びドレイ
ン領域に関して、実質上同一である。
上記関係の理由及び効果は、デュアル・ゲートFET102の
動作の種々のフェーズを考えることによって、最も良く
理解されることができる。デュアル・ゲートFET102の断
面の適切な詳述されたセクションを示す第４図を次に参
照すると、ショットキ・バリア・コンタクト・デプレッ
ション領域142a,b,144a,bは、ドレイン108が正電圧にバ
イアスされ、且つゲートG1,G2が上記ソース110に関して
ゼロ電圧にバイアスされる時、アクティブ・チャネル層
105中に誘導され、該アクティブ・チャネル層105を通る
電流伝導を完全にブロックする。これは、通常「オフ」
エンハンスメント・モードMESFETの動作と一致する。
動作の種々のフェーズを考えることによって、最も良く
理解されることができる。デュアル・ゲートFET102の断
面の適切な詳述されたセクションを示す第４図を次に参
照すると、ショットキ・バリア・コンタクト・デプレッ
ション領域142a,b,144a,bは、ドレイン108が正電圧にバ
イアスされ、且つゲートG1,G2が上記ソース110に関して
ゼロ電圧にバイアスされる時、アクティブ・チャネル層
105中に誘導され、該アクティブ・チャネル層105を通る
電流伝導を完全にブロックする。これは、通常「オフ」
エンハンスメント・モードMESFETの動作と一致する。
第５図は、正の小電圧がゲートG1に，よってゲート・コ
ンタクト114a及びｂに印加された時のデプレッション領
域142a,bの状態を示している。上記ゲートG1,G2のどち
らかに印加された正電圧は通常、ゲート・コンタクト11
4a,b,118a,bの組込みショットキ・バリア電位の範囲内
にされる。さもなければ、過大なゲート電流が、MESFET
のようなデバイス102の動作が無効にされないならば、
ゲート・コンタクトによって形成されたショットキ・バ
リア・ダイオードを介して流れ、よって、実質上変化す
るだろう。組込みバリア電位より小さな、ゲートG1に印
加された正電位のために、減ぜられた幅の小さなデプレ
ッション領域142a,bは、ゲート・コンタクト114a,bの真
下に誘導されたままだろう。生得的に、上記ゲート・コ
ンタクト114bに結合されたデプレッション領域142bは、
上記ゲート・コンタクト114aに結合されたものより幅が
広い。上記ゲートG2に結合されたデプレッション領域幅
144a,bはそれぞれ、それらのそれぞれのアクティブ・チ
ャネルを通る電流の流れをブロックする故に、ゲート・
コンタクト114bに結合されたチャネル領域105の電位は
実質上、ドレイン・コンタクト108及び領域109の電位で
ある。逆に言えば、ゲート・コンタクト114aに結合され
たチャネル領域105の電位は実質上、ソース・コンタク
ト110a及び領域111aに結合されたチャネル領域105の電
位である。該分野で良く知られているように、ショット
キ・バリア・ダイオードに結合されたデプレッション領
域の厚さは、その金属コンタクトと、アクティブ・チャ
ネルの覆う部分との間の電位差と逆比例して変化する。
ンタクト114a及びｂに印加された時のデプレッション領
域142a,bの状態を示している。上記ゲートG1,G2のどち
らかに印加された正電圧は通常、ゲート・コンタクト11
4a,b,118a,bの組込みショットキ・バリア電位の範囲内
にされる。さもなければ、過大なゲート電流が、MESFET
のようなデバイス102の動作が無効にされないならば、
ゲート・コンタクトによって形成されたショットキ・バ
リア・ダイオードを介して流れ、よって、実質上変化す
るだろう。組込みバリア電位より小さな、ゲートG1に印
加された正電位のために、減ぜられた幅の小さなデプレ
ッション領域142a,bは、ゲート・コンタクト114a,bの真
下に誘導されたままだろう。生得的に、上記ゲート・コ
ンタクト114bに結合されたデプレッション領域142bは、
上記ゲート・コンタクト114aに結合されたものより幅が
広い。上記ゲートG2に結合されたデプレッション領域幅
144a,bはそれぞれ、それらのそれぞれのアクティブ・チ
ャネルを通る電流の流れをブロックする故に、ゲート・
コンタクト114bに結合されたチャネル領域105の電位は
実質上、ドレイン・コンタクト108及び領域109の電位で
ある。逆に言えば、ゲート・コンタクト114aに結合され
たチャネル領域105の電位は実質上、ソース・コンタク
ト110a及び領域111aに結合されたチャネル領域105の電
位である。該分野で良く知られているように、ショット
キ・バリア・ダイオードに結合されたデプレッション領
域の厚さは、その金属コンタクトと、アクティブ・チャ
ネルの覆う部分との間の電位差と逆比例して変化する。
次に、第６図を参照すると、詳細なセクションが、ゲー
トG1,G2のそれぞれに印加された正の小電圧に応じて誘
導されたデプレッション領域142a,b,144a,bを示してい
る。示されたように、ゲートG1,G2に印加された電圧
は、、矢印150a,bによって示されるように、ソース110
a,bにドレイン108から非常に多くの電流を流すのに十分
である。普通のFETと同様に、電流の大きさは、ソース
及びドレインと電流チャネルの実効抵抗との間の電位差
に依存する。考慮すると、ゲート・コンタクト114a,118
aに結合されたアクティブ・チャネルのみのモーメント
のために、電流150aによって見られる実効抵抗は、電流
150aが流れるゲート114a,118aのそれぞれに結合された
チャネル領域105の非劣化部の垂直断面エリアに主とし
て依存する。しかしながら、電流150aの流れは、アクテ
ィブ・チャネルの長さ方向に沿った電圧勾配を本質的に
生ずる。従って、所定のゲート電圧のために、デプレッ
ション領域142a,144aの幅は異なるだろうし、さらに、
それらのデプレッション領域幅の変化は、印加されたゲ
ート電圧の所定の変化のために異なるだろう。
トG1,G2のそれぞれに印加された正の小電圧に応じて誘
導されたデプレッション領域142a,b,144a,bを示してい
る。示されたように、ゲートG1,G2に印加された電圧
は、、矢印150a,bによって示されるように、ソース110
a,bにドレイン108から非常に多くの電流を流すのに十分
である。普通のFETと同様に、電流の大きさは、ソース
及びドレインと電流チャネルの実効抵抗との間の電位差
に依存する。考慮すると、ゲート・コンタクト114a,118
aに結合されたアクティブ・チャネルのみのモーメント
のために、電流150aによって見られる実効抵抗は、電流
150aが流れるゲート114a,118aのそれぞれに結合された
チャネル領域105の非劣化部の垂直断面エリアに主とし
て依存する。しかしながら、電流150aの流れは、アクテ
ィブ・チャネルの長さ方向に沿った電圧勾配を本質的に
生ずる。従って、所定のゲート電圧のために、デプレッ
ション領域142a,144aの幅は異なるだろうし、さらに、
それらのデプレッション領域幅の変化は、印加されたゲ
ート電圧の所定の変化のために異なるだろう。
次に、第６図に詳述された完成したデュアル・ゲートFE
T102、及び本発明に一致したその動作を考えると、それ
ぞれのゲートG1,G2は、アクティブ層130のそれぞれのア
クティブ・チャネルに結合されたゲート・コンタクト11
4a,b,118a,bによって表わされる。上で確立されたよう
に、対応するゲート・コンタクトは、それぞれのアクテ
ィブ・チャネルに関してゲートの独特の配列の結果とし
て生ずるそれらのアクティブ・チャネルに沿った同様の
位置を占有する。概述されたこの独特な配列の正味の効
果は、ゲート電圧の所定のセットのために、デプレッシ
ョン領域幅セクションの対応するセットがあるだろうと
いうことであって、それぞれのセクションは、所定のア
クティブ・チャネルに結合されている。実際のゲート
と、それに印加された電圧のセットの特定の電圧との間
の一致は、デプレッション領域幅シーケンスのそれぞれ
と、それぞれのシーケンスが結合された特定のアクティ
ブ・チャネルとの間の一致のみの決定である。従って、
ゲート電圧の所定のセットのために、アクティブ・チャ
ネル電流の対応する総量のみが、ゲート電圧がゲートに
印加される特定の一致と無関係に、流れるだろう。その
結果として、デュアル・ゲートFET102の電気作用は、ゲ
ートG1,G2のそれぞれに関して対称であり、よって、第
１図ｃに示されたようなたった一つのゲート特性カーブ
のみを持つだろう。
T102、及び本発明に一致したその動作を考えると、それ
ぞれのゲートG1,G2は、アクティブ層130のそれぞれのア
クティブ・チャネルに結合されたゲート・コンタクト11
4a,b,118a,bによって表わされる。上で確立されたよう
に、対応するゲート・コンタクトは、それぞれのアクテ
ィブ・チャネルに関してゲートの独特の配列の結果とし
て生ずるそれらのアクティブ・チャネルに沿った同様の
位置を占有する。概述されたこの独特な配列の正味の効
果は、ゲート電圧の所定のセットのために、デプレッシ
ョン領域幅セクションの対応するセットがあるだろうと
いうことであって、それぞれのセクションは、所定のア
クティブ・チャネルに結合されている。実際のゲート
と、それに印加された電圧のセットの特定の電圧との間
の一致は、デプレッション領域幅シーケンスのそれぞれ
と、それぞれのシーケンスが結合された特定のアクティ
ブ・チャネルとの間の一致のみの決定である。従って、
ゲート電圧の所定のセットのために、アクティブ・チャ
ネル電流の対応する総量のみが、ゲート電圧がゲートに
印加される特定の一致と無関係に、流れるだろう。その
結果として、デュアル・ゲートFET102の電気作用は、ゲ
ートG1,G2のそれぞれに関して対称であり、よって、第
１図ｃに示されたようなたった一つのゲート特性カーブ
のみを持つだろう。
本発明の原理は、第７図に示されたトリプル・グートFE
T180のようなマルチ・ゲートFETにもまた応用されるこ
とができる。二つの絶縁領域184,186によって三つのア
クティブ・チャネルに分けられたアクティブ層190が、
基板182の表面に提供されている。上記三つのアクティ
ブ・チャネルにそれぞれ結合された三つの導電的に相互
接続されたゲート・コンタクト部をそれぞれ有する三つ
のゲート202,204,206は、それぞれのゲート・コンタク
ト・パッド208,210,212にそれぞれ導電的に接続されて
いる。示されたように、上記ゲート202,204,206のそれ
ぞれのゲート・コンタクト部は、チャネル領域196をオ
ーバーレイする、即ち、ドレイン領域194の対応する部
分とソース領域192の対応する部分との間のチャネル相
互接続領域190によって導電的に接続されている。ドレ
イン・コンタクト198は、ドレイン領域194とオーム的に
コンタクトする。同様に、ソース・コンタクト200は、
ソース領域192とオーム的にコンタクトする。明瞭の目
的のために、それらが絶縁領域184,186を通り越す時、
ゲート202,204,206の間に提供される電気誘導層は、図
示されていないということに注意されたい。
T180のようなマルチ・ゲートFETにもまた応用されるこ
とができる。二つの絶縁領域184,186によって三つのア
クティブ・チャネルに分けられたアクティブ層190が、
基板182の表面に提供されている。上記三つのアクティ
ブ・チャネルにそれぞれ結合された三つの導電的に相互
接続されたゲート・コンタクト部をそれぞれ有する三つ
のゲート202,204,206は、それぞれのゲート・コンタク
ト・パッド208,210,212にそれぞれ導電的に接続されて
いる。示されたように、上記ゲート202,204,206のそれ
ぞれのゲート・コンタクト部は、チャネル領域196をオ
ーバーレイする、即ち、ドレイン領域194の対応する部
分とソース領域192の対応する部分との間のチャネル相
互接続領域190によって導電的に接続されている。ドレ
イン・コンタクト198は、ドレイン領域194とオーム的に
コンタクトする。同様に、ソース・コンタクト200は、
ソース領域192とオーム的にコンタクトする。明瞭の目
的のために、それらが絶縁領域184,186を通り越す時、
ゲート202,204,206の間に提供される電気誘導層は、図
示されていないということに注意されたい。
本発明と一致したゲート202,204,206のゲートコンタク
ト部は、アクティブ層190,192,194,196のそれぞれのア
クティブ・チャネルに関して独特に配列される。しかし
ながら、対応するゲート・コンタクト部は、ソース192
及びドレイン194領域のそれらに結合された部分に関し
て実質上同様に位置を定められる。前述されたデュアル
・ゲートFET102と同様に、アクティブ・チャネルは、印
加されたゲート電圧の所定のセットに対応する動作コン
ディションの閉セットに一般にさせられる。従って、ゲ
ート202,204,206の全ゲート特性は、実質上お互いに対
称である。
ト部は、アクティブ層190,192,194,196のそれぞれのア
クティブ・チャネルに関して独特に配列される。しかし
ながら、対応するゲート・コンタクト部は、ソース192
及びドレイン194領域のそれらに結合された部分に関し
て実質上同様に位置を定められる。前述されたデュアル
・ゲートFET102と同様に、アクティブ・チャネルは、印
加されたゲート電圧の所定のセットに対応する動作コン
ディションの閉セットに一般にさせられる。従って、ゲ
ート202,204,206の全ゲート特性は、実質上お互いに対
称である。
実例 第２図に示されたのと本質的に同じデュアル・ゲート・
エンハンスメント・モードMESFETが、製造された。シリ
コン・イオンが、チャネル層を形成するために、ほぼ1.
6×1012／cm2の線量に対して、半絶縁GaAs中にほぼ100K
eVの線量で注入された。タングステン・チタニウム・シ
ョットキ・ゲート・コンタクト層（10重量パーセント・
タングステン）が、ほぼ2000Åの厚さに形成された。対
エッチング・ニッケル層が、1000Åと2000Åとの間の厚
さに形成された。ゲート・コンタクトが、ほぼ1.6μｍ
のゲート長さを有してフォトリソグラフィカル的に形成
され、且つほぼ1.4μｍのゲート長さにまでプラズマ・
エッチングされた。シリコン・イオンが、ソース，ドレ
イン及びチャネル相互接続領域を形成するために、ほぼ
２×1013／cm2の線量に対して、ほぼ85KeVで再注入され
た。
エンハンスメント・モードMESFETが、製造された。シリ
コン・イオンが、チャネル層を形成するために、ほぼ1.
6×1012／cm2の線量に対して、半絶縁GaAs中にほぼ100K
eVの線量で注入された。タングステン・チタニウム・シ
ョットキ・ゲート・コンタクト層（10重量パーセント・
タングステン）が、ほぼ2000Åの厚さに形成された。対
エッチング・ニッケル層が、1000Åと2000Åとの間の厚
さに形成された。ゲート・コンタクトが、ほぼ1.6μｍ
のゲート長さを有してフォトリソグラフィカル的に形成
され、且つほぼ1.4μｍのゲート長さにまでプラズマ・
エッチングされた。シリコン・イオンが、ソース，ドレ
イン及びチャネル相互接続領域を形成するために、ほぼ
２×1013／cm2の線量に対して、ほぼ85KeVで再注入され
た。
結果として生じたデュアル・ゲートMESFETは、ほぼ0.1V
のゲート電圧閾値を有し、0.6Vのゲート電圧で、本質的
に十分にバイアスされる。ゲートのそれぞれのためのテ
ストによって得られたゲート特性カーブは、本質的に同
じである。
のゲート電圧閾値を有し、0.6Vのゲート電圧で、本質的
に十分にバイアスされる。ゲートのそれぞれのためのテ
ストによって得られたゲート特性カーブは、本質的に同
じである。
従って、ゲートのそれぞれに関して本質的に対称のゲー
ト特性を有するマルチ・ゲートFET及び該マルチ・ゲー
トFETの製造方法が、述べられた。
ト特性を有するマルチ・ゲートFET及び該マルチ・ゲー
トFETの製造方法が、述べられた。
勿論、前述の開示が、本発明の好ましい態様にのみ関し
ており、デザインの非常に多くの変更修正及び物質の代
用が、本発明の特質及び範囲から逸脱しない範囲で成さ
れることができるというこが理解されるべきである。例
えば、図面に示され且つ前述されたデザインは一般に、
デュアル及びトリプル・ゲートFETの別々の応用に関す
る。上記デザインは、より高いオーダーのマルチ・ゲー
トFETのため、及び集積回路の一部のようなモノリシッ
ク製造のために、より適当であるように、簡単に扱われ
ることができる。また、前述の教えの考え方に於いて、
当業者は、デプレッションかまたはエンハンスメント・
モードかで動作するｎ形マルチ・ゲートMESFET,MOSFET,
及びJFETと同様に、ｐ形を実現するように、本発明に一
致して別なふうにマルチ・ゲートFETの製造を簡単に変
えることができる。よって、添附の請求の範囲の範囲中
に、発明は特に述べられたのとは別なふうに実行される
ことができるということが理解されるべきである。
ており、デザインの非常に多くの変更修正及び物質の代
用が、本発明の特質及び範囲から逸脱しない範囲で成さ
れることができるというこが理解されるべきである。例
えば、図面に示され且つ前述されたデザインは一般に、
デュアル及びトリプル・ゲートFETの別々の応用に関す
る。上記デザインは、より高いオーダーのマルチ・ゲー
トFETのため、及び集積回路の一部のようなモノリシッ
ク製造のために、より適当であるように、簡単に扱われ
ることができる。また、前述の教えの考え方に於いて、
当業者は、デプレッションかまたはエンハンスメント・
モードかで動作するｎ形マルチ・ゲートMESFET,MOSFET,
及びJFETと同様に、ｐ形を実現するように、本発明に一
致して別なふうにマルチ・ゲートFETの製造を簡単に変
えることができる。よって、添附の請求の範囲の範囲中
に、発明は特に述べられたのとは別なふうに実行される
ことができるということが理解されるべきである。
Claims (6)
- 【請求項１】アクティブ層を有するマルチ・ゲート電界
効果トランジスタ（FET）であって、 前記アクティブ層は、 ａ）それぞれ少なくとも２である所定数のゲート・コン
タクトを有する前記所定数のゲートと、 ｂ）ソース・エリア，チャネル・エリア，ドレイン・エ
リアを第１の方向に順に並べて配置してなる組を前記所
定数組と、 を備え、 前記所定数のソース・エリア及びその表面に設けられた
ソース・コンタクトは、前記第１の方向と直角の第２の
方向に延びて形成され、且つ、互いに電気的に接続さ
れ、 前記所定数のドレイン・エリア及びその表面に設けられ
たドレイン・コンタクトは、前記第２の方向に延びて形
成され、且つ互いに電気的に接続され、 各ゲートの前記所定数のゲート・コンタクトは、互いに
電気的に接続されると共に、それぞれ異なるチャネル・
エリアに結合し、 各チャネル・エリアは、各ゲートに関して一つのゲート
・コンタクトが結合するような前記所定数のアクティブ
・チャネルを有し、 一つのチャネル・エリアに於けるソース・エリアに隣接
するゲート・コンタクトとソース・エリアとの間の間隔
が他のチャネル・エリアに於けるその間隔とほぼ等し
く、且つドレイン・エリアに隣接するゲート・コンタク
トとドレイン・エリアとの間の間隔が他のチャネル・エ
リアに於けるその間隔とほぼ等しく、 一つのチャネル・エリアに於ける前記所定数のゲート・
コンタクトは、当該チャネル・エリアによって生成され
たどのような非対称性も他のチャネル・エリアからの反
対の非対称性によって釣合がとられるように、前記第１
の方向に、各チャネル・エリアで異なる順序で、並べて
配置される、 ことを特徴とするマルチ・ゲート電界効果トランジスタ
（FET）。 - 【請求項２】前記所定数が２であり、 前記ソース・エリア，チャネル・エリア，ドレイン・エ
リアの組は、前記ドレイン・エリアが隣接して一つのド
レイン領域を形成するように前記第１の方向に並べて配
置されることを特徴とする請求の範囲第１項に記載のマ
ルチ・ゲートFET。 - 【請求項３】各チャネル・エリアに於ける前記所定数の
ゲート・コンタクトの位置は、前記ソース・エリアとド
レイン・エリアとの間に一様に分布されることを特徴と
する請求の範囲第１項に記載のマルチ・ゲートFET。 - 【請求項４】前記ソース・エリア、ドレイン・エリア、
及びチャネル・エリアは、ほぼ平面の半導体基板中に形
成され、 前記ソース・エリア及びドレイン・エリアは、ｎ＋形半
導体物質を含み、 前記チャネル・エリアは、ｎ形半導体物質を含む、 ことを特徴とする請求の範囲第３項に記載のマルチ・ゲ
ートFET。 - 【請求項５】前記半導体基板は、半絶縁性GaAsから成
り、 前記ソース・エリア、ドレイン・エリア、及びチャネル
・エリアは、シリコン・ドープドGaASで成り、 前記ゲートは、エンハンスメント・モード金属半導体電
界効果トランジスタを形成するように、前記チャネル・
エリアを覆って形成される、 ことを特徴とする請求の範囲第４項に記載のマルチ・ゲ
ートFET。 - 【請求項６】前記所定数が３であり、 前記ソース・エリア，チャネル・エリア，ドレイン・エ
リアの組は、前記第２の方向に並べて配置されることを
特徴とする請求の範囲第１項に記載のマルチ・ゲートFE
T。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US54633583A | 1983-10-28 | 1983-10-28 | |
| PCT/US1984/000026 WO1985002061A1 (en) | 1983-10-28 | 1984-01-09 | Multi-gate field effect transistor |
| US546335 | 1990-06-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61500339A JPS61500339A (ja) | 1986-02-27 |
| JPH0669100B2 true JPH0669100B2 (ja) | 1994-08-31 |
Family
ID=24179954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59500692A Expired - Lifetime JPH0669100B2 (ja) | 1983-10-28 | 1984-01-09 | マルチ・ゲート電界効果トランジスタ |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0159994B1 (ja) |
| JP (1) | JPH0669100B2 (ja) |
| DE (1) | DE3469829D1 (ja) |
| WO (1) | WO1985002061A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010103158A (ja) * | 2008-10-21 | 2010-05-06 | Panasonic Corp | 双方向スイッチ |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0682686B2 (ja) * | 1987-03-20 | 1994-10-19 | 日本ビクター株式会社 | 電界効果トランジスタ |
| JPH088264B2 (ja) * | 1988-06-30 | 1996-01-29 | 株式会社東芝 | 半導体集積回路 |
| JP5457292B2 (ja) | 2010-07-12 | 2014-04-02 | パナソニック株式会社 | 窒化物半導体装置 |
| JP5884094B2 (ja) | 2011-06-24 | 2016-03-15 | パナソニックＩｐマネジメント株式会社 | 窒化物半導体装置 |
| JP5919521B2 (ja) | 2011-07-12 | 2016-05-18 | パナソニックＩｐマネジメント株式会社 | 窒化物半導体装置 |
| CN108110049A (zh) * | 2017-12-18 | 2018-06-01 | 深圳市晶特智造科技有限公司 | 金属氧化物半导体晶体管及其制作方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5322666B2 (ja) * | 1972-03-10 | 1978-07-10 | ||
| JPS5726471A (en) * | 1980-07-24 | 1982-02-12 | Fujitsu Ltd | Semiconductor device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS567479A (en) * | 1979-06-29 | 1981-01-26 | Toshiba Corp | Field-effect type semiconductor device |
-
1984
- 1984-01-09 JP JP59500692A patent/JPH0669100B2/ja not_active Expired - Lifetime
- 1984-01-09 WO PCT/US1984/000026 patent/WO1985002061A1/en active IP Right Grant
- 1984-01-09 DE DE8484900672T patent/DE3469829D1/de not_active Expired
- 1984-01-09 EP EP19840900672 patent/EP0159994B1/en not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5322666B2 (ja) * | 1972-03-10 | 1978-07-10 | ||
| JPS5726471A (en) * | 1980-07-24 | 1982-02-12 | Fujitsu Ltd | Semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010103158A (ja) * | 2008-10-21 | 2010-05-06 | Panasonic Corp | 双方向スイッチ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0159994B1 (en) | 1988-03-09 |
| JPS61500339A (ja) | 1986-02-27 |
| DE3469829D1 (en) | 1988-04-14 |
| WO1985002061A1 (en) | 1985-05-09 |
| EP0159994A1 (en) | 1985-11-06 |
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