JPS61500339A - マルチ・ゲ−ト電界効果トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は一般に、二つ乃至それ以上の制御ゲートを有する電界効果トランジスタ （ＦＥＴ）に係り、特にその動作が、印加電気信号によって付勢された特定のゲ ートと無関係に、対称的であるマルチ・ゲートＦＥＴに関する。

発明の背景 ディジタル及びアナログ両用の二つ以上の制御ゲートを有する電界効果トランジ スタが、一般に知られている。例えば、クラム等の米国特許第４．３１３．１２ ６号、ファングの米国特許第４、０４０．１　ｅａ＠、Ｒ，シ、ヴ７ンチュール 等の「ガリウム砒素ディジタル集積回路」、テクニカル・レポート　ＡＦＡＬ− ＴＲ−７６（空軍契約第Ｆ３３６１５−７３−Ｃ−１２４２号）　、　１９７６ 年１０月、第２７乃至２９頁、及びナンブ等のｒＵＨＦ　ＴＶｆｌ−す用低惟音 デュアル・ゲートＧａＡｓ　ＭＥＳＦＥＴＪ　、ソリッドステート回路のＩＥ” ＥＥジャーナル、　Ｖｏｌ、５Ｃ−１７、Ｎα４，１９８２年８月、第６４８頁 を参照のこと。

多数の１仰ゲートを有するシングルＦＥＴを提供することは、制御入力信号に対 応する数の応用を可能とする。ディジタル応用に於いては、これは、シングル・ トランジスタのみから成る論理セルを利用する多入力ＮＡＮＤのような、論理機 能の実現を直接的に可能とする。慣例的に、多数の集積回路が、同等の論理セル を提供するために要求される。

シングル・トランジスタ論理セルの利用は、種々の応用に於いて、より有利であ る。例えば、極めて高速な集積回路の帯域幅は、所望の論理機能を実行するため に要求されるトランジスタの数によって、ゆえに、それぞれの論理セルのトラン ジスタの数によって、直接的に制限される。また、半導体基板表面積が制限され る集積回路に於いては、それぞれの論理セルを実行するために要求されるトラン ジスタの数は勿論、回路の全機能の複雑さをも制限するだろう。

アナログ応用に於いては、マルチ・ゲートＦＥＴの使用に於いて同様の効果を有 する。そのようなＦＥＴのそれぞれのゲートに供給される入力信号は、本質的に シングルのトランジスタ段に効果的にミックスされることができる。提供される 出力信号は、上記入力信号のそれぞれに直接的に依存する。

しかしながら、上記入力信号源のそれぞれは、上記出力からは勿論、お互いから 効果的に絶縁されたままである。

従来のマルチ・ゲートＦＥＴの使用に於いて遭遇される主な問題は、それらが非 対称のゲート特性を示すことである。

即ち、その出力信号によって明示されるような該デバイスの電気作用は、所定の 入力信号が印加される特定のゲートにがなり依存して変化することができる。こ れは、エンハンスメント・モードのマルチ・ゲートＭＥＳＦＥＴを使用する時に 、特に関係のあるものである。典型的に、周囲の回路は、従来のマルチ・ゲート ＦＥＴの非対称ゲート特性を解消するようにかまたは、それに耐性のあるように デザインされねばならない。しかしながら、どちらの場合にあっても、必要な付 加的なデザイン努力及び必然のデザイン交換は、マルチ・ゲートＦＥＴを利用す ることによって得られる効果を非常に危うくする。

発明の概要 よって、本発明の目的は、対称ゲート特性を有するマルチゲート電界効果トラン ジスタを提供することである。

これは、ソース及びドレイン領域と、それらの間に延びる複数のアクティブ・チ ャネルとを有する電界効果トランジスタを提供することによって成し遂げられる 。上記アクティブチャネルを一般に覆う対応する同様の複数のゲート・コンタク トをそれぞれ有する同様の複数のゲートが、上記ソース領域とトレイン領域との 間の電荷キャリアの流れを制御するために提供される。上記ゲート・コンタクト は、上記ソース領域とドレイン領域との間の電荷キャリアの流れの制御に於いて 、上記ゲートのそれぞれが、実質上対称の電気特性を有するように、上記チャネ ル領域のそれぞれに関して独特Ｓ配列され、且つ相応して位置を定められる。

本発明の効果は、所定の入力信号が印加された特定の制御ゲートと無関係に、電 気作用が実質上一様であるマルチ・ゲートＦＥＴを提供することである。

本発明の他の効果は、かなり多数の制御ゲートがたった一つのマルチ・ゲートＦ ＥＴデバイスに提供されることができるということである。

本発明のさらに別の効果は、上記マルチ・ゲートＦＥＴの制御ゲート特性の動作 的対称を確実にするために、付加的な回路構成が要求されないということである 。本発明のざらなる効果は、上記マルチ・ゲートＦＥＴがディジタルとアナログ の両方に応用するのに有効なものであるということである。

本発明のなお別の効果は、上記マルチ・ゲートＦＥＴの製造が従来の処理ステッ プの使用を通して成し遂げられることができ、且つ付加的な重要な処理ステップ が要求されないということである。

図面の簡単な説明 本発明の他の付帯的な効果は、全ての図面を通じて同様の部分に同様の参照番号 の付された添附図面に関して考慮された時、以下の詳細な説明の参照によって明 らかになり、且つ簡単に理解されることであろう。

第１図ａはデュアル・ゲート電界効果トランジスタ用の回路記号を示している。

第１図すは、従来のデュアル・ゲートＦＥＴの非対称ゲート特性の典型的なＩ− Ｖカーブを示している。

第１図Ｃは、本発明に従って製造されたデュアル、ゲートＦＥＴのゲートの対称 ゲート特性のＩ−Ｖカーブを示してＧする。

第２図は、本発明に従って構成されたデュアル°ゲート電界効果トランジスタの 一実施例の平面図である。

第３図ａ乃至第３図Ｃは、本発明に一致したデュアル・ゲートＦＥＴの製造中の 断面図であって、第３図Ｃは第２図に示された完成されたデュアル・ゲート電界 効果トランジスタの断面図である。

第４図乃至第６図は、第２図のデュアル・ゲート電界効果トランジスタの動作の 異なった時期に於ける第３図の断面の詳細な部分を示している。

第７図は、本発明に従って構成されたトリプル・ゲート電界効果トランジスタの 平面図である。

発明の詳細な説明 デュアル・ゲートＦＥＴデバイス１００のための回路記号が第１図に示されてい る。従来のＦＥＴと同様に、Ｇ１及びＧ２のラベルが付された一対の制御ゲート １１４．１１８が、該デュアル・ゲートＦＥＴ１００のドレイン１０８とソース １１０との間の電流の流れを制御するために提供される。理論的に言えば、該Ｆ ＥＴ１Ｃ）Ｏの電気作用は、上記ゲート１１４．１１８のそれぞれに関して同一 であるべきである。しかしながら、従来のデバイスのゲート特性のＩ−Ｖカーブ は、典型的に非対称である。第１図すに示されるように、上記ゲートＧ１．Ｇ２ の特定の一方に印加された所定の電圧Ｖａのための、それらのそれぞれに帰する ことができる電流Ｉｆ。

Ｉ２は、異なっているものであり、この場合上記ゲートの他方は所定の電圧ＶＦ に維持されている。ゆえに、出力電圧特性、電流駆動特性、及び時間応答特性は 、同様に非対称である。従って、従来のデュアル・ゲート及び同様にマルチ・ゲ ートＦＥＴの有用性は、特にリニア・アナログ及び高速ディジタル応用に於いて 危うくされる。

従来のデバイスのゲート特性の非対称は、種々の制御ゲートがソース及びドレイ ン領域に関してチャネル領域に沿った異なったポイントに配置されるということ に直接関連付けられる。熟考すると、電圧勾配は、マルチ・ゲートＦＥＴの種々 のゲートに印加される電圧が、上記ソース領域とドレイン領域との間の電流の流 れを許すようなものである時、上記チャネル領域の長さ方向に沿って延びるだろ う。それぞれのゲートに結合されたデプレッション領域は、上記ゲートに印加さ れた電圧に単に依存しなくて、上記ゲート領域と上記チャネル領域のそのすぐ近 くに結合された部分との間の電位熱に依存する。よって、デプレッション領域幅 、従って所定のゲート電圧Ｖ（＋のためのそれに帰することができる電流は、上 記ゲートの相対位置に依存して異なるだろう。

ゲート特性対称は、高速度マルチ・ゲート・エンハンスメント・モードＧａＡｓ 　Ｍ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔに於いて、最も重要なものであり、且つより好ましい ものである。以下に述べられる理由のために、上記ゲート入力電圧は、Ｏ，ＯＶ 乃至０．５Ｖの隣接レンジ内に制限される。ｏ、ｉｖのゲート特性非対称は、そ のようなデバイスの使用を効果的に無効にするかもしれないし、しばしば無効に するだろう。しかしながら、本発明は、デュアル・ゲートＦＥＴのための第１図 Ｃに示されたような対称ゲート特性を有するデバイスを提供することによって、 デュアル・ゲートＦＥＴ又はマルチ・ゲートＦＥＴに、前述の理想的な作用が得 られることを許す。

しかしながら、本発明はＧａＡｓマルチ・ゲートＭＥＳＦＥＴに限定されるもの ではないということを理解すべきである。

イオン注入やイオン及び電子ビーム・リソグラフィのような種々の製造技術はも ちろん、シリコン及び燐化インジウムのような他の基板物質、タングステン珪素 のようなゲート物質、ＭＯＳ及びＪＦＥＴのようなゲート構造、及びデプレッシ ョン・モードのような動作モードを利用する技術が、本発明に一致して有利に使 用されることができる。しかし、マルチ・ゲート・エンハンスメント・モードＧ ａＡｓ　Ｍ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔは、そのハイ・ポテンシャル・スピード、低出 力遅延結果、低動作電圧及び電力散逸、及びたった一つの要求電源のために好ま しい。種々の代替技術を使用する方法は、本発明の教えを考慮して、当業者には 簡単に理解できるだろう。従って、本発明は、その好ましい物質、ゲート構造、 動作モード、及び製造方法に関して特に以下に論ぜられるだろう。しかしながら 、好ましい製造方法の、ホトリソグラフィック・レジストマスキングのような、 特定の且つ良く知られた処理ステップの多くは、本発明を不明瞭にしないように 、詳細に述べられてはいない。

次に、第２図を参照すると、本発明の好ましいデュアル・ゲートＦＥ丁１０２の 実施例が示されている。デュアル・ゲートＦＥＴ１０２は、半絶縁ガリウム砒素 （ＧａＡｓ　）であるのが好ましい半導体基板１０６上に形成される。概して１ ３０で示されたアクティブ層、ソース・コンタクト１１０ａ、ｂ、ドレイン・コ ンタクト１０８、及びゲート・コンタクト１１４ａ、ｂ、１１８ａ、ｂは、１９ ８３年６月１７［出願サレ、本発明の譲り受け人に譲渡されたシリアル・ナンバ 第５０５、１４８号の「自己整列ＭＥＳＦＥＴ及びその製造方法Ｊに述べられた ような、自己整列ゲートＭＥＳＦＥ下製造プロセスを利用して形成されることが 好ましい。その参照によって特に組込まれるとはいえ、本発明に応用されたよう な自己整列ゲートＭＥＳＦＥＴＩｕ造プロセスは、明瞭の目的のために以下に述 べられている。概して第３図ａ乃至Ｃを参照すると、以下のステップが行なわれ ている。即ち、Ｉ　ｎ形アクティブ・チャネルＦｊ１０３が、第３図ａに示され るように、アクティブ層領域１３０の範囲内の上記基板１０６の表面中に一様に イオン注入される。そのイオン注入エネルギー及び線量は、通常「オフ」のエン ハンスメント・モードＭＥＳＦＥＴ　（はぼ０．０Ｖと０．３Ｖの間の’７−− ト１ａ値電圧）のために、適当なアクティブ・チャネル１１０３を提供するよう に、選択されている。これは、はぼ１．０Ｘ　１０１２／ｃｍ２ト５．０ｘ１０ １２／ｃｍ２ト（ＤＪ（７）線１ｋｌＪｌシＴ、ホホ５０ＫｅＶと１５０ＫｅＶ との間のエネルギーで、シリコン・イオンを注入することによって、成し遂げら れることが好ましい。

２、　金属図を覆う、アルミニウム、窒化シリコン、又はニッケルのような対エ ツチング層を含む合成マスク医が、上記基板１０６の表面上に形成されるもので 、上記対エツチング層は上記アクティブ・チャネル層１０３の部分のみを覆うよ うに形成され、それらの部分は結局、完成されたデバイス１０２のアクティブ・ チャネル領域１０５である。ＭＥＳＦＥＴ製造と一致した物資、好ましくはチタ ニウム・タングステン合金が、上記アクティブ・チャネル領域１０５に対するシ ョットキ・バリア・コンタクトを形成するために提供される。

３、　次に、プラズマ・エツチングが、上記合成マスクのショットキ金属層の露 光された面のそれぞれに選択的に実行される。これは、一様にアンダーカットさ れる上記合成マスクのそれぞれのレジスタンド層に帰着する。上記プラズマ・エ ツチングは、上記アンダーカット面がほぼ５００人と２０００人の間の距離のた めにそれぞれの端でアンダーカットされるように成し遂げられることが好ましい 。

４、　次に、第２のイオン注入が上記ソース１１１ａ、ｂ、ドレイン１０９、及 びマスクのような上記対エツチング層の残余部分１１５を利用するチャネル相互 接続領ｔ＊１０４ａ。

ｂを提供するために、上記アクティブ層領域１３０中に実行される。注入エネル ギーは、上記合成マスクを覆う上記基板１０６中に注入されることからイオンを 妨げるように、適当に選択される。このイオン注入のエネルギー及び線量は、高 ドープドの、よって高導電性の＠１ａ１０４ａ、ｂ、１０９゜１１１ａ、ｂを提 供するように、ざらに選択される。上記領域１０４ａ、ｂ、１０９．１１１ａ、 ｂは、はぼ１Ｘ１０１３／ｃｍ２と１×１０１０１５７Ｃトノ間の線ｉに対して 、はぼ５０ＫｅＶト２００ＫｅＶとの間のエネルギーで、シリコン・イオンのイ オン注入によってｎ＋形をドープされ、それによってほぼ０．０５１Ｊｌｒｔと ０．３ｐとの間の厚さを有する領１０．１０４ａ、ｂ、１０９゜１１１ａ、ｂを 形成する。上記デバイス１０２の製造のこのステージは、第３図すに示されてい る。

５、　次に上記対エツチング層が、ショットキ金属層の上記残余部分、実際上、 上記アクティブ・チャネル領！！Ｊ、１０５と自己整列された、且つ上記高ドー プされたソース１１ａ。

ｂ、ドレイン１０９．及びチャネル相互接続１０４ａ、ｂ領域かられずかに間隔 を置かれた上記ゲート・コンタクト１１４ａ、ｂ、１１８ａ、ｂを残すように除 去される。

６、　次に、他の金属被覆化ステップが、それぞれ第３図Ｃに示されるようにソ ース１１１ａ、ｂ及びドレイン１０９領域の表面に、オーム性ソース１１０ａ、 ｂ及び１０８コンタクトを適当に提供するために成される。

第２図を再び参照すると、示されたように、ドレイン・コンタクト１０８は、実 質上同一のアクティブ・チャネルに、アクティブ１１１３０を効果的に分けるよ うにその中央にＩｈλれ、且つ横方向にまたがっている。本発明に一致するこれ ら二つのアクティブ・チャネルは、異なった角度に交互に向Ｃｔられており、お 互い平行にされ、又はお互いから空間的に分割されてさえいる。しかしながら、 第２図に示された直線的に隣接する構成は、簡単な製造及び小型化の理由ｆ３Ｘ ら好ましいものである。

上記ドレイン・コンタクト１０８．ソース・コンタクト１１０ａ、ｂ、及び上記 ゲート−］ンタクト１１４ａ、ｂ。

１１８ａ、ｂのそれぞれの少なくとも一部、及びそれらに対応するトレイン領域 １０９．ソース領域１１１ａ、ｂ、及びチャネル領域１０５は、上記アクティブ 層１３０のそれぞれのアクティブ・チャネルに結合されている。第２図に示され たように、上記ソース・コンタクト１１０ａ、ｂ、及びソース領域１１１ａ、ｂ は、アクティブ層１３０の両端にそれを横方向にまたがって対称的に置かれてあ り、さらにソー子・コンタクト・パッド１１２で導電的に相互接続されてＣ，Ｎ る。

同様に、上記ゲート・コンタクト１１４ａ、ｂ、１１８ａ。

ｂ及びチャネル領域１０５が、上記アクティブ層１３０を横方向にまたがるもの で、該ゲート・コンタクト【ま、それらのそれぞれのゲート・コンタクト・パッ ド１１６，１２０に導電的に相互接続されている。示されたように、上記ゲート Ｇｌ　、Ｇ２のゲート−］ンタクト１１４ａ、１１８ａ及び１１４ｂ、１１８ｂ は、アクティブ層１３０の２つのアクティブ・チャネルとそれぞれ結合されてい る。特に、本発明に従って述べられたアクティブ層のそれぞれのアクティブ・チ ャネルは、それらに対するソース及びドレイン領域及びコンタクトの少なくとも 一部、及び上記ゲートのそれぞれのゲート・コンタクト及びチャネル領域に結合 されている。再び第２図を参照すると、お互いに関してアクティブ１１１３０の 長さ方向に沿った上記ゲート・コンタクト１１４ａ、ｂ。

１１８ａ、ｂ、及びそれらのそれぞれのソース領域１１１　ａ。

ｂ及びドレイン領域１０９の位置は、特に重要なものである。

位置関係は、ゲートＧ１のゲート・コンタクト１１４ａ及びその対応するゲート Ｇ２のゲート・コンタクト１１８ｂを考えることによって、明瞭に示される。対 応するゲート・コンタクトは、異なるゲートとアクティブ・チャネルと結合され たゲート・コンタクトとして、ここで定義されるが、しかしより詳細には以下に 述べられるだろうように、本発明のマルチ・ゲートＦＥＴの動作的作用と同等の 効果を有する。上記位置関係は、その結合されたアクティブ・チャネルの長さに 沿った特定のポイントに置かれたそれぞれのゲート・コンタクト１１４ａのため に、その結合されたアクティブ・チャネル上に同様に置かれる対応するゲート・ コンタクト１１８ｂがある。従って、ゲート・コンタクトが結合された以遠され たゲートの配列は、それぞれのアクティブ・チャネルに関しニ一様であり、さら に対応するゲート・コンタクト（ＤＱ％定（Ｄ位置は、それらの結合されたソー ス及びドレイン領域に関して、実質上同一である。

上記関係の理由及び効果は、デュアル・ゲートＦ　Ｅ　Ｔ。

１０２の動作の種々のフェーズを考えることによって、最も良く理解されること ができる。デュアル・ゲートＦＥＴ１０２の断面の適切な詳述されたセクション を示す第４図を次に参照すると、ショットキ・バリア・コンタクト・デプレッシ ョン領域１４２ａ、ｂ、１４４ａ、ｂは、トレイン１０８が正電圧にバイアスさ れ、且つゲートＧｌ　、Ｇ２が上記ソース１１０に関してゼロ電圧にバイアスさ れる時、アクティブ・チャネル１ｉＪ１０５中に誘導され、該アクティブ・チャ ネル層１０５を通る電流伝導を完全にブロックする。これは、通常「オフ」エン ハンスメント・モードＭＥＳＦＥＴの動作と一致する。

第５図は、正の小電圧がゲートＧｌに、よってゲート・コンタクト１１４ａ及び ｂに印加された時のデプレッション領域１４２ａ、ｂの状態を示している。上記 ゲートＧ１．Ｇ２のどちらかに印ｈＪされた正電圧は通常、ゲート・コンタクト １１４ａ、ｂ、１１８ａ、ｂの組込みショットキ・バリア電位の範囲内にされる 。さもなければ、過大なゲート電流が、ＭＥＳＦＥＴのようなデバイス１０２の 動作が無効にされないならば、ゲート・コンタクトによって形成されたショット キ・バリア・ダイオードを介して流れ、よって、実質上変化するだろう。組込み バリア電位より小ざな、ゲートＧ１に印加された正電位のために、減ぜられた幅 の小ざなデプレッション領域１４２ａ、ｂは、ゲート・コンタクト１１４ａ、ｂ の真下に誘導されたままだろう。生得的に、上記ゲート・コンタクト１１４ｂに 結合されたデプレッション領域１４２ｂは、上記ゲート・コンタクト１１４ａに 結合されたものより幅が広い。上記ゲートＧ２に結合されたデプレッション領域 １４４ａ、ｂはそれぞれ、それらのそれぞれのアクティブ・チャネルを通る電流 の流れをブロックする故に、ゲート・コンタクト１１４ｂに結合されたチャネル 領域１０５の電位は実質上、ドレイン・コンタクト１０８及び領域１０９の電位 である。逆に言えば、ゲート・コンタクト１１４ａに結合されたチャネル領域１ ０５の電位は実質上、ソース・コンタクト１１０ａ及び領域１１１ａに結合され たチャネル領域１０５の電位である。該分野で良く知られているように、ショッ トキ・バリア・ダイオードに結合されたデプレッション領域の厚さは、その金属 コンタクトと、アクティブ・チャネルの覆う部分との間の電位差と逆比例して変 化する。

Ｇｌ　、Ｇ２のそれぞれに印加された正の小電圧に応じて誘導されたデプレッシ ョン領域１４２ａ、ｂ、１４４ａ、ｂを示している。示されたように、ゲートＧ １．Ｇ２に印加された電圧は、矢印１５０ａ、ｂによって示されるように、ソー ス１１０ａ、ｂにドレイン１０８から非常に多くの電流を流すのに十分である。

普通のＦＥＴと同様に、電流の大きさは、ソース及びドレインと電流チャネルの 実効抵抗との間の電位差に依存する。考慮すると、ゲート・コンタクト１１４ａ 。

１１８ａに結合されたアクティブ・チャネルのみのモーメントのために、電流１ ５０ａによって見られる実効抵抗は、電流１５０ａが流れるゲート１１４ａ、１ １８ａのそれぞれに結合されたチャネル領域１０５の非劣化部の垂直断面エリア に主として依存する。しかしながら、電流１５０ａの流れは、アクティブ・チャ ネルの長さ方向に沿った電圧勾配を本質的に生ずる。従って、所定のゲート電圧 のために、デプレッション領域１４２ａ、１４４ａの幅は異なるだろうし、ざら に、それらのデプレッション領域幅の変化は、印加されたゲート電圧の所定の変 化のために異なるだろう。

次に、第６図に詳述された完成したデュアル・ゲートＦＥＴＩ　０２、及び本発 明に一致したその動作を考えると、それぞれのゲートＧ１．Ｇ２は、アクティブ １１１３０のそれぞれのアクティブ・チャネルに結合されたゲート・コンタクト １１４ａ、ｂ、１１８ａ、ｂによって表わされる。上で確立されたように、対応 するゲート・コンタクトは、それぞれのアクティブ・チャネルに関してゲートの 独特の配列の結果として生ずるそれらのアクティブ・チャネルに沿った同様の位 置を占有する。以遠されたこの独特な配列の正味の効果は、ゲート電圧の所定の セットのために、デプレッション領域幅セクションの対応するセットがあるだろ うということでありて、それぞれのセクションは、所定のアクティブ・チャネル に結合されている。実際のゲートと、それに印加された電圧のセットの特定の電 圧との間の一致は、デプレッション領域幅シーケンスのそれぞれと、それぞれの シーケンスが結合された特定のアクティブ・チャネルとの間の一致のみの決定で ある。従って、ゲート電圧の所定のセットのために、アクティブ・チャネル電流 の対応する総岳のみが、ゲート電圧がゲートに印加される特定の一致と無関係に 、流れるだろう。その結果として、デュアル・ゲートＦＥＴ１０２の電気作用は 、ゲートＧｌ　、Ｇ２のそれぞれに関して対称であり、よって、第１図Ｃに示さ れたようなたった一つのゲート特性カーブのみを持つだろう。

本発明の原理は、第７図に示されたトリプル・ゲートＦＥＴ１８０のようなマル チ・ゲートＦＥＴにもまた応用されることができる。二つの絶縁領域１８４，１ ８６によって三つのアクティブ・チャネルに分けられたアクティブ層１９０が、 基板１８２０表面に提供されている。上記三つのアクティブ・チャネルにそれぞ れ結合された三つの導電的に相互接続されたゲート・コンタクト部をそれぞれ有 する°三つのゲート２０２，２０４．２０６は、それぞれのゲート・コンタクト ・パッド２０８，２１０，２１２にそれぞれ導電的に接続されている。示された ように、上記ゲート２０２゜２０４．２０６のそれぞれのゲート・コンタクト部 は、チャネル領域１９６をオーバーレイする、即ち、ドレイン領域１９４の対応 する部分とソース領域１９２の対応する部分との間のチャネル相互接続領域１９ ０によって導電的に接続されている。ドレイン・コンタクト１９８は、ドレイン 領域１９４とオーム的にコンタクトする。同様に、ソース°コンタクト２００は 、ソース領域１９２とオーム的にコンタクトする。明瞭の目的のために、それら が絶縁領域１８４゜１８６を通り越す時、ゲート２０２，２０４，２０６の間に 提供される電気誘導層は、図示されていないということに注意されたい。

本発明と一致したゲート２０２，２０４．２０６のゲートコンタクト部は、アク ティブ層１９０，１９２，１９４゜１９６のそれぞれのアクティブ・チャネルに 関して独特に配列される。しかしながら、対応するゲート・コンタクト部は、ソ ース１９２及びドレイン１９４領域のそれらに結合された部分に関して実質上同 様に位置を定められる。前述されたデュアル・ゲートＦＥＴ１０２と同様に、ア クティブ・チャネルは、印加されたゲート電圧の所定のセットに対応する動作コ ンディションの閉セットに一般にさせられる。従って、ゲート２０２，２０４． ２０６の全ゲート特性は、実質上お互いに対称である。

Ｘ駕 第２図に示されたのと本質的に同じデュアル・ゲート・エンハンスメント・モー ドＭＥＳＦＥＴが、製造された。シリコン・イオンが、チャネル層を形成するた めに、はぼ１．６×１０１２／Ｃｍ２の線量に対して、半絶縁ＧａＡｓ中にほぼ １０ｆ）ＫｅＶの線量で注入された。タングステン・チタニウム・ショットキ・ ル層が、１ｏｏｏ人と２０００人との間の厚さに形成された。ゲート・コンタク トが、はぼ１．６ｔｙｔのゲート長さを有してフォトリングラフィカル的に形成 され、且つほぼ１．４ｔＩＩｒｔのゲート長さにまでプラズマ・エツチングされ た。シリコン・イオンが、ソース、トレイン及びチャネル相互接続領域を形成す るために、ホホ２×１０１３／ｃｌＩ１２ノ線ｉに対シテ、ホホ８５ＫｅＶｒ再 注入された。

結果として生じたデュアル・ゲートＭＥＳＦＥＴは、はぼ０、ＩＶのゲート電圧 閾値を有し、０．６Ｖのゲート電圧で、本質的に十分にバイアスされる。ゲート のそれぞれのためのテストによって得られたゲート特性カーブは、本質的に同じ である。

従って、ゲートのそれぞれに関して本質的に対称のゲート特性を有するマルチ・ ゲートＦＥＴ及び該マルチ・ゲートＦ勿論、前述の開示が、本発明の好ましい態 様にのみ関して本発明の特質及び範囲から逸脱しない範囲で成されることができ るというこが理解されるべきである。例えば、図面に示され且つ前述されたデザ インは一般に、デュアル及びトリプル・ゲートＦＥＴの別々の応用に関する。上 記デザインは、より高いオーダーのマルチ・ゲートＦＥＴのため、及び集積回路 の一部のようなモノリシック製造のために、より適当であるように、簡単に扱わ れることができる。また、前述の教えの考え方に於いて、当業者は、デプレッシ ョンがまたはエンハンスメント・モードかで動作するｎ形マルチ・ゲートＭＥＳ ＦＥＴ、ＭＯ３ＦＥＴ、及びＪＦＥＴと同様に、ｐ形を実現するように、本発明 に一致して別なふうにマルチ・ゲートＦＥＴの製造を簡単に変えることができる 。よっｔ、添附の請求の範囲の範囲中に、発明は特に述べられたのとは別なふう に実行されることができるということが理解されるべきである。

国際調査報告 ＡＪＪｈ’ＥＸ　Ｔｏ　’ｎ’、、：　ＩＮＴＥＲＮＡＴＩＯＮＡｒ−５ＥＡＲ ＣＨＬ：ＰＯＲＴ　ＯＮ・・−彎−＋ゆ・―・＋＋＋――・−―−・−・−−・ 拳−一俤−＋＋＋＋―−・―−＋・・−

Claims (7)

【特許請求の範囲】
1. １．ａ）ソース領域（１１１）と、 ｂ）ドレイン領域（１０９）と、 ｃ）前記ソース領域（１１１）とドレイン領域（１０９）との間に延びる複数の アクティブ・チャネル（１０４ａ，ｂ）と、 ｄ）前記ソース領域（１１１）とドレイン領域（１０９）との間の電荷キャリア の流れの電気的な制御を許すように、前記アクティブ・チャネル１０４ａ，ｂ） を一般に覆う対応する同様の複数のゲート・コンタクト（１１４ａ，ｂ，１１８ ａ，ｂ）をそれぞれ有する複数のゲート（１１６，１２０）と を具備し、前記ゲート・コンタクト（１１４ａ，ｂ，１１８ａ，ｂ）は、上記電 荷キャリアの流れの制御に於いて、前記ゲート（１１６，１２０）の電気特性が 実質上対称であるように、前記アクティブ・チャネル（１０４ａ，ｂ）のそれぞ れに関して独特に配列され且つ相応じて位置を定められている電界効果トランジ スタ（ＦＥＴ）（１０２）。
2. ２．前記相応じて位置を定められたゲート・コンタクト（１１４ａ，ｂ，１１８ ａ，ｂ）は、それぞれの前記ゲート（１１６，１２０）がそれぞれの前記チャネ ル領域（１０４ａ，ｂ）に関して異なった別々の位置を電気的に占有するように 、前記ソース領域（１１１）とドレイン領域（１０９）との間に別々に位置を定 められていることをさらに特徴とする請求の範囲第１項のＦＥＴ。
3. ３．前記アクティブ・チャネル（１０４ａ，ｂ），前記ゲート（１１６，１２０ ）及びそれぞれの前記ゲート（１１６，１２０）に結合された前記ゲート・コン タクト（１１４ａ，ｂ及び１１８ａ，ｂ）の数が等しい請求の範囲第２項のＦＥ Ｔ。
4. ４．前記ゲート・コンタクト（１１４ａ，ｂ，１１８ａ，ｂ）の別々の位置は、 前記ソース領域（１１１）とドレイン領域（１０９）との間に一様に分布される 請求の範囲第３項のＦＥＴ。
5. ５．前記ソース領域（１１１），ドレイン領域（１０９）及びチャネル領域（１ ０４ａ，ｂ）は、実質上平面の半導体ボディ（１０６）中に形成され、前記ソー ス領域（１１１）及びドレイン領域（１０９）はｎ＋形半導体物質を含み、且つ 前記アクティブ・チャネル（１０４ａ，ｂ）はｎ形半導体物質を含む請求の範囲 第４項のＦＥＴ。
6. ６．前記半導体ボディ（１０６）は半絶縁ＧａＡｓから成り、前記ソース（１１ １），ドレイン（１０９），及びアクティブ・チャネル（１０４ａ，ｂ）はシリ コン・ドープドＧａＡｓから成り、且つ前記ゲート（１１６，１２０）は、対称 ゲート特性を有するエンハンスメント・モードのマルチ・ゲー卜金属半導体電界 効果トランジスタを形成するように、前記アクティブ・チャネル（１０４）を覆 って形成される請求の範囲第５項のＦＥＴ。
7. ７．前記アクティブ・チャネル（１０４ａ，ｂ）の数は、二つである請求の範囲 第６項のＦＥＴ。