CN108110049A - 金属氧化物半导体晶体管及其制作方法 - Google Patents
金属氧化物半导体晶体管及其制作方法 Download PDFInfo
- Publication number
- CN108110049A CN108110049A CN201711364941.3A CN201711364941A CN108110049A CN 108110049 A CN108110049 A CN 108110049A CN 201711364941 A CN201711364941 A CN 201711364941A CN 108110049 A CN108110049 A CN 108110049A
- Authority
- CN
- China
- Prior art keywords
- grid
- polysilicon
- bar shaped
- oxide layer
- grid polysilicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 37
- 229910044991 metal oxide Inorganic materials 0.000 title claims abstract description 34
- 150000004706 metal oxides Chemical class 0.000 title claims abstract description 34
- 238000002360 preparation method Methods 0.000 title abstract description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 105
- 229920005591 polysilicon Polymers 0.000 claims abstract description 104
- 239000002184 metal Substances 0.000 claims description 14
- 238000004519 manufacturing process Methods 0.000 claims description 13
- 238000002513 implantation Methods 0.000 claims description 9
- 238000009792 diffusion process Methods 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 7
- 238000001259 photo etching Methods 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 6
- 230000003647 oxidation Effects 0.000 claims description 5
- 238000007254 oxidation reaction Methods 0.000 claims description 5
- 125000006850 spacer group Chemical group 0.000 claims description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims 1
- 230000003628 erosive effect Effects 0.000 claims 1
- 229910052760 oxygen Inorganic materials 0.000 claims 1
- 239000001301 oxygen Substances 0.000 claims 1
- 239000013078 crystal Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 150000002927 oxygen compounds Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66484—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with multiple gate, at least one gate being an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明涉及一种金属氧化物半导体晶体管及其制作方法。所述金属氧化物半导体晶体管包括P型阱区、形成于所述P型阱区表面的源区与漏区、形成于所述源区与漏区上及所述P型阱区上的第一栅极氧化层、形成于所述第一栅极氧化层上的第一栅极多晶硅、形成于所述第一栅极氧化层上的第二栅极多晶硅、间隔设置于所述第一栅极多晶硅与第二栅极多晶硅之间的第二栅极氧化层、连接所述第一栅极多晶硅的第一栅极及连接所述第二栅极多晶硅的第二栅极。
Description
【技术领域】
本发明涉及半导体制造工艺技术领域，特别地，涉及一种金属氧化物半导体晶体管及其制作方法。
【背景技术】
金属氧化物半导体(MOS)晶体管是半导体制造中的基本器件，其广泛适用于各种集成电路中。然而，现有金属氧化物半导体(MOS)晶体管的制作方法当前面对的最主要问题之一是，随着器件特征尺寸的缩小(栅极宽度)，沟道的长度越来越短，同样的阱区浓度下，越短的沟道长度，源极和漏极即越容易发生穿通，造成较大的漏电，从而影响器件的可靠性。
【发明内容】
本发明的其中一个目的在于为解决上述至少一个技术问题而提供一种金属氧化物半导体晶体管及其制作方法。
一种金属氧化物半导体晶体管，其包括P型阱区、形成于所述P型阱区表面的源区与漏区、形成于所述源区与漏区上及所述P型阱区上的第一栅极氧化层、形成于所述第一栅极氧化层上的第一栅极多晶硅、形成于所述第一栅极氧化层上的第二栅极多晶硅、间隔设置于所述第一栅极多晶硅与第二栅极多晶硅之间的第二栅极氧化层、连接所述第一栅极多晶硅的第一栅极及连接所述第二栅极多晶硅的第二栅极。
在一种实施方式中，所述第一栅极多晶硅包括至少两个条形部，所述第二栅极多晶硅也包括至少两个条形部，所述第二栅极氧化层也包括条形部，所述第一栅极多晶硅的条形部与所述第二栅极多晶硅的条形部交错重复设置，且相邻的所述第一栅极多晶硅的条形部与所述第二栅极多晶硅的条形部通过所述第二栅极氧化层的条形部间隔。
在一种实施方式中，所述第一栅极包括第一主体部连接于所述第一主体部上的至少两个第一连接部，所述至少两个第一连接部分别与所述第一栅极多晶硅的至少两个条形部连接；所述第二栅极包括第二主体部连接于所述第二主体部上的至少两个第二连接部，所述至少两个第二连接部分别与所述第二栅极多晶硅的至少两个条形部连接。
在一种实施方式中，所述第一栅极及所述第二栅极分别位于所述金属氧化物半导体晶体管的两端，所述第一栅极到所述第二栅极的方向与所述第一栅极多晶硅的条形部、第二栅极多晶硅的条形部及所述第二栅极氧化部的条形部的延伸方向均相同。
在一种实施方式中，所述金属氧化物半导体晶体管还包括P型区域，所述P型区域位于所述第一栅极氧化层下方的P型阱区表面，所述P型区域与所述第一栅极多晶硅形状一致且对应设置。
一种金属氧化物半导体晶体管的制作方法，其包括以下步骤：
提供N型衬底，在所述N型衬底表面形成P型阱区；
在所述P型阱区上依次形成第一氧化层及第一栅极多晶硅层；
对所述第一栅极多晶硅层进行P型离子注入；
对所述第一氧化层及第一栅极多晶硅层进行光刻及刻蚀从而形成第一栅极氧化层及位于所述第一栅极氧化层上方的第一栅极多晶硅；
进行高温扩散，使得所述第一栅极多晶硅中的P型离子向所述P型阱区扩散从而在所述第一栅极氧化层下方形成P型区域；
在所述第一栅极氧化层及所述第一栅极多晶硅上方形成第二氧化层；
在所述第二氧化层上形成第二栅极多晶硅层，对所述第二栅极多晶硅层进行光刻及刻蚀，以及对所述第二氧化层进行刻蚀形成第二栅极氧化层，其中，所述第一栅极多晶硅与第二栅极多晶硅之间的由所述第二栅极氧化层间隔；
在所述P型阱区表面形成源区及漏区；
形成源极金属、漏极金属、第一栅极及第二栅极，所述源极金属对应连接所述源区，所述漏极金属连接所述漏区，所述第一栅极连接所述第一栅极多晶硅，所述第二栅极连接所述第二栅极多晶硅。
在一种实施方式中，所述第一氧化层的厚度在100埃-200埃的范围内，所述第一栅极多晶硅层的厚度在2000埃-3000埃的范围内，所述第二氧化层的厚度在300埃-400埃的范围内。
在一种实施方式中，对所述第一栅极多晶硅层进行P型离子注入的步骤中，所述注入剂量大于所述P型阱区的注入剂量。
在一种实施方式中，所述高温扩散的步骤中，扩散温度在1100摄氏度至1150摄氏度的范围内，所述P型区域的浓度大于所述P型阱区。
在一种实施方式中，所述第一栅极多晶硅包括至少两个条形部，所述第二栅极多晶硅也包括至少两个条形部，所述第二栅极氧化层也包括条形部，所述第一栅极多晶硅的条形部与所述第二栅极多晶硅的条形部交错重复设置，且相邻的所述第一栅极多晶硅的条形部与所述第二栅极多晶硅的条形部通过所述第二栅极氧化层的条形部间隔。
本发明提供一种双栅金属氧化物半导体晶体管，通过引入双栅极，大大提高栅极对沟道的控制能力，即使器件的特征尺寸变化，不会由于栅极对沟道的控制能力减弱所导致的源漏间漏电问题。当两个栅极所加电压高于各自的阈值电压时，器件开启，否则，无论两个栅极任意一个的电压如何波动，器件均处于关断状态，源漏间不会有任何漏电，大大提高了器件的性能及可靠性。
【附图说明】
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1是本发明一较佳实施方式的金属氧化物半导体晶体管的部分平面结构示意图。
图2是图1所示金属氧化物半导体晶体管沿线A-A的剖面示意图。
图3-图9是图2所示金属氧化物半导体晶体管的制作方法的部分步骤的结构示意图。
【具体实施方式】
下面将对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
请参阅图1-图2，图1是本发明第一实施方式的金属氧化物半导体晶体管的部分平面结构示意图，图2是图1所示金属氧化物半导体晶体管沿线A-A的剖面示意图。所述金属氧化物半导体晶体管包括P型阱区、形成于所述P型阱区表面的源区与漏区、形成于所述源区与漏区上及所述P型阱区上的第一栅极氧化层、形成于所述第一栅极氧化层上的第一栅极多晶硅、形成于所述第一栅极氧化层上的第二栅极多晶硅、间隔设置于所述第一栅极多晶硅与第二栅极多晶硅之间的第二栅极氧化层、连接所述第一栅极多晶硅的第一栅极、连接所述第二栅极多晶硅的第二栅极、及P型区域。所述P型区域位于所述第一栅极氧化层下方的P型阱区表面，所述P型区域与所述第一栅极多晶硅形状一致且对应设置。
具体地，所述第一栅极多晶硅包括至少两个条形部，所述第二栅极多晶硅也包括至少两个条形部，所述第二栅极氧化层也包括条形部，所述第一栅极多晶硅的条形部与所述第二栅极多晶硅的条形部交错重复设置，且相邻的所述第一栅极多晶硅的条形部与所述第二栅极多晶硅的条形部通过所述第二栅极氧化层的条形部间隔。
所述第一栅极包括第一主体部连接于所述第一主体部上的至少两个第一连接部，所述至少两个第一连接部分别与所述第一栅极多晶硅的至少两个条形部连接；所述第二栅极包括第二主体部连接于所述第二主体部上的至少两个第二连接部，所述至少两个第二连接部分别与所述第二栅极多晶硅的至少两个条形部连接。
所述第一栅极及所述第二栅极分别位于所述金属氧化物半导体晶体管的两端，所述第一栅极到所述第二栅极的方向与所述第一栅极多晶硅的条形部、第二栅极多晶硅的条形部及所述第二栅极氧化部的条形部的延伸方向均相同。
请参阅图3-图9，图3-图9是图2所示金属氧化物半导体晶体管的制作方法的部分步骤的结构示意图。所述金属氧化物半导体晶体管的制作方法包括以下步骤。
步骤S1，请参阅图3，提供N型衬底，在所述N型衬底表面形成P型阱区。所述P型阱区的P型离子的注入能量在每平方厘米1的13次方至每平方里面8的13次方的范围内(1E13-8E13)。
步骤S2，请参阅图4，在所述P型阱区上依次形成第一氧化层及第一栅极多晶硅层。进一步地，所述第一氧化层的厚度在100埃-200埃的范围内，所述第一栅极多晶硅层的厚度在2000埃-3000埃的范围内。
步骤S3，请参阅图5，对所述第一栅极多晶硅层进行P型离子注入。所述步骤S3中，P型离子的注入剂量大于步骤S1中的所述P型阱区的注入剂量。具体地，所述步骤S3中的P型离子的注入剂量可以大致等于步骤S1中的所述P型阱区的注入剂量的1.5倍。具体地，若所述P型阱区的P型离子的注入剂量为每平方厘米3的13次方(3E13)，所述步骤S3中的P型离子的注入剂量可以为每平方厘米4.5的13次方(4.5E13)。
步骤S4，请参阅图6，对所述第一氧化层及第一栅极多晶硅层进行光刻及刻蚀从而形成第一栅极氧化层及位于所述第一栅极氧化层上方的第一栅极多晶硅。
步骤S5，请参阅图7，进行高温扩散，使得所述第一栅极多晶硅中的P型离子向所述P型阱区扩散从而在所述第一栅极氧化层下方形成P型区域。所述步骤S5中，扩散温度在1100摄氏度至1150摄氏度的范围内，所述P型区域的浓度大于所述P型阱区。
步骤S6，请参阅图8，在所述第一栅极氧化层及所述第一栅极多晶硅上方形成第二氧化层。所述第二氧化层的厚度在300埃-400埃的范围内。
步骤S7，请参阅图9，在所述第二氧化层上形成第二栅极多晶硅层，对所述第二栅极多晶硅层进行光刻及刻蚀，以及对所述第二氧化层进行刻蚀形成第二栅极氧化层，其中，所述第一栅极多晶硅与第二栅极多晶硅之间的由所述第二栅极氧化层间隔。
步骤S8，请参阅图1及2，在所述P型阱区表面形成源区及漏区以及形成源极金属、漏极金属、第一栅极及第二栅极，所述源极金属对应连接所述源区，所述漏极金属连接所述漏区，所述第一栅极连接所述第一栅极多晶硅，所述第二栅极连接所述第二栅极多晶硅。
本发明提供一种双栅金属氧化物半导体晶体管，通过引入双栅极，大大提高栅极对沟道的控制能力，即使器件的特征尺寸变化，不会由于栅极对沟道的控制能力减弱所导致的源漏间漏电问题。当两个栅极所加电压高于各自的阈值电压时，器件开启，否则，无论两个栅极任意一个的电压如何波动，器件均处于关断状态，源漏间不会有任何漏电，大大提高了器件的性能及可靠性。
以上所述的仅是本发明的实施方式，在此应当指出，对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出改进，但这些均属于本发明的保护范围。
Claims (10)
1.一种金属氧化物半导体晶体管，其特征在于：所述金属氧化物半导体晶体管包括P型阱区、形成于所述P型阱区表面的源区与漏区、形成于所述源区与漏区上及所述P型阱区上的第一栅极氧化层、形成于所述第一栅极氧化层上的第一栅极多晶硅、形成于所述第一栅极氧化层上的第二栅极多晶硅、间隔设置于所述第一栅极多晶硅与第二栅极多晶硅之间的第二栅极氧化层、连接所述第一栅极多晶硅的第一栅极及连接所述第二栅极多晶硅的第二栅极。
2.如权利要求1所述的金属氧化物半导体晶体管，其特征在于：所述第一栅极多晶硅包括至少两个条形部，所述第二栅极多晶硅也包括至少两个条形部，所述第二栅极氧化层也包括条形部，所述第一栅极多晶硅的条形部与所述第二栅极多晶硅的条形部交错重复设置，且相邻的所述第一栅极多晶硅的条形部与所述第二栅极多晶硅的条形部通过所述第二栅极氧化层的条形部间隔。
3.如权利要求2所述的金属氧化物半导体晶体管，其特征在于：所述第一栅极包括第一主体部连接于所述第一主体部上的至少两个第一连接部，所述至少两个第一连接部分别与所述第一栅极多晶硅的至少两个条形部连接；所述第二栅极包括第二主体部连接于所述第二主体部上的至少两个第二连接部，所述至少两个第二连接部分别与所述第二栅极多晶硅的至少两个条形部连接。
4.如权利要求2所述的金属氧化物半导体晶体管，其特征在于：所述第一栅极及所述第二栅极分别位于所述金属氧化物半导体晶体管的两端，所述第一栅极到所述第二栅极的方向与所述第一栅极多晶硅的条形部、第二栅极多晶硅的条形部及所述第二栅极氧化部的条形部的延伸方向均相同。
5.如权利要求2所述的金属氧化物半导体晶体管，其特征在于：所述金属氧化物半导体晶体管还包括P型区域，所述P型区域位于所述第一栅极氧化层下方的P型阱区表面，所述P型区域与所述第一栅极多晶硅形状一致且对应设置。
6.一种金属氧化物半导体晶体管的制作方法，其特征在于：所述制作方法包括以下步骤：
提供N型衬底，在所述N型衬底表面形成P型阱区；
在所述P型阱区上依次形成第一氧化层及第一栅极多晶硅层；
对所述第一栅极多晶硅层进行P型离子注入；
对所述第一氧化层及第一栅极多晶硅层进行光刻及刻蚀从而形成第一栅极氧化层及位于所述第一栅极氧化层上方的第一栅极多晶硅；
进行高温扩散，使得所述第一栅极多晶硅中的P型离子向所述P型阱区扩散从而在所述第一栅极氧化层下方形成P型区域；
在所述第一栅极氧化层及所述第一栅极多晶硅上方形成第二氧化层；
在所述第二氧化层上形成第二栅极多晶硅层，对所述第二栅极多晶硅层进行光刻及刻蚀，以及对所述第二氧化层进行刻蚀形成第二栅极氧化层，其中，所述第一栅极多晶硅与第二栅极多晶硅之间的由所述第二栅极氧化层间隔；
在所述P型阱区表面形成源区及漏区；
形成源极金属、漏极金属、第一栅极及第二栅极，所述源极金属对应连接所述源区，所述漏极金属连接所述漏区，所述第一栅极连接所述第一栅极多晶硅，所述第二栅极连接所述第二栅极多晶硅。
7.如权利要求6所述的金属氧化物半导体晶体管的制作方法，其特征在于：所述第一氧化层的厚度在100埃-200埃的范围内，所述第一栅极多晶硅层的厚度在2000埃-3000埃的范围内，所述第二氧化层的厚度在300埃-400埃的范围内。
8.如权利要求6所述的金属氧化物半导体晶体管的制作方法，其特征在于：对所述第一栅极多晶硅层进行P型离子注入的步骤中，所述注入剂量大于所述P型阱区的注入剂量。
9.如权利要求6所述的金属氧化物半导体晶体管的制作方法，其特征在于：所述高温扩散的步骤中，扩散温度在1100摄氏度至1150摄氏度的范围内，所述P型区域的浓度大于所述P型阱区。
10.如权利要求6所述的金属氧化物半导体晶体管的制作方法，其特征在于：所述第一栅极多晶硅包括至少两个条形部，所述第二栅极多晶硅也包括至少两个条形部，所述第二栅极氧化层也包括条形部，所述第一栅极多晶硅的条形部与所述第二栅极多晶硅的条形部交错重复设置，且相邻的所述第一栅极多晶硅的条形部与所述第二栅极多晶硅的条形部通过所述第二栅极氧化层的条形部间隔。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711364941.3A CN108110049A (zh) | 2017-12-18 | 2017-12-18 | 金属氧化物半导体晶体管及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711364941.3A CN108110049A (zh) | 2017-12-18 | 2017-12-18 | 金属氧化物半导体晶体管及其制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN108110049A true CN108110049A (zh) | 2018-06-01 |
Family
ID=62209858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201711364941.3A Withdrawn CN108110049A (zh) | 2017-12-18 | 2017-12-18 | 金属氧化物半导体晶体管及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108110049A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112563139A (zh) * | 2020-11-17 | 2021-03-26 | 深圳宝铭微电子有限公司 | 一种mos管的sgt制造工艺 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0159994B1 (en) * | 1983-10-28 | 1988-03-09 | Hughes Aircraft Company | Multi-gate field effect transistor |
| US6097070A (en) * | 1999-02-16 | 2000-08-01 | International Business Machines Corporation | MOSFET structure and process for low gate induced drain leakage (GILD) |
| US6259142B1 (en) * | 1998-04-07 | 2001-07-10 | Advanced Micro Devices, Inc. | Multiple split gate semiconductor device and fabrication method |
| CN1567590A (zh) * | 2003-06-23 | 2005-01-19 | 北京大学 | 一种互补金属氧化物半导体集成电路及其制备方法 |
-
2017
- 2017-12-18 CN CN201711364941.3A patent/CN108110049A/zh not_active Withdrawn
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0159994B1 (en) * | 1983-10-28 | 1988-03-09 | Hughes Aircraft Company | Multi-gate field effect transistor |
| US6259142B1 (en) * | 1998-04-07 | 2001-07-10 | Advanced Micro Devices, Inc. | Multiple split gate semiconductor device and fabrication method |
| US6097070A (en) * | 1999-02-16 | 2000-08-01 | International Business Machines Corporation | MOSFET structure and process for low gate induced drain leakage (GILD) |
| CN1567590A (zh) * | 2003-06-23 | 2005-01-19 | 北京大学 | 一种互补金属氧化物半导体集成电路及其制备方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112563139A (zh) * | 2020-11-17 | 2021-03-26 | 深圳宝铭微电子有限公司 | 一种mos管的sgt制造工艺 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104716177B (zh) | 一种改善漏电的射频ldmos器件的制造方法 | |
| CN110459599A (zh) | 具有深埋层的纵向浮空场板器件及制造方法 | |
| CN105070759A (zh) | Nldmos器件及其制造方法 | |
| CN204289464U (zh) | 一种高压pmos器件 | |
| CN110459602A (zh) | 具有纵向浮空场板的器件及其制造方法 | |
| WO2016015501A1 (zh) | 隧穿晶体管结构及其制造方法 | |
| CN104037083A (zh) | 一种半导体器件的制造方法 | |
| CN103531592B (zh) | 高迁移率低源漏电阻的三栅控制型无结晶体管 | |
| CN112071758A (zh) | 填埋式三维金属-氧化物场效应晶体管及制备方法 | |
| US20160190336A1 (en) | Complementary high mobility nanowire neuron device | |
| JPH02154469A (ja) | 縦形電界効果トランジスタ | |
| CN108110049A (zh) | 金属氧化物半导体晶体管及其制作方法 | |
| CN105448733A (zh) | 一种耗尽型vdmos器件及其制造方法 | |
| CN111509044B (zh) | 半导体结构及其形成方法 | |
| CN106409675A (zh) | 耗尽型功率晶体管的制造方法 | |
| CN103094319A (zh) | 双通道高压结型场效应管降低夹断电压的结构及制造方法 | |
| CN115207088A (zh) | 一种横向沟槽型mosfet器件及其制造方法 | |
| CN111725318B (zh) | 一种功率半导体器件的元胞结构及其制作方法 | |
| CN107919398A (zh) | 半超结器件及其制造方法 | |
| CN108133963A (zh) | 场效应管及其制作方法 | |
| CN108091575B (zh) | 结型场效应晶体管及其制作方法 | |
| CN103137694B (zh) | 一种表面沟道场效应晶体管及其制造方法 | |
| CN107895738B (zh) | 一种阱局部高掺的mos型器件及制备方法 | |
| CN107393955B (zh) | 一种高效率高可靠度的碳化硅mos管及制造方法 | |
| CN106549057B (zh) | Dmos器件制作方法与dmos器件 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WW01 | Invention patent application withdrawn after publication | ||
| WW01 | Invention patent application withdrawn after publication |
Application publication date: 20180601 |