JPH05259455A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05259455A JPH05259455A JP5006151A JP615193A JPH05259455A JP H05259455 A JPH05259455 A JP H05259455A JP 5006151 A JP5006151 A JP 5006151A JP 615193 A JP615193 A JP 615193A JP H05259455 A JPH05259455 A JP H05259455A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
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- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 パラサイト容量を著しく増やすことなく、半
導体デバイスのリーク電流を減少させる。 【構成】 活性領域内にソース及びドレイン領域の配列
と、導電チャネル領域とを設け、この導電チャネル領域
の上方の絶縁ゲート構造体に、各ドレイン領域を取り囲
むように形成された第１の絶縁ゲート部分と、第１の絶
縁ゲート部分とソース領域との間に形成された第２の絶
縁ゲート部分とを設ける。第１及び第２の絶縁ゲート部
分の端部(11a,12a) を、活性領域を取り囲む絶縁領域の
上まで延在させて第１及び第２の絶縁ゲート導電体(13,
14) と接続する。各ドレイン領域と関連して追加のソー
ス領域(50)を設けて追加の導電チャネル領域を形成す
る。第２の絶縁ゲート部分を、追加のソース領域とドレ
イン領域との間に絶縁ゲート領域(12b) を形成するよう
に相互接続する。
導体デバイスのリーク電流を減少させる。 【構成】 活性領域内にソース及びドレイン領域の配列
と、導電チャネル領域とを設け、この導電チャネル領域
の上方の絶縁ゲート構造体に、各ドレイン領域を取り囲
むように形成された第１の絶縁ゲート部分と、第１の絶
縁ゲート部分とソース領域との間に形成された第２の絶
縁ゲート部分とを設ける。第１及び第２の絶縁ゲート部
分の端部(11a,12a) を、活性領域を取り囲む絶縁領域の
上まで延在させて第１及び第２の絶縁ゲート導電体(13,
14) と接続する。各ドレイン領域と関連して追加のソー
ス領域(50)を設けて追加の導電チャネル領域を形成す
る。第２の絶縁ゲート部分を、追加のソース領域とドレ
イン領域との間に絶縁ゲート領域(12b) を形成するよう
に相互接続する。
Description
【０００１】
【産業上の利用分野】本発明は、絶縁ゲート電界効果デ
バイスを有する半導体装置に関するものであり、さらに
詳しくはＭＯＳ四極素子のような二重ゲート型の絶縁ゲ
ート電界効果デバイスを有する半導体装置に関するもの
である。
バイスを有する半導体装置に関するものであり、さらに
詳しくはＭＯＳ四極素子のような二重ゲート型の絶縁ゲ
ート電界効果デバイスを有する半導体装置に関するもの
である。
【０００２】
【従来の技術】このようなデバイスは、例えばラジオ受
信機又はテレビ受像機の高周波前置増幅器に使用するの
に特に適している。この前置増幅器では、受信機又は受
像機のアンテナで受信した信号を絶縁ゲート電界デバイ
スの一方の絶縁ゲートに供給し、また他方の絶縁ゲート
は電圧源に接続する。またこの電圧源を調整して、増幅
された信号が入力信号の振幅に関係なく実質的に一定の
振幅を持つように、絶縁ゲート電界効果デバイスの利得
を制御することができる。
信機又はテレビ受像機の高周波前置増幅器に使用するの
に特に適している。この前置増幅器では、受信機又は受
像機のアンテナで受信した信号を絶縁ゲート電界デバイ
スの一方の絶縁ゲートに供給し、また他方の絶縁ゲート
は電圧源に接続する。またこの電圧源を調整して、増幅
された信号が入力信号の振幅に関係なく実質的に一定の
振幅を持つように、絶縁ゲート電界効果デバイスの利得
を制御することができる。
【０００３】高い相互コンダクタンスが要求される絶縁
ゲート電界効果デバイスを得るためには、導電チャネル
を通過する電荷キャリアの進行方向に対して直交する横
方向におけるデバイスの導電チャネルを広くする必要が
ある。便宜的に、この「横」方向をチャネル幅と呼び、
電荷キャリアの進行方向と平行な方向をチャネル長と呼
ぶ。高い相互コンダクタンスで、かつ、低いゲート−ソ
ース容量を得るには、広いチャネル幅に加えて短いチャ
ネル長が要求される。
ゲート電界効果デバイスを得るためには、導電チャネル
を通過する電荷キャリアの進行方向に対して直交する横
方向におけるデバイスの導電チャネルを広くする必要が
ある。便宜的に、この「横」方向をチャネル幅と呼び、
電荷キャリアの進行方向と平行な方向をチャネル長と呼
ぶ。高い相互コンダクタンスで、かつ、低いゲート−ソ
ース容量を得るには、広いチャネル幅に加えて短いチャ
ネル長が要求される。
【０００４】ヨーロッパ特許公開公報ＥＰ−Ａ−７６０
０６では、このような絶縁ゲート電界効果デバイスの一
例を示しており、この絶縁ゲート電界効果デバイスはド
レイン領域とそれを取り囲むソース領域を具えており、
これらの間には導電チャネルを形成している。この導電
チャネルは、導電チャネル上に堆積した２つの絶縁ゲー
トが曲がりくねった通路に従うような形状に形成されて
いる。つまり第１の絶縁ゲートはドレイン領域を囲むよ
うに、第２の絶縁ゲートはこの第１の絶縁ゲートを囲む
ようにして形成されている。ヨーロッパ特許公開公報Ｅ
Ｐ−Ａ−７６００６に示すように、内側の絶縁ゲートと
その接点パッドとの間の接続部分の付近において外側の
絶縁ゲートは切断されている。外側の絶縁ゲートの両端
は広がっており、単一の接点パッドに接続されている。
この配置では接点パッドは、活性領域から十分に離れた
位置において、活性領域を囲む絶縁領域の上に配置する
ことができるので、パラサイト（寄生）容量を減少させ
ることができる。
０６では、このような絶縁ゲート電界効果デバイスの一
例を示しており、この絶縁ゲート電界効果デバイスはド
レイン領域とそれを取り囲むソース領域を具えており、
これらの間には導電チャネルを形成している。この導電
チャネルは、導電チャネル上に堆積した２つの絶縁ゲー
トが曲がりくねった通路に従うような形状に形成されて
いる。つまり第１の絶縁ゲートはドレイン領域を囲むよ
うに、第２の絶縁ゲートはこの第１の絶縁ゲートを囲む
ようにして形成されている。ヨーロッパ特許公開公報Ｅ
Ｐ−Ａ−７６００６に示すように、内側の絶縁ゲートと
その接点パッドとの間の接続部分の付近において外側の
絶縁ゲートは切断されている。外側の絶縁ゲートの両端
は広がっており、単一の接点パッドに接続されている。
この配置では接点パッドは、活性領域から十分に離れた
位置において、活性領域を囲む絶縁領域の上に配置する
ことができるので、パラサイト（寄生）容量を減少させ
ることができる。
【０００５】ヨーロッパ特許公開公報ＥＰ−Ａ−７６０
０６に記載されているデバイスの絶縁ゲートの導電層は
アルミニウムで形成されている。アルミニウムは導電率
が高く、したがって大きなチャネル幅を有し、しかもチ
ャネル長の短い導電チャネル領域を形成するために必要
な長くて幅の狭いアルミニウムの小片を設けてもデバイ
スの周波数応答が不当に悪影響を受けることはない。一
般に導電チャネル領域の幅は長さの７５０倍から１００
０倍が好ましい。
０６に記載されているデバイスの絶縁ゲートの導電層は
アルミニウムで形成されている。アルミニウムは導電率
が高く、したがって大きなチャネル幅を有し、しかもチ
ャネル長の短い導電チャネル領域を形成するために必要
な長くて幅の狭いアルミニウムの小片を設けてもデバイ
スの周波数応答が不当に悪影響を受けることはない。一
般に導電チャネル領域の幅は長さの７５０倍から１００
０倍が好ましい。
【０００６】
【発明が解決しようとする課題】絶縁ゲートをマスクと
して使用してソース及びドレイン領域を自己整合的に形
成するプロセス技術を用いるのが好ましい。その理由
は、チャネル長をより短くすることができるとともにゲ
ートとソース／ドレインとの重ね合わせが少なくなり、
したがってパラサイト容量が減少するからである。しか
しながら、絶縁ゲートのゲート導電層をアルミニウムで
形成すると、ソース領域及びドレイン領域を形成するの
に用いられる高温での工程に耐えることができないの
で、アルミニウムは自己整合的なプロセス技術に用いる
のに適さない。
して使用してソース及びドレイン領域を自己整合的に形
成するプロセス技術を用いるのが好ましい。その理由
は、チャネル長をより短くすることができるとともにゲ
ートとソース／ドレインとの重ね合わせが少なくなり、
したがってパラサイト容量が減少するからである。しか
しながら、絶縁ゲートのゲート導電層をアルミニウムで
形成すると、ソース領域及びドレイン領域を形成するの
に用いられる高温での工程に耐えることができないの
で、アルミニウムは自己整合的なプロセス技術に用いる
のに適さない。
【０００７】このような高温の工程に耐えることができ
る絶縁ゲートの導電層を形成するのに適する材料として
は、ドープされた多結晶シリコン及びチタンシリサイド
やコバルトシリサイドのような耐火性の金属シリサイド
を挙げることができる。自己整合プロセス技術に用いる
ことができるこれらの材料はアルミニウムより抵抗が高
く、単にアルミニウムで形成されたゲートをこれらの材
料で形成されたゲートに置き換えただけではデバイスの
ゲート抵抗が高くなり、入力信号の著しく大きな減衰が
生じるか、又はこれに対応して高周波で高い雑音が生
じ、その結果デバイスの周波数応答が著しく制限される
ようになる。したがってもし自己整合プロセス技術を用
いるならば、ゲートを交互に対称に配置しなければなら
ない。「aUHF MOS Tetrode with polysilicon gate 」
（F.M.K lassen et.al.,Solid State Electronics ）の
1980年の23巻p23 〜30では、MOS 四極素子について記載
されており、櫛歯状に形成した絶縁ゲートを交叉指型に
配置したものである。すなわち、個々の絶縁ゲートを指
状（櫛の歯状）に分割し、これらを活性領域から離れた
位置において、高導電性の絶縁ゲート導電体によって結
合しており、このゲート導電体は、例えばアルミニウム
又はアルミニウム合金から形成されている。個々の絶縁
ゲートのゲート幅の全体が、高導電性の絶縁ゲート導電
体により並列に接続された一連の絶縁ゲート指状部分に
分割されており、その結果全体としてゲート抵抗を減少
させている。
る絶縁ゲートの導電層を形成するのに適する材料として
は、ドープされた多結晶シリコン及びチタンシリサイド
やコバルトシリサイドのような耐火性の金属シリサイド
を挙げることができる。自己整合プロセス技術に用いる
ことができるこれらの材料はアルミニウムより抵抗が高
く、単にアルミニウムで形成されたゲートをこれらの材
料で形成されたゲートに置き換えただけではデバイスの
ゲート抵抗が高くなり、入力信号の著しく大きな減衰が
生じるか、又はこれに対応して高周波で高い雑音が生
じ、その結果デバイスの周波数応答が著しく制限される
ようになる。したがってもし自己整合プロセス技術を用
いるならば、ゲートを交互に対称に配置しなければなら
ない。「aUHF MOS Tetrode with polysilicon gate 」
（F.M.K lassen et.al.,Solid State Electronics ）の
1980年の23巻p23 〜30では、MOS 四極素子について記載
されており、櫛歯状に形成した絶縁ゲートを交叉指型に
配置したものである。すなわち、個々の絶縁ゲートを指
状（櫛の歯状）に分割し、これらを活性領域から離れた
位置において、高導電性の絶縁ゲート導電体によって結
合しており、このゲート導電体は、例えばアルミニウム
又はアルミニウム合金から形成されている。個々の絶縁
ゲートのゲート幅の全体が、高導電性の絶縁ゲート導電
体により並列に接続された一連の絶縁ゲート指状部分に
分割されており、その結果全体としてゲート抵抗を減少
させている。
【０００８】この絶縁ゲート構造体では、それぞれの絶
縁ゲートの指状部分を、活性領域を越えて、活性領域を
囲む絶縁領域の上まで延在させて絶縁ゲート導電体の１
つに接続でき、かつ、絶縁ゲート構造体の縁部を良好に
規定することができる。望ましい低い出力容量を得るた
めには、半導体本体には少なくとも主表面に隣接して、
一般に0.7 ×1015〜1 ×1015atom・ cm-2の非常に低い濃
度でドープされた半導体領域を形成しなければならな
い。ゲート酸化膜のような熱酸化膜は、一般に約５nmの
厚さのシリコン−シリコン酸化膜の界面に１cm2 につき
1 ×1011〜2 ×10 11個の正電荷を有し、したがってこの
ような低濃度にドープされた半導体領域は反転されて、
50nmより厚い絶縁材料の下側に109 〜1011個/cm2の低濃
度の電子を有する導電チャネルが形成されることが予想
される。したがって活性領域を取り囲む絶縁領域上まで
延在している絶縁ゲートの端部ではリーク電流が生じる
という問題がある。この問題は、アルミニウムゲート技
術に比べて、例えば20個の絶縁ゲート部分を有するデバ
イスに対して自己整合プロセス技術を行う場合非常に重
要である。
縁ゲートの指状部分を、活性領域を越えて、活性領域を
囲む絶縁領域の上まで延在させて絶縁ゲート導電体の１
つに接続でき、かつ、絶縁ゲート構造体の縁部を良好に
規定することができる。望ましい低い出力容量を得るた
めには、半導体本体には少なくとも主表面に隣接して、
一般に0.7 ×1015〜1 ×1015atom・ cm-2の非常に低い濃
度でドープされた半導体領域を形成しなければならな
い。ゲート酸化膜のような熱酸化膜は、一般に約５nmの
厚さのシリコン−シリコン酸化膜の界面に１cm2 につき
1 ×1011〜2 ×10 11個の正電荷を有し、したがってこの
ような低濃度にドープされた半導体領域は反転されて、
50nmより厚い絶縁材料の下側に109 〜1011個/cm2の低濃
度の電子を有する導電チャネルが形成されることが予想
される。したがって活性領域を取り囲む絶縁領域上まで
延在している絶縁ゲートの端部ではリーク電流が生じる
という問題がある。この問題は、アルミニウムゲート技
術に比べて、例えば20個の絶縁ゲート部分を有するデバ
イスに対して自己整合プロセス技術を行う場合非常に重
要である。
【０００９】絶縁ゲートの端部でのリーク電流を減少さ
せるためには特別の手段を講ずる必要がある。このリー
ク電流を減少させる方法の１つとしては、膜厚が2 〜3
μmの低濃度にドープされた半導体領域を、絶縁ゲート
領域の端部が、活性領域を取り巻く絶縁領域の上まで延
在する手前に設けるものである。位置整合には公差があ
るので、各絶縁ゲート領域の端部において電流は流れな
いが、パラサイト容量の問題が生じる部分が約６μｍあ
り、複数絶縁ゲート部分を並列に接続した自己整合デバ
イスでは、ゲート容量が約２０％増加してしまう。
せるためには特別の手段を講ずる必要がある。このリー
ク電流を減少させる方法の１つとしては、膜厚が2 〜3
μmの低濃度にドープされた半導体領域を、絶縁ゲート
領域の端部が、活性領域を取り巻く絶縁領域の上まで延
在する手前に設けるものである。位置整合には公差があ
るので、各絶縁ゲート領域の端部において電流は流れな
いが、パラサイト容量の問題が生じる部分が約６μｍあ
り、複数絶縁ゲート部分を並列に接続した自己整合デバ
イスでは、ゲート容量が約２０％増加してしまう。
【００１０】本発明は、以上の問題点を解決するもので
あり、パラサイト容量が著しく増加することなしにリー
ク電流を減少させることができる絶縁ゲート電界効果デ
バイスを有する半導体装置を提供することを目的とする
ものである。
あり、パラサイト容量が著しく増加することなしにリー
ク電流を減少させることができる絶縁ゲート電界効果デ
バイスを有する半導体装置を提供することを目的とする
ものである。
【００１１】
【課題を解決するための手段】本発明は、絶縁ゲート電
界効果デバイスを有する半導体装置において、 絶縁領
域によって画成された活性領域を１つの主表面に隣接し
て形成した半導体本体を具え、前記活性領域には、複数
のソース領域と、互いに隣接するソース領域を分離する
ドレイン領域と、各ソース領域及びドレイン領域間に画
成された複数の導電チャネル領域と、これら導電チャネ
ル領域を覆って各ソース及びドレイン領域間を選択的に
接続する複数の絶縁ゲート構造体とを設け、これら絶縁
ゲート構造体の各々が、上記ドレイン領域に隣接した第
１の絶縁ゲート部分と、この第１の絶縁ゲート部分と、
隣接するソース領域との間に設けられた第２の絶縁ゲー
ト部分とを具え、これら第１の絶縁ゲート部分及び第２
の絶縁ゲート部分が、前記活性領域を越えて前記絶縁領
域の上まで延在して第１及び第２の絶縁ゲート部分を当
該活性領域の外側にある第１及び第２の絶縁ゲート導電
体にそれぞれ接続する複数の端部を有し、前記第１の絶
縁ゲート部分を、各活性領域内で相互に接続して各ドレ
イン領域を取り囲むようにし、各ドレイン領域に関連し
て、活性領域内に形成した追加のソース領域を設け、こ
の追加のソース領域を前記導電チャネル領域の幅方向と
平行な方向においてドレイン領域から離間させてドレイ
ン領域と追加のソース領域との間に追加の導電チャネル
領域を形成するようにし、前記第２の絶縁ゲート部分
を、追加のソース領域の各々と、それと関連するドレイ
ン領域との間に絶縁ゲート領域が形成されるように接続
したことを特徴とするものである。
界効果デバイスを有する半導体装置において、 絶縁領
域によって画成された活性領域を１つの主表面に隣接し
て形成した半導体本体を具え、前記活性領域には、複数
のソース領域と、互いに隣接するソース領域を分離する
ドレイン領域と、各ソース領域及びドレイン領域間に画
成された複数の導電チャネル領域と、これら導電チャネ
ル領域を覆って各ソース及びドレイン領域間を選択的に
接続する複数の絶縁ゲート構造体とを設け、これら絶縁
ゲート構造体の各々が、上記ドレイン領域に隣接した第
１の絶縁ゲート部分と、この第１の絶縁ゲート部分と、
隣接するソース領域との間に設けられた第２の絶縁ゲー
ト部分とを具え、これら第１の絶縁ゲート部分及び第２
の絶縁ゲート部分が、前記活性領域を越えて前記絶縁領
域の上まで延在して第１及び第２の絶縁ゲート部分を当
該活性領域の外側にある第１及び第２の絶縁ゲート導電
体にそれぞれ接続する複数の端部を有し、前記第１の絶
縁ゲート部分を、各活性領域内で相互に接続して各ドレ
イン領域を取り囲むようにし、各ドレイン領域に関連し
て、活性領域内に形成した追加のソース領域を設け、こ
の追加のソース領域を前記導電チャネル領域の幅方向と
平行な方向においてドレイン領域から離間させてドレイ
ン領域と追加のソース領域との間に追加の導電チャネル
領域を形成するようにし、前記第２の絶縁ゲート部分
を、追加のソース領域の各々と、それと関連するドレイ
ン領域との間に絶縁ゲート領域が形成されるように接続
したことを特徴とするものである。
【００１２】本発明の半導体装置によれば、内側にある
第１の絶縁ゲートは個々のドレイン領域を取り囲み、一
方外側にある第２の絶縁ゲートの一端は、絶縁ゲート領
域のドレイン領域と追加のドレイン領域との間に延在し
ている領域によって封鎖されている。外側にある絶縁ゲ
ートの一方の端部を封鎖することにより、この端部から
のリーク電流が減少し、したがって活性領域と、それを
取り囲む絶縁領域との間のリーク電流をできるだけ少な
くするために、低濃度にドープされた半導体領域を設け
る必要がなくなる。したがってデバイスのパラサイト容
量が減少する。さらに追加のソース領域とドレイン領域
との間に追加の絶縁ゲート領域を設けることにより、ゲ
ート幅の総和は増加し、したがって総容量の一部として
のパラサイト容量はさらに減少する。
第１の絶縁ゲートは個々のドレイン領域を取り囲み、一
方外側にある第２の絶縁ゲートの一端は、絶縁ゲート領
域のドレイン領域と追加のドレイン領域との間に延在し
ている領域によって封鎖されている。外側にある絶縁ゲ
ートの一方の端部を封鎖することにより、この端部から
のリーク電流が減少し、したがって活性領域と、それを
取り囲む絶縁領域との間のリーク電流をできるだけ少な
くするために、低濃度にドープされた半導体領域を設け
る必要がなくなる。したがってデバイスのパラサイト容
量が減少する。さらに追加のソース領域とドレイン領域
との間に追加の絶縁ゲート領域を設けることにより、ゲ
ート幅の総和は増加し、したがって総容量の一部として
のパラサイト容量はさらに減少する。
【００１３】本発明の好適な実施例においては、前記第
１の絶縁ゲート部分相互に接続して各ドレイン領域を取
り囲む環状の絶縁ゲート領域を形成し、この環状の絶縁
ゲート領域を、前記活性領域を越えて前記絶縁領域の上
まで延在させて前記第１の絶縁ゲート導体に接続するよ
うに構成する。このように閉じたループを形成するよう
に第１の絶縁ゲート部分同士を接続することにより、リ
ーク電流通路を減少させるようリングを規定する表面電
位を形成することができる。
１の絶縁ゲート部分相互に接続して各ドレイン領域を取
り囲む環状の絶縁ゲート領域を形成し、この環状の絶縁
ゲート領域を、前記活性領域を越えて前記絶縁領域の上
まで延在させて前記第１の絶縁ゲート導体に接続するよ
うに構成する。このように閉じたループを形成するよう
に第１の絶縁ゲート部分同士を接続することにより、リ
ーク電流通路を減少させるようリングを規定する表面電
位を形成することができる。
【００１４】一般に、絶縁ゲート電界効果デバイスは活
性領域内に形成したソース領域とドレイン領域とを交互
に配列した構成となっており、通常８個のドレイン領域
と９個のソース領域とを形成するようにしている。
性領域内に形成したソース領域とドレイン領域とを交互
に配列した構成となっており、通常８個のドレイン領域
と９個のソース領域とを形成するようにしている。
【００１５】さらに、活性領域は、比較的低濃度にドー
プされているある導電型の半導体領域を通常含んでお
り、この半導体領域内にこの導電型とは反対の導電型の
ソース領域及びドレイン領域を形成している。
プされているある導電型の半導体領域を通常含んでお
り、この半導体領域内にこの導電型とは反対の導電型の
ソース領域及びドレイン領域を形成している。
【００１６】又、それぞれのドレイン領域を取り囲むソ
ース領域及び追加のソース領域を連続的なソース領域に
して形成してもよく、これによりアクセス抵抗を低くす
ることができる。
ース領域及び追加のソース領域を連続的なソース領域に
して形成してもよく、これによりアクセス抵抗を低くす
ることができる。
【００１７】互いに隣接する第１の絶縁ゲート部分と第
２の絶縁ゲート部分とを離間させ、これらの間に比較的
高濃度にドープされている半導体領域を主表面に隣接し
て形成し、それぞれのソース領域とドレイン領域との間
に連続的な導電チャネルを形成するようにしてもよい。
２の絶縁ゲート部分とを離間させ、これらの間に比較的
高濃度にドープされている半導体領域を主表面に隣接し
て形成し、それぞれのソース領域とドレイン領域との間
に連続的な導電チャネルを形成するようにしてもよい。
【００１８】本発明では、リーク電流及びパラサイト容
量が明らかに不利に増加することなしに自己整合プロセ
ス技術を行うことができる。絶縁ゲートの導電ゲート層
は、例えばチタンシリサイド又はコバルトシリサイドの
ような金属シリサイドを以て形成することができる。
量が明らかに不利に増加することなしに自己整合プロセ
ス技術を行うことができる。絶縁ゲートの導電ゲート層
は、例えばチタンシリサイド又はコバルトシリサイドの
ような金属シリサイドを以て形成することができる。
【００１９】
【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。なお、図面はそれぞれ線図的に示されてお
り、寸法の比率は必ずしも実際のものと一致していな
い。特に層や領域の厚さの寸法は大きめに描いてある
が、他の寸法は小さめに描いてある。さらに、同一又は
類似の部分は、図面を通じて同様の参照符号で示してあ
る。図１〜５に示す実施例においては、半導体デバイス
として絶縁ゲート電界効果デバイス１を具えている。こ
の絶縁ゲート電界効果デバイス１は、例えばラジオ又は
テレビ放送用の受信機の高周波前置増幅器における増幅
要素として使用するのに適した、MOS 四極素子のような
二重ゲート型の絶縁ゲート電界効果デバイスとするのが
好ましい。この半導体デバイスは半導体本体２を具える
（図３〜５参照）。半導体本体２は、主表面２ａに隣接
し、絶縁領域すなわち膜厚の厚い絶縁層４によって区切
られた活性領域３を有する。
に説明する。なお、図面はそれぞれ線図的に示されてお
り、寸法の比率は必ずしも実際のものと一致していな
い。特に層や領域の厚さの寸法は大きめに描いてある
が、他の寸法は小さめに描いてある。さらに、同一又は
類似の部分は、図面を通じて同様の参照符号で示してあ
る。図１〜５に示す実施例においては、半導体デバイス
として絶縁ゲート電界効果デバイス１を具えている。こ
の絶縁ゲート電界効果デバイス１は、例えばラジオ又は
テレビ放送用の受信機の高周波前置増幅器における増幅
要素として使用するのに適した、MOS 四極素子のような
二重ゲート型の絶縁ゲート電界効果デバイスとするのが
好ましい。この半導体デバイスは半導体本体２を具える
（図３〜５参照）。半導体本体２は、主表面２ａに隣接
し、絶縁領域すなわち膜厚の厚い絶縁層４によって区切
られた活性領域３を有する。
【００２０】活性領域３は、複数のソース領域５を具え
ている。隣接するソース領域５は、中間に配置されたド
レイン領域６によって相互に分離され、それぞれのソー
ス領域５とドレイン領域６との間に導電チャネル領域７
をそれぞれ形成している。これらの導電チャネル領域７
の上方には、絶縁ゲート構造体１０をそれぞれ配置す
る。これらの絶縁ゲート構造体１０は、それぞれソース
領域５とドレイン領域６との間を選択的に導電接続する
作用を有するものである。
ている。隣接するソース領域５は、中間に配置されたド
レイン領域６によって相互に分離され、それぞれのソー
ス領域５とドレイン領域６との間に導電チャネル領域７
をそれぞれ形成している。これらの導電チャネル領域７
の上方には、絶縁ゲート構造体１０をそれぞれ配置す
る。これらの絶縁ゲート構造体１０は、それぞれソース
領域５とドレイン領域６との間を選択的に導電接続する
作用を有するものである。
【００２１】各導電チャネル領域７に対して設けた絶縁
ゲート構造体１０は、それぞれドレイン領域６に隣接し
て配置した第１の絶縁ゲート部分１１と、この絶縁ゲー
ト部分１１と、隣接するソース領域５との間に配置した
第２の絶縁ゲート部分１２とを有する。第１の絶縁ゲー
ト部分１１と第２の絶縁ゲート部分１２の端部１１ａ，
１２ａを、活性領域３を越えて絶縁領域４の上まで延在
させて、これら第１の絶縁ゲート部分１１及び第２の絶
縁ゲート部分１２を、活性領域の外側において第１の絶
縁ゲート導電体１３及び第２の絶縁ゲート導電体１４に
それぞれ接続するように構成し、絶縁ゲート構造体１０
の端部を正確に画成するようにする。
ゲート構造体１０は、それぞれドレイン領域６に隣接し
て配置した第１の絶縁ゲート部分１１と、この絶縁ゲー
ト部分１１と、隣接するソース領域５との間に配置した
第２の絶縁ゲート部分１２とを有する。第１の絶縁ゲー
ト部分１１と第２の絶縁ゲート部分１２の端部１１ａ，
１２ａを、活性領域３を越えて絶縁領域４の上まで延在
させて、これら第１の絶縁ゲート部分１１及び第２の絶
縁ゲート部分１２を、活性領域の外側において第１の絶
縁ゲート導電体１３及び第２の絶縁ゲート導電体１４に
それぞれ接続するように構成し、絶縁ゲート構造体１０
の端部を正確に画成するようにする。
【００２２】第１の絶縁ゲート部分１１は、活性領域３
内でそれぞれのドレイン領域６を囲むように相互に接続
する。ドレイン領域６のそれぞれと関連して、活性領域
３内に追加のソース領域５０を設ける。この追加のソー
ス領域５０を、導電チャネル領域７のチャネル幅Ｗと平
行な方向に見てドレイン領域６から離間して配置し、ド
レイン領域６と追加のソース領域５０との間に追加のチ
ャネル領域７０を形成するようにする。第２の絶縁ゲー
ト部分１２は、それぞれの追加のソース領域５０と、そ
れと関連するドレイン領域６との間に絶縁ゲート領域１
２ｂを形成するように相互接続する。
内でそれぞれのドレイン領域６を囲むように相互に接続
する。ドレイン領域６のそれぞれと関連して、活性領域
３内に追加のソース領域５０を設ける。この追加のソー
ス領域５０を、導電チャネル領域７のチャネル幅Ｗと平
行な方向に見てドレイン領域６から離間して配置し、ド
レイン領域６と追加のソース領域５０との間に追加のチ
ャネル領域７０を形成するようにする。第２の絶縁ゲー
ト部分１２は、それぞれの追加のソース領域５０と、そ
れと関連するドレイン領域６との間に絶縁ゲート領域１
２ｂを形成するように相互接続する。
【００２３】このように構成することによって、それぞ
れのドレイン領域６は第１の絶縁ゲート部分１１によっ
て構成される内側の第１の絶縁ゲート１１０によって取
り囲まれ、一方、第２の絶縁ゲート部分１２によって構
成される外側の第２の絶縁ゲート１２０の一端は、ドレ
イン領域６と追加のソース領域５０との間に延在する追
加の絶縁ゲート領域１２ｂによって閉じられるようにな
る。このように外側の絶縁ゲート１２０の一端を閉じる
ことによりこの端からのリーク電流は除去されるように
なる。したがって、活性領域３を取り囲む絶縁領域４の
下側にある半導体領域を介して活性領域の種々の部分の
間を流れるリーク電流を減少するために、外側の絶縁ゲ
ート１２０の閉じられた一端に隣接して低濃度にドープ
された半導体領域を設ける必要がなくなる。したがって
デバイスのパラサイト容量は減少する。しかし、外側の
絶縁ゲート１２０の開いている端部でのリーク電流を減
少させるためにこの端部に隣接して低濃度にドープされ
た半導体領域１６ａを設けなければならない。追加のソ
ース領域５０とドレイン領域６との間の追加の絶縁ゲー
ト領域１２ｂは全体のゲート幅を増大するように作用す
るので、パラサイト容量の一部は更に減少することにな
る。
れのドレイン領域６は第１の絶縁ゲート部分１１によっ
て構成される内側の第１の絶縁ゲート１１０によって取
り囲まれ、一方、第２の絶縁ゲート部分１２によって構
成される外側の第２の絶縁ゲート１２０の一端は、ドレ
イン領域６と追加のソース領域５０との間に延在する追
加の絶縁ゲート領域１２ｂによって閉じられるようにな
る。このように外側の絶縁ゲート１２０の一端を閉じる
ことによりこの端からのリーク電流は除去されるように
なる。したがって、活性領域３を取り囲む絶縁領域４の
下側にある半導体領域を介して活性領域の種々の部分の
間を流れるリーク電流を減少するために、外側の絶縁ゲ
ート１２０の閉じられた一端に隣接して低濃度にドープ
された半導体領域を設ける必要がなくなる。したがって
デバイスのパラサイト容量は減少する。しかし、外側の
絶縁ゲート１２０の開いている端部でのリーク電流を減
少させるためにこの端部に隣接して低濃度にドープされ
た半導体領域１６ａを設けなければならない。追加のソ
ース領域５０とドレイン領域６との間の追加の絶縁ゲー
ト領域１２ｂは全体のゲート幅を増大するように作用す
るので、パラサイト容量の一部は更に減少することにな
る。
【００２４】さらに図１〜５に示した実施例について詳
細に説明する。これらの図面は絶縁ゲート効果デバイス
の一部分を示すものであるが、交互に配列されたソース
領域５及びドレイン領域６を有しており、これらの間に
導電チャネル領域７を形成し、導電チャネル領域７の上
方には以下詳しく説明するように第１の絶縁ゲート１１
０と第２の絶縁ゲート１２０とを具える絶縁ゲート構造
体１０を設けている。絶縁ゲート１１０，１２０の間に
は、ソース領域５及びドレイン領域６と同じ導電型の接
続用アイランド（島）領域９（図３〜５）を設け、適当
な制御信号を絶縁ゲート１１０，１２０に印加したとき
にソース領域と、隣接するドレイン領域との間に連続的
な導電通路が形成されるように構成する。
細に説明する。これらの図面は絶縁ゲート効果デバイス
の一部分を示すものであるが、交互に配列されたソース
領域５及びドレイン領域６を有しており、これらの間に
導電チャネル領域７を形成し、導電チャネル領域７の上
方には以下詳しく説明するように第１の絶縁ゲート１１
０と第２の絶縁ゲート１２０とを具える絶縁ゲート構造
体１０を設けている。絶縁ゲート１１０，１２０の間に
は、ソース領域５及びドレイン領域６と同じ導電型の接
続用アイランド（島）領域９（図３〜５）を設け、適当
な制御信号を絶縁ゲート１１０，１２０に印加したとき
にソース領域と、隣接するドレイン領域との間に連続的
な導電通路が形成されるように構成する。
【００２５】絶縁ゲート１１０は多数の絶縁ゲート部分
１１から、絶縁ゲート１２０は多数の絶縁ゲート部分１
２からそれぞれ形成されており、絶縁ゲート部分１１及
び絶縁ゲート部分１２の端部１１ａ及び端部１２ａはそ
れぞれ、活性領域３を越えてその回りに配置された絶縁
領域４の上まで延在している。この絶縁領域４は通常フ
ィールド酸化膜と呼ばれており、この酸化膜の上で複数
の絶縁ゲート部分１１及び１２を導電率の高い絶縁ゲー
ト導電体１３及び１４にそれぞれ並列接続している。図
１の平面図では、絶縁ゲート導電体１３，１４を実線
で、その下に堆積された領域は仮想線でそれぞれ表され
ており、ここでは絶縁ゲート部分１１及び絶縁ゲート部
分１２の端部１１ａ及び端部１２ａとそれぞれの絶縁ゲ
ート導電体１３，１４との間の接続を示している。
１１から、絶縁ゲート１２０は多数の絶縁ゲート部分１
２からそれぞれ形成されており、絶縁ゲート部分１１及
び絶縁ゲート部分１２の端部１１ａ及び端部１２ａはそ
れぞれ、活性領域３を越えてその回りに配置された絶縁
領域４の上まで延在している。この絶縁領域４は通常フ
ィールド酸化膜と呼ばれており、この酸化膜の上で複数
の絶縁ゲート部分１１及び１２を導電率の高い絶縁ゲー
ト導電体１３及び１４にそれぞれ並列接続している。図
１の平面図では、絶縁ゲート導電体１３，１４を実線
で、その下に堆積された領域は仮想線でそれぞれ表され
ており、ここでは絶縁ゲート部分１１及び絶縁ゲート部
分１２の端部１１ａ及び端部１２ａとそれぞれの絶縁ゲ
ート導電体１３，１４との間の接続を示している。
【００２６】図２に最も明瞭に示されているように、第
１の絶縁ゲート部分１１は、それぞれのドレイン領域６
を取り囲む閉じた環状絶縁ゲート領域を形成するように
接続されており、またソース領域５及びドレイン領域６
と、活性領域の端部３ａとの間に設けた低濃度にドープ
された半導体領域１６ａ及び活性領域３を越えて絶縁領
域４の上まで延在する共通の端部１１ａが設けられてお
り、その先端には絶縁ゲート導電体１３に接続するため
に接点領域１１ｃ（図１）が形成されている。この半導
体領域１６ａは、図２のIII−III線の矢印の方向に見た
断面図を示す図３に最も明瞭に示されている。すなわ
ち、この図３は絶縁ゲート部分１２の方向に見た断面図
を示している。絶縁領域４の開口４ａ内には、ドレイン
領域６の、第１絶縁ゲート領域１１の端部１１ａとは反
対側の端部において追加のソース領域５０が形成されて
いる。第２の絶縁ゲート部分１２は、ドレイン領域６の
両端で活性領域３を越えて絶縁領域の上まで延在する端
部１２ａを有している。ドレイン領域６のそれぞれと関
連した２個の第２の絶縁ゲート接合部分１２は、ドレイ
ン領域６の、第１絶縁ゲート部分１１の端部１１ａとは
反対側の端部において相互に接続されており、追加の導
電チャネル領域７０のそれぞれの上側に位置する追加の
絶縁ゲート領域１２ｂを構成するようにしている。第２
の絶縁ゲート部分１２の一方の端部１２ａ′を、追加の
絶縁ゲート領域１２ｂを越えて絶縁領域４の上まで延在
させて第２の絶縁ゲート導電体１４と接続するために接
点領域１２ｃを形成する。絶縁ゲート部分１２の他方の
端部１２ａ″は、端部１１ａ′とともに絶縁領域４上ま
で延在させる。このようにして絶縁ゲート構造体１０の
端部は正確に規定されるようになる。
１の絶縁ゲート部分１１は、それぞれのドレイン領域６
を取り囲む閉じた環状絶縁ゲート領域を形成するように
接続されており、またソース領域５及びドレイン領域６
と、活性領域の端部３ａとの間に設けた低濃度にドープ
された半導体領域１６ａ及び活性領域３を越えて絶縁領
域４の上まで延在する共通の端部１１ａが設けられてお
り、その先端には絶縁ゲート導電体１３に接続するため
に接点領域１１ｃ（図１）が形成されている。この半導
体領域１６ａは、図２のIII−III線の矢印の方向に見た
断面図を示す図３に最も明瞭に示されている。すなわ
ち、この図３は絶縁ゲート部分１２の方向に見た断面図
を示している。絶縁領域４の開口４ａ内には、ドレイン
領域６の、第１絶縁ゲート領域１１の端部１１ａとは反
対側の端部において追加のソース領域５０が形成されて
いる。第２の絶縁ゲート部分１２は、ドレイン領域６の
両端で活性領域３を越えて絶縁領域の上まで延在する端
部１２ａを有している。ドレイン領域６のそれぞれと関
連した２個の第２の絶縁ゲート接合部分１２は、ドレイ
ン領域６の、第１絶縁ゲート部分１１の端部１１ａとは
反対側の端部において相互に接続されており、追加の導
電チャネル領域７０のそれぞれの上側に位置する追加の
絶縁ゲート領域１２ｂを構成するようにしている。第２
の絶縁ゲート部分１２の一方の端部１２ａ′を、追加の
絶縁ゲート領域１２ｂを越えて絶縁領域４の上まで延在
させて第２の絶縁ゲート導電体１４と接続するために接
点領域１２ｃを形成する。絶縁ゲート部分１２の他方の
端部１２ａ″は、端部１１ａ′とともに絶縁領域４上ま
で延在させる。このようにして絶縁ゲート構造体１０の
端部は正確に規定されるようになる。
【００２７】ソース領域５、ドレイン領域６及び絶縁ゲ
ート部分１１，１２の端部１１ａ，１２ａの個数は、所
望のデバイス特性に依存して決めることができる。上述
したように、大きな電流搬送能力を得るためには、導電
チャネルのチャネル幅を非常に広くするとともにチャネ
ル長を非常に短くのが望ましいが（例えば導電チャネル
領域の幅を導電チャネル領域の長さの２５００倍程度と
することもある）、ゲート抵抗は、デバイスの周波数応
答に有害な影響を与えない程度に高くないことが好まし
い。以下説明するように絶縁ゲート部分１１，１２の導
電領域を耐火性金属シリサイドのような材料で形成し、
自己整合プロセスを採用し、さらに活性領域３の幅（導
電チャネルの幅に対して平行方向の寸法）を60μm より
やや狭いものとする場合には、１６個のドレイン領域６
及びそれと関連したソース領域５及び追加のソース領域
５０と、１６個の端部１２ａ（但し共通の端部１１ａは
８個）とを配列することできる。追加の絶縁ゲート領域
１２ｂにより外側の第２の絶縁ゲート１２０を囲むこと
によって、過度にパラサイト容量が増加することなくリ
ーク電流を抑制することができるとともにゲート幅を全
体として増加することができ、さらに個々の配置に応じ
てゲート幅を全体として20μm 程度増加することができ
る。以下説明するように、ドレイン領域６の、追加のソ
ース領域５０とは反対側の端部では、絶縁ゲート部分１
１，１２は、絶縁領域４上まで延在する前に低濃度にド
ープされている幅数μm （3-6 μm ）の半導体領域２１
上を延在している（図３〜５）。このことによってもリ
ーク電流は抑止されるか又は少なくとも減少する。
ート部分１１，１２の端部１１ａ，１２ａの個数は、所
望のデバイス特性に依存して決めることができる。上述
したように、大きな電流搬送能力を得るためには、導電
チャネルのチャネル幅を非常に広くするとともにチャネ
ル長を非常に短くのが望ましいが（例えば導電チャネル
領域の幅を導電チャネル領域の長さの２５００倍程度と
することもある）、ゲート抵抗は、デバイスの周波数応
答に有害な影響を与えない程度に高くないことが好まし
い。以下説明するように絶縁ゲート部分１１，１２の導
電領域を耐火性金属シリサイドのような材料で形成し、
自己整合プロセスを採用し、さらに活性領域３の幅（導
電チャネルの幅に対して平行方向の寸法）を60μm より
やや狭いものとする場合には、１６個のドレイン領域６
及びそれと関連したソース領域５及び追加のソース領域
５０と、１６個の端部１２ａ（但し共通の端部１１ａは
８個）とを配列することできる。追加の絶縁ゲート領域
１２ｂにより外側の第２の絶縁ゲート１２０を囲むこと
によって、過度にパラサイト容量が増加することなくリ
ーク電流を抑制することができるとともにゲート幅を全
体として増加することができ、さらに個々の配置に応じ
てゲート幅を全体として20μm 程度増加することができ
る。以下説明するように、ドレイン領域６の、追加のソ
ース領域５０とは反対側の端部では、絶縁ゲート部分１
１，１２は、絶縁領域４上まで延在する前に低濃度にド
ープされている幅数μm （3-6 μm ）の半導体領域２１
上を延在している（図３〜５）。このことによってもリ
ーク電流は抑止されるか又は少なくとも減少する。
【００２８】図１に示すように、ソース領域５と追加の
ソース領域５０は、ソース電極５１で相互に結合されて
いる。ソース電極５１は櫛状構造であり、ドレイン領域
６を互いに結合する同様の櫛状構造のドレイン電極６１
と交叉するように配置されている。
ソース領域５０は、ソース電極５１で相互に結合されて
いる。ソース電極５１は櫛状構造であり、ドレイン領域
６を互いに結合する同様の櫛状構造のドレイン電極６１
と交叉するように配置されている。
【００２９】図１及び図２は、極端に模式的に示した図
であるが、実際には様々な領域又は層は図１及び図２の
ように角が鋭くなくむしろ丸くなっている。更に、図１
及び図２に示すようにソース領域５とドレイン領域６を
単に直線的に交互に配置するだけでなく、他の配置でも
よい。
であるが、実際には様々な領域又は層は図１及び図２の
ように角が鋭くなくむしろ丸くなっている。更に、図１
及び図２に示すようにソース領域５とドレイン領域６を
単に直線的に交互に配置するだけでなく、他の配置でも
よい。
【００３０】図１〜５に示すデバイスの構造を、特に図
３〜５を参照して更に詳しく説明する。 半導体本体２
は、比較的高濃度にドープされた単結晶シリコン基板２
０によって形成されている。この単結晶シリコン基板２
０の上に、比較的低濃度にドープされた半導体領域２１
をエピタキシャル成長させる。出力容量を所要の値とす
るために、比較的低濃度にドープされた半導体領域２１
のドープ密度は低くする。例えば、半導体領域２１をｐ
導電型とし、ドープ密度は約0.7 ×1015〜1 ×1015cm-3
とすることができる。
３〜５を参照して更に詳しく説明する。 半導体本体２
は、比較的高濃度にドープされた単結晶シリコン基板２
０によって形成されている。この単結晶シリコン基板２
０の上に、比較的低濃度にドープされた半導体領域２１
をエピタキシャル成長させる。出力容量を所要の値とす
るために、比較的低濃度にドープされた半導体領域２１
のドープ密度は低くする。例えば、半導体領域２１をｐ
導電型とし、ドープ密度は約0.7 ×1015〜1 ×1015cm-3
とすることができる。
【００３１】比較的高濃度にドープされたチャネルスト
ッパ領域１５を、絶縁ゲート部分１１，１２の端部１１
ａ，１２″ａに近接した絶縁領域４の下側に形成する。
絶縁領域４は、シリコン酸化膜のような絶縁材料の層を
堆積又は成長させた後にホトリソグラフの技術により形
成する。図示したように、比較的高濃度にドープされた
チャネルストッパ領域１５は、絶縁領域４を僅かに越え
て活性領域３中に延在させて低濃度にドープされた半導
体領域１６ａによりソース領域５及びドレイン領域６か
ら離間させるようにする。
ッパ領域１５を、絶縁ゲート部分１１，１２の端部１１
ａ，１２″ａに近接した絶縁領域４の下側に形成する。
絶縁領域４は、シリコン酸化膜のような絶縁材料の層を
堆積又は成長させた後にホトリソグラフの技術により形
成する。図示したように、比較的高濃度にドープされた
チャネルストッパ領域１５は、絶縁領域４を僅かに越え
て活性領域３中に延在させて低濃度にドープされた半導
体領域１６ａによりソース領域５及びドレイン領域６か
ら離間させるようにする。
【００３２】図示しないが、工程を簡略化するために、
チャネルストッパ領域１５は活性領域３の端部３ａの回
りを完全に取り囲んで広げるのが好ましい。このように
すると、チャネルストッパ領域１５が、外側の絶縁ゲー
ト１２０の追加の絶縁ゲート１２ｂから通じている端部
１２′ａに隣接する位置でソース領域５，５０とｐｎ接
合を形成することになるが、デバイスの作動中にはこの
ｐｎ接合間には電位差がないので何ら問題とならない。
このようにチャネルストッパ領域１５が活性領域の端部
３ａの回り全体に延在している場合には、絶縁領域４を
従来公知のLOCOS(local Oxidation of Silicon) 技術に
よって形成することができるが、図１〜５に示すように
チャネルストッパ領域と端部３ａとの重なり部分を得る
ためにはディープドライブインを必要とする。
チャネルストッパ領域１５は活性領域３の端部３ａの回
りを完全に取り囲んで広げるのが好ましい。このように
すると、チャネルストッパ領域１５が、外側の絶縁ゲー
ト１２０の追加の絶縁ゲート１２ｂから通じている端部
１２′ａに隣接する位置でソース領域５，５０とｐｎ接
合を形成することになるが、デバイスの作動中にはこの
ｐｎ接合間には電位差がないので何ら問題とならない。
このようにチャネルストッパ領域１５が活性領域の端部
３ａの回り全体に延在している場合には、絶縁領域４を
従来公知のLOCOS(local Oxidation of Silicon) 技術に
よって形成することができるが、図１〜５に示すように
チャネルストッパ領域と端部３ａとの重なり部分を得る
ためにはディープドライブインを必要とする。
【００３３】通常、所望のしきい値を得るために、しき
い値調整領域１６が設けられている。イオン注入工程中
に絶縁領域４をマスクとして使用することによりしきい
値調整領域１６は自動的に位置決めされる。このような
場合には、低濃度にドープされた半導体領域１６ａへの
イオン注入によってもしきい値を調整することができ
る。
い値調整領域１６が設けられている。イオン注入工程中
に絶縁領域４をマスクとして使用することによりしきい
値調整領域１６は自動的に位置決めされる。このような
場合には、低濃度にドープされた半導体領域１６ａへの
イオン注入によってもしきい値を調整することができ
る。
【００３４】絶縁ゲート構造体１０は薄膜ゲート熱酸化
膜を含み、その上には耐火性金属シリサイドより成るゲ
ート導電領域が設けられている。本実施例では耐火性金
属シリサイドとしてチタンシリサイドを用いているが、
コバルトシリサイドのような他の適当なシリサイド又は
多結晶シリコン層を用いてもよい。本実施例では、最初
に多結晶シリコン層を堆積し、その上にチタン層を形成
し、全体を加熱してシリサイド化を行って金属シリサイ
ドを形成する。加熱処理は、一般に例えばアルゴンのよ
うな不活性ガス雰囲気中で行われるが、他の従来公知の
シリサイド化工程を用いても良い。最後に導電ゲート層
をパターニングする。このときゲート酸化膜をパターニ
ングしてゲート絶縁領域１０ａを形成することもでき
る。絶縁ゲート構造体１０をパターニングすることによ
り、上述した第１の絶縁ゲート部分１１及び第２の絶縁
ゲート部分１２が形成される。第１の絶縁ゲート部分１
１及び第２の絶縁ゲート部分１２の端部１１ａ，１２ａ
を絶縁領域４の上まで延在させて、後に形成される絶縁
ゲート導電体１３，１４と接続するための接点領域１１
ｃ，１２ｃを形成する。
膜を含み、その上には耐火性金属シリサイドより成るゲ
ート導電領域が設けられている。本実施例では耐火性金
属シリサイドとしてチタンシリサイドを用いているが、
コバルトシリサイドのような他の適当なシリサイド又は
多結晶シリコン層を用いてもよい。本実施例では、最初
に多結晶シリコン層を堆積し、その上にチタン層を形成
し、全体を加熱してシリサイド化を行って金属シリサイ
ドを形成する。加熱処理は、一般に例えばアルゴンのよ
うな不活性ガス雰囲気中で行われるが、他の従来公知の
シリサイド化工程を用いても良い。最後に導電ゲート層
をパターニングする。このときゲート酸化膜をパターニ
ングしてゲート絶縁領域１０ａを形成することもでき
る。絶縁ゲート構造体１０をパターニングすることによ
り、上述した第１の絶縁ゲート部分１１及び第２の絶縁
ゲート部分１２が形成される。第１の絶縁ゲート部分１
１及び第２の絶縁ゲート部分１２の端部１１ａ，１２ａ
を絶縁領域４の上まで延在させて、後に形成される絶縁
ゲート導電体１３，１４と接続するための接点領域１１
ｃ，１２ｃを形成する。
【００３５】比較的高濃度にドープされたソース領域
５、 追加のソース領域５０、及びドレイン領域６に対す
る副接点領域５ａ，６ａ，５０ａ（図３〜５参照）は絶
縁ゲート構造体１０の形成より以前に形成することがで
きるが、ソース領域５、追加のソース領域５０及びドレ
イン領域６に対するの主接点領域５ｂ，５０ｂ，６ｂ，
６ｃは、絶縁ゲート構造体１０及び絶縁領域（フィール
ド酸化膜）４をマスクとして用いて島接続領域９と同時
に形成するようにして、これらの主接点領域５ｂ，５０
ｂ，６ｂを絶縁ゲート構造体１０に対して自動的に位置
決めしてゲート領域とソース領域又はドレイン領域との
重なり部分を少なくし、したがってパラサイト抵抗及び
ゲート−ソース又はゲート−ドレイン間のパラサイト容
量を減少するようにする。
５、 追加のソース領域５０、及びドレイン領域６に対す
る副接点領域５ａ，６ａ，５０ａ（図３〜５参照）は絶
縁ゲート構造体１０の形成より以前に形成することがで
きるが、ソース領域５、追加のソース領域５０及びドレ
イン領域６に対するの主接点領域５ｂ，５０ｂ，６ｂ，
６ｃは、絶縁ゲート構造体１０及び絶縁領域（フィール
ド酸化膜）４をマスクとして用いて島接続領域９と同時
に形成するようにして、これらの主接点領域５ｂ，５０
ｂ，６ｂを絶縁ゲート構造体１０に対して自動的に位置
決めしてゲート領域とソース領域又はドレイン領域との
重なり部分を少なくし、したがってパラサイト抵抗及び
ゲート−ソース又はゲート−ドレイン間のパラサイト容
量を減少するようにする。
【００３６】上述したように、ソース領域５、追加のソ
ース領域５０、ドレイン領域６及び島領域９の形成中、
第１の絶縁ゲート部分１１の端部１１ａと隣接する活性
領域３の一部分を感光性のレジスト（図示せず）のよう
な一般的なマスクを用いてマスクし、絶縁ゲート領域１
６ａの、絶縁ゲート部分の端部１１ａ及び１２ａ″が絶
縁領域４の上まで延在する手前において延在する領域２
１ａの位置において絶縁ゲート領域１６ａが残り、追加
の絶縁ゲート１２ｂとは反対側の端部１２″ａからのリ
ーク電流を減少させることができる。勿論、その代わり
にソース領域５、追加のソース領域５０、ドレイン領域
６の主接点領域５ｂ，５０ｂ，６ｂ及び島接続領域９を
形成するための自己整合イオン注入を行った後に、適当
なマスクを使用して高濃度にドープされたソース領域
５、追加のソース領域５０及びドレイン領域６の副接点
領域５ａ，５０ａ，６ａを形成することもできる。
ース領域５０、ドレイン領域６及び島領域９の形成中、
第１の絶縁ゲート部分１１の端部１１ａと隣接する活性
領域３の一部分を感光性のレジスト（図示せず）のよう
な一般的なマスクを用いてマスクし、絶縁ゲート領域１
６ａの、絶縁ゲート部分の端部１１ａ及び１２ａ″が絶
縁領域４の上まで延在する手前において延在する領域２
１ａの位置において絶縁ゲート領域１６ａが残り、追加
の絶縁ゲート１２ｂとは反対側の端部１２″ａからのリ
ーク電流を減少させることができる。勿論、その代わり
にソース領域５、追加のソース領域５０、ドレイン領域
６の主接点領域５ｂ，５０ｂ，６ｂ及び島接続領域９を
形成するための自己整合イオン注入を行った後に、適当
なマスクを使用して高濃度にドープされたソース領域
５、追加のソース領域５０及びドレイン領域６の副接点
領域５ａ，５０ａ，６ａを形成することもできる。
【００３７】次に、絶縁領域２３（図１）を堆積し、パ
ターニングしてコンタクト孔を形成して、ソース領域、
ドレイン領域及び絶縁ゲート部分１１，１２に対する接
点を形成するための金属化処理を行う。この金属化処理
は、アルミニウム又はアルミニウム合金のような高導電
率の導電材料を堆積し、従来公知の技術を用いてパター
ニングして形成する。図１に示すように、第１の絶縁ゲ
ート導電体１３及び第２の絶縁ゲート導電体１４はそれ
ぞれ端部１１ａ，１２′ａと電気的に接続し、互いに指
型に交叉するソース電極５１及びドレイン電極６１はソ
ース領域５、追加のソース領域５０の副接点領域５ａ，
５０ａ及びドレイン領域６の副接点領域６ａにそれぞれ
接続する。
ターニングしてコンタクト孔を形成して、ソース領域、
ドレイン領域及び絶縁ゲート部分１１，１２に対する接
点を形成するための金属化処理を行う。この金属化処理
は、アルミニウム又はアルミニウム合金のような高導電
率の導電材料を堆積し、従来公知の技術を用いてパター
ニングして形成する。図１に示すように、第１の絶縁ゲ
ート導電体１３及び第２の絶縁ゲート導電体１４はそれ
ぞれ端部１１ａ，１２′ａと電気的に接続し、互いに指
型に交叉するソース電極５１及びドレイン電極６１はソ
ース領域５、追加のソース領域５０の副接点領域５ａ，
５０ａ及びドレイン領域６の副接点領域６ａにそれぞれ
接続する。
【００３８】図６に、図１〜５に示したデバイスの変形
例を示す。図６に示す実施例ではフィールド酸化膜の周
縁が前例とは相違し、さらに追加のソース領域５０は、
絶縁ゲート構造体１０を形成する以前に形成されている
高濃度にドープされた副接点領域５ａ，５０ａを介して
ソース領域５に接続して連続的な櫛状のソース領域を形
成するようにしている。その結果、導電チャネル領域に
到る通路の抵抗であるアクセス抵抗は、特に絶縁ゲート
構造体１０の角部で低くなる。
例を示す。図６に示す実施例ではフィールド酸化膜の周
縁が前例とは相違し、さらに追加のソース領域５０は、
絶縁ゲート構造体１０を形成する以前に形成されている
高濃度にドープされた副接点領域５ａ，５０ａを介して
ソース領域５に接続して連続的な櫛状のソース領域を形
成するようにしている。その結果、導電チャネル領域に
到る通路の抵抗であるアクセス抵抗は、特に絶縁ゲート
構造体１０の角部で低くなる。
【００３９】図１〜６に示した実施例においては、追加
のソース領域５０とは反対側の第２の絶縁ゲート部分１
２の端部１２″ａが相互に接続されていないが、ゲート
導電材料を異なるレベルで形成することができるような
製造方法を用いるか又は第１の絶縁ゲート１１０と第２
の絶縁ゲート１２０とを交差させる（例えばゲート金属
化処理と同じ金属化処理によって橋絡部を形成する）こ
とができるような製造方法を用いる場合には、第１の絶
縁ゲート接合部分１１により形成されている閉合部分を
更に取り囲む部分を形成するように第２の絶縁ゲート部
分１２を互いに接続することができる。また半導体領域
の導電型は上述したところと相違させることもできる。
さらに上述したデバイスは、ノーマリーオフ型（エンハ
ンスメント型）の絶縁ゲート電界効果デバイスである
が、ノーマリーオン型（ディプレッション型）の絶縁ゲ
ート電界効果デバイスとすることもできる。また、本発
明ではシリコン以外の半導体材料を用いてもよい。
のソース領域５０とは反対側の第２の絶縁ゲート部分１
２の端部１２″ａが相互に接続されていないが、ゲート
導電材料を異なるレベルで形成することができるような
製造方法を用いるか又は第１の絶縁ゲート１１０と第２
の絶縁ゲート１２０とを交差させる（例えばゲート金属
化処理と同じ金属化処理によって橋絡部を形成する）こ
とができるような製造方法を用いる場合には、第１の絶
縁ゲート接合部分１１により形成されている閉合部分を
更に取り囲む部分を形成するように第２の絶縁ゲート部
分１２を互いに接続することができる。また半導体領域
の導電型は上述したところと相違させることもできる。
さらに上述したデバイスは、ノーマリーオフ型（エンハ
ンスメント型）の絶縁ゲート電界効果デバイスである
が、ノーマリーオン型（ディプレッション型）の絶縁ゲ
ート電界効果デバイスとすることもできる。また、本発
明ではシリコン以外の半導体材料を用いてもよい。
【００４０】本発明は上述した実施例にのみ限定される
ものではなく、幾多の変更や変形を加えることができ
る。例えば、上述した各構成要素と等価の構成要素や、
半導体分野で従来公知の構成要素を用いることができ、
さらに上述した実施例の構成要素の構成の一部を交換し
たり、構成要素を加えることもできる。特許請求の範囲
は構成要素の組み合わせとして記載されているが、本発
明で解決すべき技術的な問題の一部又は全部を解決する
しないにかかわらず、本明細書に開示された新規な構成
又は構成要素の組合せも本発明の範囲に含まれるもので
ある。
ものではなく、幾多の変更や変形を加えることができ
る。例えば、上述した各構成要素と等価の構成要素や、
半導体分野で従来公知の構成要素を用いることができ、
さらに上述した実施例の構成要素の構成の一部を交換し
たり、構成要素を加えることもできる。特許請求の範囲
は構成要素の組み合わせとして記載されているが、本発
明で解決すべき技術的な問題の一部又は全部を解決する
しないにかかわらず、本明細書に開示された新規な構成
又は構成要素の組合せも本発明の範囲に含まれるもので
ある。
【図１】本発明の半導体デバイスの一実施例の一部を線
図的に示す平面図である。
図的に示す平面図である。
【図２】図１の半導体デバイスの最上層の金属層及びそ
の下に堆積した絶縁層を省いて線図的に示す平面図であ
る。
の下に堆積した絶縁層を省いて線図的に示す平面図であ
る。
【図３】図２におけるIII−III方向の断面図である。
【図４】図２におけるIV−IV方向の断面図である。
【図５】図２におけるＶ−Ｖ方向の断面図である。
【図６】本発明の半導体デバイスの変形例の最上層の金
属層及びその下に堆積した絶縁層を省いて一部分を線図
的に示す平面図である。
属層及びその下に堆積した絶縁層を省いて一部分を線図
的に示す平面図である。
１ ＦＥＴデバイス ２ 半導体本体 ２ａ 主要面 ３ 活性領域 ３ａ，１１ａ，１２ａ，１２′ａ，１２″ａ 端部 ４，２３ 絶縁領域 ４ａ 開口 ５，５０ ソース領域 ５ａ，６ａ，５０ａ 副接点領域 ５ｂ，６ｂ，６ｃ，５０ｂ 主接点領域 ６ ドレイン領域 ７ チャネル領域 ９ 島領域 １０ 絶縁ゲート構造体 １０ａ ゲート絶縁領域 １１，１２ 絶縁ゲート部分 １１ｃ，１２ｃ 接点領域 １０ｂ，１２ｂ，１１０，１２０ 絶縁ゲート １３，１４ 絶縁ゲート導電物 １５ チャネルストッパ領域 １６ しきい値調整領域 １６ａ，２１ 半導体領域 ２０ 多結晶シリコン基板 ２１ａ 領域 ５１ ソース電極 ６１ ドレイン電極
Claims (9)
- 【請求項１】 絶縁ゲート電界効果デバイスを有する半
導体装置において、 絶縁領域によって画成された活性領域を１つの主表面に
隣接して形成した半導体本体を具え、 前記活性領域には、複数のソース領域と、互いに隣接す
るソース領域を分離するドレイン領域と、各ソース領域
及びドレイン領域間に画成された複数の導電チャネル領
域と、これら導電チャネル領域を覆って各ソース及びド
レイン領域間を選択的に接続する複数の絶縁ゲート構造
体とを設け、 これら絶縁ゲート構造体の各々が、上記ドレイン領域に
隣接した第１の絶縁ゲート部分と、この第１の絶縁ゲー
ト部分と、隣接するソース領域との間に設けられた第２
の絶縁ゲート部分とを具え、 これら第１の絶縁ゲート部分及び第２の絶縁ゲート部分
が、前記活性領域を越えて前記絶縁領域の上まで延在し
て第１及び第２の絶縁ゲート部分を当該活性領域の外側
にある第１及び第２の絶縁ゲート導電体にそれぞれ接続
する複数の端部を有し、 前記第１の絶縁ゲート部分を、各活性領域内で相互に接
続して各ドレイン領域を取り囲むようにし、 各ドレイン領域に関連して、活性領域内に形成した追加
のソース領域を設け、この追加のソース領域を前記導電
チャネル領域の幅方向と平行な方向においてドレイン領
域から離間させてドレイン領域と追加のソース領域との
間に追加の導電チャネル領域を形成するようにし、 前記第２の絶縁ゲート部分を、追加のソース領域の各々
と、それと関連するドレイン領域との間に絶縁ゲート領
域が形成されるように接続したことを特徴とする半導体
装置。 - 【請求項２】 前記第１の絶縁ゲート部分相互に接続し
て各ドレイン領域を取り囲む環状の絶縁ゲート領域を形
成し、この環状の絶縁ゲート領域を、前記活性領域を越
えて前記絶縁領域の上まで延在させて前記第１の絶縁ゲ
ート導体に接続するように構成したことを特徴とする請
求項１記載の半導体装置。 - 【請求項３】 上記絶縁ゲート効果デバイスが、活性領
域内に形成されているソース領域及びドレイン領域を交
互に配列したものを含む請求項１又は２記載の半導体装
置。 - 【請求項４】 上記活性領域が、比較的に低濃度にドー
プされているある導電型の半導体領域を含み、この半導
体領域内に上記導電型とは反対の導電型のソース領域及
びドレイン領域を形成したことを特徴とする請求項１，
２又は３記載の半導体装置。 - 【請求項５】 それぞれのドレイン領域を取り囲むソー
ス領域及び追加のソース領域を連続的なソース領域を形
成するように構成したことを特徴とする請求項１，２，
３又は４記載の半導体装置。 - 【請求項６】 互いに隣接する第１の絶縁ゲート部分と
第２の絶縁ゲート部分とを分離し、これらの間に比較的
に高濃度にドープされている領域を主表面に隣接して形
成してソース領域とドレイン領域との間に連続的な導電
チャネルを形成するように構成したことを特徴とする請
求項１，２，３，４又は５記載の半導体装置。 - 【請求項７】 上記絶縁ゲート構造体が金属シリサイド
を含む導電ゲート層を有することを特徴とする請求項
１，２，３，４，５又は６記載の半導体装置。 - 【請求項８】 上記金属シリサイドがチタン及びコバル
トからなる群から選ばれたことを特徴とする請求項７記
載の半導体装置。 - 【請求項９】 上記ソース領域及びドレイン領域が、上
記絶縁ゲート構造体に対して自己整合的に形成されてい
ることを特徴とする請求項１，２，３，４，５，６，７
又は８記載の半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB929201004A GB9201004D0 (en) | 1992-01-17 | 1992-01-17 | A semiconductor device comprising an insulated gate field effect device |
| GB9201004:0 | 1992-01-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05259455A true JPH05259455A (ja) | 1993-10-08 |
| JP3320473B2 JP3320473B2 (ja) | 2002-09-03 |
Family
ID=10708765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00615193A Expired - Lifetime JP3320473B2 (ja) | 1992-01-17 | 1993-01-18 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5528065A (ja) |
| EP (1) | EP0551940B1 (ja) |
| JP (1) | JP3320473B2 (ja) |
| DE (1) | DE69316037T2 (ja) |
| GB (1) | GB9201004D0 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08213409A (ja) * | 1995-02-06 | 1996-08-20 | Nec Corp | 半導体装置 |
| JPH1051007A (ja) * | 1996-08-02 | 1998-02-20 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP3379376B2 (ja) * | 1997-03-14 | 2003-02-24 | 松下電器産業株式会社 | 電界効果トランジスタおよびそれを用いた電力増幅器 |
| US5900663A (en) * | 1998-02-07 | 1999-05-04 | Xemod, Inc. | Quasi-mesh gate structure for lateral RF MOS devices |
| JP3851738B2 (ja) * | 1999-01-29 | 2006-11-29 | 株式会社東芝 | 半導体装置 |
| US5990504A (en) * | 1999-05-18 | 1999-11-23 | Kabushiki Kaisha Toshiba | Finger structured MOSFET |
| US6174775B1 (en) | 1999-06-25 | 2001-01-16 | Taiwan Semiconductor Manufacturing Company | Method for making a dual gate structure for CMOS device |
| DE19957533A1 (de) * | 1999-11-30 | 2001-06-07 | Infineon Technologies Ag | Halbleiterschaltungsanordnung und Verfahren zur Herstellung |
| US6472258B1 (en) * | 2000-11-13 | 2002-10-29 | International Business Machines Corporation | Double gate trench transistor |
| US6642578B1 (en) | 2002-07-22 | 2003-11-04 | Anadigics, Inc. | Linearity radio frequency switch with low control voltage |
| TWI392077B (zh) * | 2004-11-08 | 2013-04-01 | Intersil Inc | 改良之靜電放電結構 |
| KR20150127048A (ko) * | 2013-03-11 | 2015-11-16 | 마이크로칩 테크놀로지 인코포레이티드 | 전력 전계 효과 트랜지스터 및 대응하는 패키지, 시스템 및 제조 방법들 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1175601A (en) * | 1966-03-28 | 1969-12-23 | Matsushita Electronics Corp | Insulated-Gate Field-Effect Transistor |
| JPS56125854A (en) * | 1980-03-10 | 1981-10-02 | Nec Corp | Integrated circuit |
| JPS5726471A (en) * | 1980-07-24 | 1982-02-12 | Fujitsu Ltd | Semiconductor device |
| NL8104414A (nl) * | 1981-09-25 | 1983-04-18 | Philips Nv | Halfgeleiderinrichting met veldeffekttransistor. |
| JPS61281554A (ja) * | 1985-06-07 | 1986-12-11 | Fujitsu Ltd | Ｍｉｓ型半導体装置 |
| JPH065752B2 (ja) * | 1986-06-25 | 1994-01-19 | 株式会社東芝 | 電界効果トランジスタ |
| JPH0770733B2 (ja) * | 1988-02-22 | 1995-07-31 | 株式会社東芝 | 半導体装置とその使用方法 |
| JPH021177A (ja) * | 1988-06-09 | 1990-01-05 | Matsushita Electron Corp | 半導体装置 |
| JPH02112234A (ja) * | 1988-10-21 | 1990-04-24 | Matsushita Electron Corp | 半導体装置 |
| JPH02244675A (ja) * | 1989-03-15 | 1990-09-28 | Fujitsu Ltd | 半導体装置 |
-
1992
- 1992-01-17 GB GB929201004A patent/GB9201004D0/en active Pending
-
1993
- 1993-01-11 EP EP93200054A patent/EP0551940B1/en not_active Expired - Lifetime
- 1993-01-11 DE DE69316037T patent/DE69316037T2/de not_active Expired - Lifetime
- 1993-01-18 JP JP00615193A patent/JP3320473B2/ja not_active Expired - Lifetime
-
1995
- 1995-06-01 US US08/457,945 patent/US5528065A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3320473B2 (ja) | 2002-09-03 |
| US5528065A (en) | 1996-06-18 |
| GB9201004D0 (en) | 1992-03-11 |
| EP0551940B1 (en) | 1998-01-07 |
| EP0551940A3 (ja) | 1994-02-02 |
| DE69316037T2 (de) | 1998-06-25 |
| DE69316037D1 (de) | 1998-02-12 |
| EP0551940A2 (en) | 1993-07-21 |
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