KR20150127048A - 전력 전계 효과 트랜지스터 및 대응하는 패키지, 시스템 및 제조 방법들 - Google Patents

전력 전계 효과 트랜지스터 및 대응하는 패키지, 시스템 및 제조 방법들 Download PDF

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KR20150127048A
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그레고리 딕스
테리 엘. 클리블랜드
조 데퓨
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마이크로칩 테크놀로지 인코포레이티드
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Abstract

전력 FET는, 각각 병렬로 결합된 복수의 소스 컨택부(506a-c) 및 복수의 드레인 컨택부(504a-c)와, 서로로부터 분리된 복수의 게이트 영역들을 갖는 반도체 칩(500)을 포함하는데, 여기서 각 게이트 영역들은 별개의 본드 패드(502a-c)에 연결된다. 전력 FET의 게이트를 독립적인 게이트 영역들로 분할함으로써, 컨트롤러는 FET 중 얼마나 많은 부분을 이용할지를 선택할 수 있다. 전류 부하에 기반하여 전력 FET의 사이즈를 동적으로 선택함으로써, 예를 들면 스위치 모드 애플리케이션을 위한, 동작의 모든 범위에 걸쳐 총 효율이 추가적인 디바이스들 없이도 최적화될 수 있다.

Description

전력 전계 효과 트랜지스터 및 대응하는 패키지, 시스템 및 제조 방법들{POWER FIELD-EFFECT TRANSISTOR AND CORRESPONDING PACKAGE, SYSTEM AND MANUFACTURING METHODS}
본 출원은 2013년 3월 11일에 출원된 미국 가출원 No. 61/776,500의 이익을 청구하며, 상기 가출원은 여기에 완전하게 기재된 것처럼 그 전체가 모든 목적을 위해 본 명세서에 참조로서 통합된다.
본 발명은 전계 효과 트랜지스터들에 관한 것으로서, 특히, 다중-게이트 전계 효과 트랜지스터에 관한 것이다.
전력을 변환하기 위한 스위치 모드 전력 공급 장치(switched mode power supplies)들은, 오늘날의 세계적으로 매우 흔하다. 스위치 모드 파워 서플라이는, 전형적으로 고효율을 나타낸다는 사실로 인해, 모바일 또는 포터블 전자 디바이스들에 매력적인데, 그 이유는 이들 디바이스가 보통 배터리로 구동되기 때문이다. 그럼에도 불구하고, 스위치 모드 파워 서플라이들은 부하 조건에 따라서는 비효율을 나타낸다. 어느 정도는, 전력 트랜지스터들, 전형적으로는 전계 효과 트랜지스터들이 일반적으로 동작에서 고정되어 있고 최적 제어를 하지 않기 때문에, 이것이 생긴다.
따라서, 광범위한 부하 조건들에 걸쳐서 스위치 모드 파워 서플라이의 효율을 증가시킬 필요가 있다. 이를 위해서는, 고객의 요구에 맞춘 제어를 가능케하는 개선된 전계 효과 트랜지스터들이 요구된다.
다양한 실시예들에 따르면, 전력 FET의 게이트들을 분할함(segment)으로써 개선된 전계 효과 트랜지스터(FET)가 제공될 수 있는데, 여기서 컨트롤러가 FET 중 얼마나 많은 부분을 이용할지를 "결정"함으로써 모든 범위에 걸쳐서 효율을 증가시킬 수 있다.
실시예들에 따르면, 전력 전계 효과 트랜지스터는, 각각 병렬로 결합된 복수의 소스 연결부 및 복수의 드레인 연결부, 및 서로로부터 분리된 복수의 게이트 영역들을 구비한 반도체 칩을 포함하고, 각 게이트는 별개의 본드 패드에 연결된다. 일부 실시예들에서, 상기 게이트 본드 패드들은, 상기 전력 FET의 기능적 특성(property)을 결정하도록 선택적으로 제어될 수 있게 구성된다. 일부 실시예들에서, 상기 FET는 서로로부터 절연된 2개의 게이트와, 공통 드레인 구역 및 공통 소스 구역을 포함한다. 일부 실시예들에서, 복수의 n 게이트(여기서, n>2임)을 포함한다.
실시예들에 따른, 패키지 내에 배열된 전력 전계 효과 트랜지스터(FET)는, 상기 패키지의 각자의 핀에 연결된 복수의 소스 컨택부 및 복수의 드레인 컨택부, 및 서로로부터 분리된 복수의 게이트를 구비한 반도체 칩을 포함하고, 상기 복수의 게이트는 상기 전력 FET의 기능적 특성을 결정하도록 병렬로 연결되도록 구성되고, 각 게이트는 상기 패키지의 별개의 핀에 연결된다.
실시예들에 따른, 반도체 칩을 제조하기 위한 방법은, 각각 병렬로 결합된 복수의 소스 컨택부 및 드레인 컨택부를 제공하는 것; 및 서로로부터 분리된 복수의 게이트 영역들을 제공하는 것을 포함하고, 각 게이트는 별개의 본드 패드에 연결된다. 일부 실시예들에서, 상기 게이트 본드 패드들은 상기 전력 FET의 기능적 특성을 결정하도록 선택적으로 제어되게 구성된다. 일부 실시예들에서, 상기 FET는, 서로로부터 절연된 2개의 게이트와, 공통 드레인 구역 및 공통 소스 구역을 포함한다. 일부 실시예들에서, 상기 FET는, 복수의 n 게이트(여기서, n>2 임)을 포함한다.
실시예들에 따른 시스템은, 서로로부터 절연된 2개의 게이트와, 공통 드레인 구역 및 공통 소스 구역들을 포함하는 전력 FET, 및 상기 전력 FET의 상기 2개의 게이트의 각각에 별개의 제어 신호들을 제공하도록 구성된 컨트롤러를 포함한다. 일부 실시예들에서, 상기 게이트 본드 패드들은, 상기 전력 FET의 기능적 특성을 결정하도록 선택적으로 제어되게 구성된다. 일부 실시예들에서, 상기 FET는, 서로로부터 절연된 2개의 게이트와, 공통 드레인 구역 및 공통 소스 구역을 포함한다. 일부 실시예들에서, 복수의 n 게이트(여기서, n>2 임)을 포함한다.
실시예들에 따른 방법은, 서로로부터 절연된 2개의 게이트와 공통 드레인 구역 및 공통 소스 구역을 포함하는 전력 FET를 제공하는 것, 및 상기 전력 FET의 상기 2개의 게이트들의 각각에 별개의 제어 신호들을 제공하도록 구성된 컨트롤러를 제공하는 것을 포함한다. 일부 실시예들에서, 상기 게이트 본드 패드들은 상기 전력 FET의 기능적 특성을 결정하도록 선택적으로 제어되게 구성된다. 일부 실시예들에서, 상기 FET는 서로로부터 절연된 2개의 게이트와, 공통 드레인 구역 및 공통 소스 구역을 포함한다. 일부 실시예들에서, 복수의 n 게이트(여기서, n>2 임)을 포함한다.
본 개시의 이들 및 다른 특징들은 첨부 도면들과 결합된 이하의 설명을 참조하면 보다 잘 인식되고 이해될 것이다. 하지만, 다음의 설명은, 본 개시의 다양한 실시예들 및 이들의 다수의 특정 세부 사항들을 나타내지만, 예시로서 주어지고 한정하고자 하는 것이 아니라고 이해해야 한다. 많은 대체들, 수정들, 추가들 및/또는 재배열들이 본 개시의 사상을 벗어나지 않고 본 개시의 범위 내에서 행해질 수 있으며, 본 개시는 모든 이러한 대체들, 수정들, 추가들 및/또는 재배열들을 포함한다.
첨부되고 본 명세서의 일부를 형성하는 도면들은 본 개시의 특정 측면들을 표현하기 위해 포함된다. 도면들에 도시된 특징들은 반드시 실척으로 도시된 것은 아님을 유의해야 한다. 본 개시 및 그의 이점들은 첨부 도면들과 결합된 이하의 설명을 참조하면 보다 완전하게 이해될 수 있을 것이며, 도면들에서 같은 참조 번호들은 동일한 특징들을 가리킨다.
도 1a은 종래 기술의 전계 효과 트랜지스터(FET)에 대한 도면이다.
도 1b은 전력 FET용 핀/패키지 구성을 도시한 도면이다.
도 2는 구동기 회로의 예시이다.
도 3은 다양한 전력 FET들에 대한 효율성 대 부하전류의 그래프이다.
도 4는 실시예들에 따른 전력 FET를 도시한 도면이다.
도 5a는 FET 다이의 예시를 도시한다.
도 5b는 도 5a의 FET 다이용 리드 프레임의 예시를 도시한다.
도 6은 실시예들에 따른 전력 FET를 이용하는 예시적인 구동 회로를 도시한다.
도 7은 실시예들에 따른 전력 FET들에 대한 효율성 대 부하전류의 그래프이다.
도 8은 예시적인 트랜지스터 셀을 도시한 도면이다.
본 개시 및 그의 다양한 특징들 및 유리한 세부 사항들은, 첨부 도면들에 도시되고 이하 상세하게 설명된 예시적인 -그러므로 비한정적인- 실시예들을 참조하여 보다 완전하게 설명된다. 하지만, 상세한 설명 및 특정 예들은, 바람직한 실시예들을 나타내지만, 예시로서만 주어지는 것이고 한정하고자 하는 것이 아니라고 이해해야 한다. 공지된 프로그래밍 기술들, 컴퓨터 소프트웨어, 하드웨어, 운영 플랫폼들 및 프로토콜들의 설명들은 상세한 본 개시를 불필요하게 애매하게 하지 않도록 하기 위해 생략될 수 있다. 기본적인 발명 개념의 사상 및/또는 범위 내에서의 다양한 대체들, 수정들, 추가들 및/또는 재배열들은 본 개시로부터 이 기술분야의 당업자들에게 명백하게 될 것이다.
다양한 실시예들에 따르면, 2개보다 많은 게이트로 만들어진 핀을 가능케하는 전력 FET 디바이스가 제공될 수 있다. 전력 FET의 게이트를 "n" 세그먼트들로 분할함으로써, 사용자들 및/또는 컨트롤러는 FET 중 얼마나 많은 부분을 이용할지를 선택할 수 있다. 전류 부하(current load)에 기반하여 FET의 사이즈를 동적으로 선택함으로써, 동작의 모든 범위에 걸쳐 총 효율이 추가적인 디바이스들 없이도 최적화될 수 있다. 따라서, 이러한 디바이스는 서로 병렬로 결합된 공통 소스 및 드레인 구역들을 가지는 반면에 게이트들은 분리되어 있어, 관련된 드레인 및 소스 구역들을 포함하도록 제어될 수 있다. 예를 들어, 일부 실시예들에 따르면, 공통 전력 MOSFET들은 내부 금속층들에 의해 병렬로 결합된 복수의 트랜지스터 셀들을 포함한다. 다양한 실시예들에 따르면, 이들 셀의 드레인 및 소스 구역들은 내부적으로 병렬로 연결되고, 반면에 일부 셀들의 게이트들만이 서로 분리되어 있는 복수의 게이트들을 형성하도록, 병렬로 결합된다. 요약하면, 본 발명(present subject matter)은 어떠한 특정 FET 기술에 제한되지 않지만, 어떤 타입의 전계 효과 트랜지스터에도 적용될 수 있다.
스위칭 조정기(regulator)들의 공통 구조는, 서로의 위에 적층된 2개의 전력 FET들이다. 동작시에, 이러한 상부 FET 및 하부 FET는 교대로 스위치 온 된다. 도 1a은 구동기 회로의 상부 전력 FET 또는 하부 전력 FET로서 이용될 수 있는 종래의 전력 FET 설계(100)를 보여준다. 도시된 바와 같이, 이러한 종래의 트랜지스터(100)는, 소스(102)를 포함하고, 단일 게이트(104) 및 관련된 컨택(contact)을 포함한다.
도 1b은 전형적인 N-채널 전력 MOSFET(112)와 그의 내부 연결부(들)을 도시한다. 특히, 예를 들면, 110a 및 110b로 도시된 집적회로 패키지(110)가 구현될 수 있다. MOSFET(112)는, 소스 연결부들(114a-114b), 드레인 연결부들(116a-116d) 및 단일 게이트 연결부(118)를 포함한다. 이해할 수 있듯이, 다중 드레인 및 소스 연결부들은 저저항 연결을 제공한다.
도 2는, 컨트롤러(202) 및 상부 FET(206a) 및 하부 FET(206b)를 포함하는 트랜지스터(204)를 포함하는 구동기 회로(200)를 도시한다. 컨트롤러(202)는 연결(208)을 통해서(over) 상부 트랜지스터(206a)의 게이트를 구동하고, 연결부(210)를 통해서 하부 트랜지스터(206b)의 게이트를 구동한다. 상부 FET 및 하부 FET의 사이즈들은, 예를 들면 스위치 모드 전력 애플리케이션의 부하 조건들에 근거하여 우수한 효율을 제공하도록 선택된다.
도 3의 도면에 도시된 바와 같이, 큰 부하에서는, 구조(design)는 대규모 FET 디바이스들을 포함할 것이다. 예를 들면, 본 양수인에 의해 제조된 고속 N-채널 전력 MOSFET MCP87050 및 MCP87018이 선택될 수 있을 것이다. 하지만, 작은 부하에서는, 더 좋은 선택은 역시 본 양수인에 의해 제조된 N-채널 전력 MOSFET MCP87130 및 MCP87050일 것이다. 전력 FET는 NMOS 또는 PMOS 디바이스일 수 있다. 추가 실시예들에 따르면, 이러한 전력 MOSFET들은 마이크로컨트롤러와 같은 혼합 신호 디바이스 내에 집적될 수 있다.
이제, 도 4를 보면, 실시예들에 따른 전력 FET(400)가 도시되어 있. 도시된 예시에서, 전력 FET(400)는 소스(402)와 제1 게이트(404a)와 제2 게이트(404b)를 포함한다. 이러한 디바이스는, 전체 FET의 일부를 동작시키는 게이트A(404a)와 그리고 나머지를 동작시키는 게이트B(404b)의 2부분으로 나누어질 수 있다. 따라서, 다양한 실시예들에 따르면, 공통 드레인 및 소스 구역들이 제공되지만, 게이트는 다수의 부분들(2 이상)로 구분되고, 여기서 게이트들은 내부적으로 쇼트되지 않은 개별적인 게이트 핀들에 연결된다. 따라서, 각 게이트(404a, 404b)는 개별적으로 제어될 수 있다. 게이트들(404a, 404b)은 디바이스의 전체 전력(full power)을 제공하기 위해 외부에 의해 쇼트될 수 있다. 하지만, 2개의 게이트 단지 중 하나를 이용함으로써, 디바이스의 파라미터들이 축소될 수 있다. 만일 2개보다 많은 게이트들이 구현된다면, 더 큰 확장성(scalability)도 달성될 수 있다.
다중 게이트들이 도 5a 및 도 5b에 도시된 바와 같이 구현될 수 있다. 특히, 리드 프레임 기술의 플립-칩을 이용한 구현예가 도시되었다. 더욱이, 예시적인 다이가 (500)으로써 도시되었다. 다이(500)는 게이트 컨택 요소들(502a-502c), 드레인 컨택 요소들(504a-504c), 및 소스 컨택 요소들(506a-506c)을 포함한다.
도 5b에는 대응하는 리드 프레임(510)이 도시되어 있다. 리드 프레임(510)은 게이트 리드들(512a-512c)을 포함한다. 리드 프레임(510)은 드레인 리드 핑거들(514)과 소스 리드 핑거들(516)을 포함한다. 드레인 리드 핑거들(514)이 컨택 스트립(518)에 배열되어 단일 컨택 요소를 형성한다. 마찬가지로, 소스 리드 핑거들(516)이 컨택 스트립(520)에 배열되어 단일 컨택 요소를 형성한다.
예를 들면, 컨택 요소들(502a-502c, 504a-504c 및 506a-506c)용 솔더 "볼 범프들"을 제공하고 그리고 적절한 가열에 의하여 리드 프레임(510)을 다이(500)에 부착함으로써, 실시예들에 따른 전력 트랜지스터가 형성될 수 있다. 이러한 디바이스를 제조하기 위한 리드 프레임 기술의 적합한 플립-칩이, 공동으로-양도된 미국공개특허 US-2012-0126406-A1으로 공지되어 있으며, 상기 미국공개특허는 여기에 참조로서 통합된다.
도 6은 실시예들에 따른 트랜지스터들을 포함하는 구동 회로(600)를 도시한다. 구동 회로(600)는 컨트롤러(602)와 상부 FET(606a)와 하부 FET(606b)를 포함하는 트랜지스터들(604)을 포함한다. 상부 FET 및 하부 FET의 사이즈는, 도 2의 구동 회로에서와 동일한 최대 부하 사이즈를 가질 수 있지만, 이 FET들은 디바이스 중 얼마나 많은 부분이 이용될지 구분짓는 2개의 게이트 연결부들을 구비한다. 즉, 도시된 바와 같이, 상부 FET(606a)는 연결부들(608a, 608b)을 통해 연결되고, 하부 FET(606b)는 연결부들(610a, 610b)을 통해 연결된다.
도 7은 도 3에 도시된 그래프와 유사한 결과 그래프를 도시한다. 게이트들의 수를 선택할 수 있으므로, FET들의 가상 사이즈가 전류 부하에 근거하여 제어될 수 있으며, 최적 효율이 획득될 수 있다. 즉, 효율은 부하 조건들의 범위에 걸쳐 비교적 안정적일(stable) 수 있다.
다양한 실시예들에 따른 전력 FET의 구조는 2개의 게이트로 한정되지 않음에 유의해야 한다. 오히려, 복수의 n 게이트이 제공될 수도 있다. 이는 실리콘 다이의 이용가능한 실제 영역에 의해서만 제한될 것이다.
요약하면, 다양한 실시예들에 따라 게이트들을 유연하게 할당함으로써, 광범위한 전류 부하를 위한 단일 FET 선택이 제공될 수 있다. 따라서, 단일 구간 비용(single phase cost)에 대한 "다중 구간(multi-phase)" 해결책의 이익들이 제공된다.
마지막으로, 도 8은 실시예들에 따른 전력 트랜지스터의 가능한 실시예에 대한 단면도를 도시한다. 도시된 바와 같이, 표준 전계 효과 전력 트랜지스터는 병렬로 결합된 복수의 셀들에 의해 형성될 수 있다. 셀은 도시된 바와 같이 대칭적으로 형성될 수 있다. 여기서, 기판(810) 상에, 에피택셜층(820)이 형성될 수 있다. 에피택셜층(820) 내에, 셀이 기저(base) 구역들(830)에 의해 형성될 수 있으며, 구역들(830) 내에 소스 구역들(840)이 매립되어 있다. 2개의 베이스 구역들의 내측 사이에는, 드레인 구역(850)이 형성될 수 있다. 각 셀에 대하여, 복수의 게이트들(860)이 에피택셜층(820) 위에 있는 절연층(821) 내에 형성될 수 있는데, 여기서 게이트들(860)은 적어도 소스 구역(840)과 에피택셜층(820) 사이의 기저 구역 내의 횡방향 채널 구역(lateral channel region)을 덮는다. 다른 셀들은 이 셀의 다음에 배열된다. 또한, 다른 셀 구조들이 이용될 수도 있는데, 예를 들면, 기저 구역이 이웃하는 셀에서도 이용될 수 있도록, 기저 및 소스 구역이 대칭(symmetrical)일 수 있다. 추가적인 절연층(821)이 본 구조체 위에 제공될 수도 있다.
본 발명은 그 특정 실시예들에 관하여 개시되었지만, 이 실시예들은 단지 예로서, 본 발명을 한정하지 않는다. 식별항목 [요약서] 및 [과제의 해결 수단]의 설명을 포함하는 본 발명의 개시된 실시예들의 설명은 총망라하려는 것이 아니고 또한 본 명세서에 개시된 정확한 형태들로 본 발명을 제한하려는 것은 아니다(그리고 특히, 식별항목 [요약서] 및 [과제의 해결 수단] 내에 임의의 특정 실시예, 특징 또는 기능을 포함시키는 것은 본 발명의 범위를 이러한 실시예, 특징 또는 기능으로 한정하려는 것은 아니다). 오히려, 그러한 설명은 식별항목 [요약서] 및 [과제의 해결 수단]에 설명된 임의의 이러한 실시예, 특징 또는 기능을 포함하는 임의의 개시된 특정 실시예, 특징 또는 기능으로 본 발명을 한정함 없이, 이 기술분야의 당업자에게 본 발명을 이해시킬 자료(context)를 제공하기 위하여 예시적인 실시예들, 특징들 또는 기능들을 설명하려는 것이다.
본 발명의 특정 실시예들 및 예들은 여기서는 단지 예시의 목적으로 본 명세서에 설명되었지만, 관련 기술분야의 당업자들이라면 인식하고 이해할 다양한 균등적 개량들이 본 발명의 사상 및 범위 내에서 가능하다. 나타낸 바와 같이, 이 개량들은 본 발명의 예시적인 실시예들의 전술한 설명을 고려하여 본 발명에 대해 행해질 수 있으며, 본 발명의 사상 및 범위 내에 포함되어야 한다. 따라서, 본 발명은 그 특정 실시예들을 참조하여 여기에 설명되었지만, 일정 범위의 개량, 다양한 변경들 및 대체들이 전술한 개시들 내에서 이루어지며, 그리고 일부 경우들에는 본 발명의 실시예들의 몇몇 특징들은 개시된 본 발명의 범위 및 사상을 벗어나지 않는 다른 특징들의 대응 사용 없이 이용될 것임을 이해할 것이다. 그러므로, 많은 개량들이, 특정 상황 또는 재료를 본 발명의 본질적인 범위 및 사상에 맞추기 위해 이루어질 수 있다.
본 명세서 전체에 걸쳐, "일 실시예", "실시예", 또는 "특정 실시예" 또는 유사한 용어를 언급하는 것은 상기 실시예와 관련하여 기술된 특정한 특징, 구조, 또는 특성이 적어도 하나의 실시예에 포함되며 모든 실시예들에 반드시 존재하는 것은 아님을 의미한다. 따라서, 본 명세서 전체에 걸쳐 여러 곳에 "일 실시예에서", "실시예에서", 또는 "특정 실시예에서"의 문구들 또는 유사한 용어가 각각 사용되는 것은 반드시 동일한 실시예를 언급하는 것은 아니다. 게다가, 임의의 특정 실시예의 특정한 특징들, 구조들, 또는 특성들은 임의의 적당한 방법으로 하나 이상의 다른 실시예들과 결합될 수 있다. 본 명세서에서 설명되고 예시된 실시예들의 다른 변경들 및 개량들이 본 개시의 교시들을 고려하여 가능하고 그리고 본 발명의 사상 및 범위의 일부분으로 여겨져야 함을 이해해야 한다.
본 명세서의 설명에서, 본 발명의 실시예들의 완전한 이해를 제공하기 위해 구성요소들 및/또는 방법들의 예들과 같은 다수의 특정한 상세가 제공된다. 하지만, 관련 기술의 당업자는 하나 이상의 특정한 상세 없이도 실시예가 실시될 수 있거나, 또는 다른 장치들, 시스템들, 조립체들, 방법들, 구성요소들, 재료들, 및/또는 일부분들 등을 써서 실시될 수 있음을 인식할 것이다. 다른 예들에 있어서는, 잘 알려진 구조들, 구성요소들, 시스템들, 재료들, 또는 동작들은 본 발명의 실시예들의 특징들을 애매하게 하지 않기 위해 구체적으로 제시되지 않거나 상세하게 설명되지 않는다. 본 발명은 특정 실시예를 이용하여 예시될 수 있지만, 이 예시는 본 발명을 임의의 특정 실시예로 한정하지 않으며, 또한 이 기술 분야의 당업자는 추가 실시예들이 쉽게 이해될 수 있고 또한 본 발명의 일부임을 인식할 것이다.
본 명세서에서 사용된 바와 같은, "포함한다", "포함하는", "가진다", "갖는" 또는 이들의 임의의 다른 변형의 용어들은 비-배타적으로 포함(non-exclusive inclusion)하는 것을 의미한다. 예를 들어, 구성요소들의 리스트를 포함하는 프로세스, 제품, 물건, 또는 장치는 반드시 그 구성요소들만으로 제한되는 것은 아니라, 명시적으로 나열되지 않았거나 이러한 프로세스, 제품, 물건, 또는 장치에 고유한 다른 구성요소들을 포함할 수 있다.
또한, 본 명세서에 사용된 "또는"의 용어는 달리 지적되지 않는다면 일반적으로 "및/또는"을 의미한다. 예를 들어, 조건 A 또는 B는 다음 중 어느 하나에 의해 만족된다: A가 참이고(또는 존재하고) B는 거짓이다(또는 존재하지 않는다), A가 거짓이고(또는 존재하지 않고) B가 참이다(또는 존재한다), 및 A와 B는 둘 다 참이다(또는 존재한다). 다음에 오는 청구범위를 포함하여 본 명세서에서 사용된 바와 같은, 선행 용어의 부정관사 "a" 또는 "an"(그리고 선행 기초가 "a"나 "an"일 때의 정관사 "the(상기)")는 청구범위 내에서 분명하게 달리 지적되지 않는다면 (즉, 참조 기호 "a" 또는 "an"이 단지 단수만을 혹은 복수만을 명확하게 가리킨다고 지적되지 않는다면) 이러한 용어의 단수 및 복수를 둘 다 포함한다. 또한, 본 명세서의 상세한 설명에서 그리고 다음의 청구범위 전체에 걸쳐 사용된 바와 같은, "in(내(內))"의 의미는 문맥이 명확하게 달리 지시하지 않는 한 "in" 및 "on(상(上))"을 포함한다.
도면들/도표들에 도시된 하나 이상의 요소들은 더 분리되거나 집적되는 방식으로 또한 구현될 수 있고 특정 애플리케이션에 따라 유용하며, 또는 특정 경우들에서는 작동 불능으로 제거되거나 렌더링될 수 있음이 이해될 것이다. 또한, 도면들에 도시된 임의의 신호 화살표들은 달리 특별히 언급되지 않는 한, 단지 예시로서 고려되어야 하고 이들로 한정되지 않는다.

Claims (17)

  1. 각각 병렬로 결합된 복수의 소스 연결부 및 복수의 드레인 연결부, 및
    서로로부터 분리된 복수의 게이트 영역들을 구비한 반도체 칩으로서,
    각 게이트는 별개의 본드 패드에 연결되는, 전력 전계 효과 트랜지스터.
  2. 제1항에 있어서,
    상기 게이트 본드 패드들은, 상기 전력 FET의 기능적 특성(property)을 결정하도록 선택적으로 제어될 수 있게 구성되는, 전력 전계 효과 트랜지스터.
  3. 제2항에 있어서,
    상기 FET는 서로로부터 절연된 2개의 게이트와, 공통 드레인 구역 및 공통 소스 구역을 포함하는, 전력 전계 효과 트랜지스터.
  4. 제1항에 있어서,
    복수의 n 게이트(여기서, n>2임)을 포함하는, 전력 전계 효과 트랜지스터.
  5. 패키지 내에 배열된 전력 전계 효과 트랜지스터(FET)로서,
    상기 패키지의 각자의 핀에 연결된 복수의 소스 컨택부 및 복수의 드레인 컨택부, 및 서로로부터 분리된 복수의 게이트를 구비한 반도체 칩을 포함하고,
    상기 복수의 게이트는 상기 전력 FET의 기능적 특성을 결정하도록 병렬로 연결되도록 구성되고, 각 게이트는 상기 패키지의 별개의 핀에 연결되는, 전력 전계 효과 트랜지스터.
  6. 각각 병렬로 결합된 복수의 소스 컨택부 및 드레인 컨택부를 제공하는 것; 및
    서로로부터 분리된 복수의 게이트 영역들을 제공하는 것을 포함하고,
    각 게이트는 별개의 본드 패드에 연결되는, 반도체 칩 제조 방법.
  7. 제6항에 있어서,
    상기 게이트 본드 패드들은 상기 전력 FET의 기능적 특성을 결정하도록 선택적으로 제어되게 구성되는, 반도체 칩 제조 방법.
  8. 제7항에 있어서,
    상기 FET는, 서로로부터 절연된 2개의 게이트와, 공통 드레인 구역 및 공통 소스 구역을 포함하는, 반도체 칩 제조 방법.
  9. 제6항에 있어서,
    상기 FET는, 복수의 n 게이트(여기서, n>2 임)을 포함하는, 반도체 칩 제조 방법
  10. 서로로부터 절연된 2개의 게이트와, 공통 드레인 구역 및 공통 소스 구역들을 포함하는 전력 FET, 및
    상기 전력 FET의 상기 2개의 게이트의 각각에 별개의 제어 신호들을 제공하도록 구성된 컨트롤러를 포함하는, 시스템.
  11. 제10항에 있어서,
    상기 게이트 본드 패드들은, 상기 전력 FET의 기능적 특성을 결정하도록 선택적으로 제어되게 구성되는, 시스템.
  12. 제11항에 있어서,
    상기 FET는, 서로로부터 절연된 2개의 게이트와, 공통 드레인 구역 및 공통 소스 구역을 포함하는, 시스템.
  13. 제10항에 있어서,
    복수의 n 게이트(여기서, n>2 임)을 포함하는, 시스템.
  14. 서로로부터 절연된 2개의 게이트와 공통 드레인 구역 및 공통 소스 구역을 포함하는 전력 FET를 제공하는 것, 및
    상기 전력 FET의 상기 2개의 게이트들의 각각에 별개의 제어 신호들을 제공하도록 구성된 컨트롤러를 제공하는 것을 포함하는, 방법.
  15. 제14항에 있어서,
    상기 게이트 본드 패드들은 상기 전력 FET의 기능적 특성을 결정하도록 선택적으로 제어되게 구성되는, 방법.
  16. 제15항에 있어서,
    상기 FET는 서로로부터 절연된 2개의 게이트와, 공통 드레인 구역 및 공통 소스 구역을 포함하는, 방법.
  17. 제16항에 있어서,
    복수의 n 게이트(여기서, n>2 임)을 포함하는, 방법.
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