JP2000174291A

JP2000174291A - 半導体装置

Info

Publication number: JP2000174291A
Application number: JP10345572A
Authority: JP
Inventors: 和広 ▲吉▼田; Kazuhiro Yoshida; Shuko Okuda; 修功奥田
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 1998-12-04
Filing date: 1998-12-04
Publication date: 2000-06-23

Abstract

(57)【要約】【課題】ショットキー電極の中間に低抵抗活性層領域
を形成した半導体装置において、素子特性を良好にする
ための低抵抗活性層領域と高抵抗活性層領域のシート抵
抗の関係を明らかにする。【解決手段】ＧａＡｓ半絶縁性基板等の半導体基板１
１の表層部に低抵抗活性層領域１４を形成し、その上に
オーミック電極１７ａ，１７ｂを形成する。低抵抗活性
層領域１４の間に形成された高抵抗活性層領域１３の上
にはショットキー電極１８を設け、ショットキー電極１
８を形成された高抵抗活性層領域１３の間には、さらに
低抵抗活性層領域１４を形成する。高抵抗活性層領域１
３の中間に設けられた低抵抗活性層領域１４のシート抵
抗は、高抵抗活性層領域１３のシート抵抗の１／１０以
下とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に関す
る。特に、ＭＥＳＦＥＴのような電界効果型半導体素子
やそれらの素子を有する集積回路（ＩＣ）等の半導体装
置に関する。

【０００２】

【従来の技術】従来より、ミキサー用、スイッチング用
などに用いられる集積回路においては、半導体基板上で
オーミック電極間に複数本のショットキー電極を設けた
ＦＥＴ（電界効果型トランジスタ）構造が用いられてお
り、これはデュアルゲートＦＥＴ、マルチゲートＦＥＴ
等の名称で知られている。（MONOLITHIC MICROWAVE INT
EGRATED CIRCUIT: Technology & Design, Ravender Goy
al, Artech House, 1989, pp286-303）

【０００３】図１はオーミック電極４ａ，４ｂ間に２本
のショットキー電極５，５を形成されたデュアルゲート
ＦＥＴ１を示しており、半導体基板２の表層部の素子領
域に高抵抗の活性層領域３が形成され、この高抵抗活性
層領域３の上に一対のオーミック電極４ａ，４ｂが形成
され、オーミック電極４ａ，４ｂ間において高抵抗活性
層領域３の上に複数本のショットキー電極５，５が形成
されている。

【０００４】しかしながら、図１に示したような構造の
デュアルゲートＦＥＴ１では、ショットキー電極（ゲー
ト電極）５，５間の活性層領域（チャネル）３が高抵抗
層となっているので、オーミック電極４ａ，４ｂ間の抵
抗（ソース・ドレイン間抵抗）Ｒ_DSが高くなり、ＦＥＴ
特性を悪化させる原因になっている。

【０００５】オーミック電極４ａ，４ｂ間の抵抗Ｒ_DSを
小さくするためには、オーミック電極４ａ，４ｂどうし
を接近させればよいが、そのためにはショットキー電極
５，５の幅（すなわち、ゲート長）を小さくし、あるい
はショットキー電極５，５間の距離も狭くする必要があ
る。しかし、抵抗Ｒ_DSを低減させるためにショットキー
電極５，５の幅やショットキー電極間距離を１μｍ以下
に狭くしなければならないようになると、ショットキー
電極５，５の加工が困難になり、デュアルゲートＦＥＴ
１の歩留りが低下するという問題がある。

【０００６】そこで、オーミック電極間の距離を歩留り
の低下しない程度に抑え、ショットキー電極間における
活性層領域の抵抗を小さくすることによりオーミック電
極間の抵抗Ｒ_DSを小さくし、ＦＥＴ特性を改善させる方
法が提案されている（特開昭５７−１３３６８１号公
報）。

【０００７】これは半導体基板の素子領域にイオン注入
して半導体基板の表層部に活性層領域を形成し、この上
に２つのショットキー電極を設けた後、ショットキー電
極をマスクとしてイオン注入によって低抵抗活性層領域
を形成することにより、自己整合的にショットキー電極
間に低抵抗活性層領域を形成するものである。

【０００８】

【発明が解決しようとする課題】このようにショットキ
ー電極間の活性層領域の抵抗を小さくする上記従来技術
でも低抵抗活性層領域及び高抵抗活性層領域のシート抵
抗やゲート電極の間隔などは重要な要因であり、デュア
ルゲートＦＥＴの電気特性に与える効果やデュアルゲー
トＦＥＴの歩留りに与える影響も大きいと考えられる。
しかし、上記従来技術では、低抵抗活性層領域のシート
抵抗とその電気特性に与える効果やゲート電極間隔と歩
留りとの関係などには考慮されておらず、その実用化に
向けては未だ解決すべき課題が残されていた。

【０００９】さらに、上記従来技術では、ショットキー
電極をマスクとして低抵抗活性層領域を自己整合的に形
成しており、イオン注入の後に活性化アニールを行なう
必要があるため、ショットキー電極は高融点金属とその
合金に限られていた。

【００１０】また、ミキサー用やゲインコントロール用
などに用いられるデュアルゲートＦＥＴの場合には、シ
ョットキー電極毎に高抵抗活性層領域の不純物濃度を異
ならせることによりショットキー電極の機能を相違さ
せ、その混変調特性を良好ならしめている（特開昭６０
−１０１９７１号公報）。しかし、ショットキー電極直
下の高抵抗活性層領域の構造を変えることによって異な
る特性のショットキー電極を形成した場合には、それら
の活性層が重なり合った領域での状態を把握しにくく、
設計段階でその特性を予測するのが難しかった。また、
マスクの位置合わせの誤差によって高抵抗活性層領域の
重なり代が変化するので、特性のばらつきが発生し易か
った。

【００１１】本発明は上述の技術的課題を解決するため
になされたものであり、その目的とするところは、ショ
ットキー電極の中間に低抵抗活性層領域を形成した半導
体装置において、素子特性を良好にするための低抵抗活
性層領域と高抵抗活性層領域のシート抵抗の関係を明ら
かにすることにある。また、本発明は素子特性の良好な
低抵抗領域等の幅を明らかにすることにある。

【００１２】

【発明の開示】請求項１に記載した半導体装置は、半導
体基板上でオーミック電極間に複数本のショットキー電
極を配置された電界効果型の半導体装置において、前記
ショットキー電極は高抵抗の活性層領域の上に形成さ
れ、ショットキー電極を形成された高抵抗活性層領域の
中間領域のうち少なくとも一部の領域に低抵抗の活性層
領域を形成され、かつ、前記低抵抗活性層領域のシート
抵抗が前記高抵抗活性層領域のシート抵抗の１／１０以
下となったものである。ここで、半導体基板としては、
例えばＧａＡｓ半絶縁性基板等の化合物半導体基板を用
いる。

【００１３】ショットキー電極を形成する高抵抗活性層
領域の中間に低抵抗活性層領域を設ければ、オーミック
電極間の抵抗（ゲート・ドレイン間抵抗）を小さくする
ことができる。さらに、低抵抗活性層領域のシート抵抗
を高抵抗活性層領域のシート抵抗の１／１０以下とすれ
ば、挿入損失を小さくすることができ（例えば、低抵抗
活性層領域が存在しない場合に比較すると、挿入損失を
半減させることができる。）、半導体装置の特性を大幅
に改善することができる。

【００１４】また、特性の異なる高抵抗活性層領域を形
成する場合には、その中間に低抵抗活性層領域が形成さ
れると、特性の異なる高抵抗活性層領域どうしの重なり
がなくなるので、素子設計を容易にできる。また、高抵
抗活性層を形成するためのマスクの位置合わせも容易に
なる。

【００１５】請求項２に記載した実施態様は、請求項１
に記載の半導体装置において、前記低抵抗の活性層領域
の幅を１μｍ以上としたものである。

【００１６】高抵抗活性層領域の間の低抵抗活性層領域
の幅を１μｍ以上にすれば、ショットキー電極間の間隔
も１μｍ以上になるので、低抵抗活性層領域によってオ
ーミック電極間の抵抗を低減しつつ半導体装置の良品率
を向上させ、歩留りを良好にすることができる。また、
低抵抗活性層領域の幅を１μｍ以上にすると、低抵抗活
性層領域が存在しない場合と比較して挿入損失を小さく
することができる。

【００１７】請求項３に記載した実施態様は、請求項１
に記載の半導体装置において、一部のショットキー電極
の端と低抵抗活性層領域との距離が、他のショットキー
電極の端と低抵抗活性層領域との距離と異なっているも
のである。

【００１８】この実施形態のように、ショットキー電極
によっては、その端と低抵抗活性層領域との距離を異な
らせることにより、ショットキー電極毎にその特性を調
整することができる。例えば、相反する関係にあるゲー
ト耐圧の向上と高抵抗活性層領域の寄生抵抗の減少とい
った特性改善も可能になり、高性能な半導体装置を製作
することができる。

【００１９】請求項４に記載した実施態様は、請求項１
に記載の半導体装置において、前記ショットキー電極の
うち、一部のショットキー電極はエンハンスメント動作
するものであり、別な一部のショットキー電極はデプレ
ッション動作するものである。

【００２０】この実施態様のように、エンハンスメント
動作するショットキー電極とデプレッション動作するシ
ョットキー電極とを設ければ、エンハンスメント動作す
るショットキー電極はコントロール用端子として用い、
デプレッション動作するショットキー電極は高周波信号
増幅用として用いることができ、正の電圧だけでゲイン
コントロールできて負電源や負電圧発生回路を不要にす
ることができる。

【００２１】

【発明の実施の形態】（第１の実施形態）図２（ｄ）は
本発明の一実施形態によるデュアルゲートＦＥＴ１１の
構造を示す概略断面図、図２（ａ）〜（ｄ）はその製造
工程を示す概略断面図である。以下、この実施形態を図
２（ａ）〜（ｄ）に従って説明する。この実施形態で
は、半導体基板１２としてＧａＡｓ半絶縁性基板のよう
な化合物半導体基板を用いている。この半導体基板１２
の素子形成領域には２種類の活性層領域、すなわち高抵
抗活性層領域１３と低抵抗活性層領域１４とが形成され
る。例えば、図２（ａ）に示すように、半導体基板１２
の表面にＳｉＯ₂等からなるマスク１５を形成し、素子
形成領域に対応させてマスク１５に窓１５ａを開口す
る。ついで、マスク１５の窓１５ａを通して半導体基板
１２の素子形成領域全体にＳｉイオン注入し、シート抵
抗が７００Ω／□の高抵抗活性層領域１３を形成する。
このマスク１５を半導体基板１２から剥離させた後、図
２（ｂ）に示すように、半導体基板１２の表面に再度別
なマスク１６を形成し、素子形成領域内のショットキー
電極形成領域およびその周囲を残してマスク１６に窓１
６ａを開口する。このマスク１６の窓１６ａを通して再
び半導体基板１２の表面にＳｉイオン注入し、シート抵
抗が７０Ω／□の低抵抗活性層領域１４を３箇所に形成
する。なお、ここでは、３箇所の低抵抗活性層領域１４
は同時に形成したが、それぞれ別々に形成してもよい。

【００２２】次に、マスク１６を半導体基板１から剥離
させた後、図２（ｃ）に示すように、両側の低抵抗活性
層領域１４をソース領域およびドレイン領域とし、その
上にそれぞれソース電極およびドレイン電極となる各オ
ーミック電極１７ａ，１７ｂを形成し、熱処理を施すこ
とにより各オーミック電極１７ａ，１７ｂを低抵抗活性
層領域１４にオーミック接触させる。オーミック電極材
料としては、例えば下層Ｎｉ、上層Ａｕ−Ｇｅからなる
Ａｕ−Ｇｅ／Ｎｉの積層金属構造を用いる。

【００２３】ついで、図２（ｄ）に示すように、高抵抗
活性層領域１３の上にショットキー電極１８を形成す
る。ショットキー電極金属としては、例えばＴｉ、その
上にＰｔ、その上にＡｕを形成したＴｉ／Ｐｔ／Ａｕな
どの積層金属構造を用いる。また、ショットキー電極１
８の間隔Ｄを３μｍとし、中間の低抵抗活性層領域１４
の幅Ｌを２μｍとして、ショットキー電極１８の端がい
ずれの低抵抗活性層領域１４からも離間するようにして
いる。

【００２４】このような構造のデュアルゲートＦＥＴ１
１によれば、ショットキー電極１８間に低抵抗活性層領
域１４を形成しているので、オーミック電極（ソース、
ドレイン電極）間距離を短くせずとも抵抗Ｒ_DSを小さく
することができる。

【００２５】また、このデュアルゲートＦＥＴ１１をス
イッチング用素子（ＳＷ用ＦＥＴ）として使用した場
合、ショットキー電極１８間の抵抗（ゲート間抵抗：Ｒ
on）と挿入損失Ｌinとの間には、Ｌin＝１０・log［５０／（５０＋Ｒon）］の関係がある。従って、低抵抗活性層領域１４の両側に
おけるショットキー電極１８の端と低抵抗活性層領域１
４の端との距離の和（Ｄ−Ｌ）を一定に保ちながら、低
抵抗活性層領域１４の幅Ｌを０〜２μｍの範囲で変化さ
せたとき［図２（ｄ）参照］の挿入損失Ｌinは、図３で
表わされる。ここで、直線１９は、低抵抗活性層領域の
シート抵抗ＲＬと高抵抗活性層領域のシート抵抗ＲＨと
の比がＲＬ／ＲＨ＝１の場合の挿入損失を示し、直線２
０はＲＬ／ＲＨ＝１／１０の場合の挿入損失を示してい
る。また、低抵抗活性層領域の幅ＬとデュアルゲートＦ
ＥＴ１１の良品率との関係を測定したところ、図３の曲
線２１のようになった。

【００２６】これから分かるように、ショットキー電極
１８間の抵抗を小さくすると、挿入損失も低減される。
例えば、低抵抗活性層領域１４の幅を２μｍとし、低抵
抗活性層領域１４のシート抵抗を高抵抗活性層領域１３
のシート抵抗の１／１０にすれば、低抵抗活性層領域１
４を設けない場合には挿入損失がＬin＝−０.４４ｄＢ
であるのに対し、シート抵抗が高抵抗活性層領域１３の
１／１０の低抵抗活性層領域１４を設けた場合には、挿
入損失がＬin＝−０.２２ｄＢに半減し、良品率も９８
％と高歩留りを実現することができた。

【００２７】この第１の実施形態によるデュアルゲート
ＦＥＴ１１では、オーミック電極１７ａ，１７ｂ間の抵
抗（ソース・ドレイン間抵抗）Ｒ_DSが低いため、ミキサ
ーとして使用した場合にはローノイズの素子として使用
することができ、スイッチング用素子として使用した場
合には、低損失の素子として使用でき、増幅器として使
用した場合には、高効率の特性を得ることができる。

【００２８】また、このデュアルゲートＦＥＴ１１で
は、ショットキー電極１８の端と低抵抗活性層領域１４
の端とが離れており、マスク１６を用いてＳｉイオン注
入しているので、ショットキー電極をマスクとして自己
整合的にＳｉイオン注入する従来例（前記特開昭５７−
１３３６８１号公報）のようにＳｉイオン注入後に活性
化アニールを行なう必要がないためショットキー電極の
電極材料が高融点材料に限定されず、電極材料選択の自
由度が高くなる。

【００２９】（第２の実施形態）次に、ショットキー電
極（ゲート電極）１８ａ，１８ｂのしきい値電圧が異な
る場合のデュアルゲートＦＥＴ２１について説明する。
図４はこのデュアルゲートＦＥＴ２１の構造を示す概略
断面図、図５（ａ）〜（ｃ）はその製造工程の一部を示
す図である。この実施形態にあっては、ＧａＡｓ半絶縁
性基板等の化合物半導体基板１２に形成されている中央
の低抵抗活性層領域１４の両側の高抵抗活性層領域１３
ａ，１３ｂのシート抵抗が異なっている。例えば、一方
の高抵抗活性層領域１３ａのシート抵抗を７００Ω／□
とし、もう一方の高抵抗活性層領域１３ｂのシート抵抗
を２０００Ω／□とし、低抵抗活性層領域１４のシート
抵抗を７０Ω／□としている。

【００３０】このような活性層領域の構造を形成するた
めには、例えば図５（ａ）のようにマスク２２の窓２２
ａを通じて素子形成領域にＳｉイオン注入して２０００
Ω／□のシート抵抗を得た後、図５（ｂ）のように別な
マスク２３を形成し、このマスク２３の窓２３ａを通じ
て一方の高抵抗活性層領域１３ａとなるべき部分及び低
抵抗活性層領域１４となるべき部分にＳｉイオン注入し
て７００Ω／□のシート抵抗となるようにし、さらに図
５（ｃ）のように別なマスク２４を形成し、そのマスク
２４の窓２４ａを通じて低抵抗活性層領域１４となるべ
き部分にＳｉイオン注入して低抵抗活性層領域のシート
抵抗が７０Ω／□となるようにすればよい。また、オー
ミック電極１７ａ，１７ｂ及びショットキー電極１８
ａ，１８ｂの形成方法は、第１の実施形態の場合と同様
である。

【００３１】この実施形態では、２つの高抵抗活性層領
域１３ａ，１３ｂのシート抵抗を異ならせることによ
り、ショットキー電極１８ａ，１８ｂのしきい値電圧が
異なるデュアルゲートＦＥＴ２１を構成している。すな
わち、一方のショットキー電極１８ａはエンハンスメン
ト型素子となり、他方のショットキー電極１８ｂはデプ
レッション型素子となる。エンハンスメント型素子とな
るショットキー電極１８ａをコントロール用端子として
用い、デプレッション型素子となるショットキー電極１
８ｂを高周波信号増幅用として用いると、ゲインコント
ロールは正の電圧だけで制御可能であり、また、動作点
を調整するショットキー電極１８ａ，１８ｂの電圧も０
Ｖまたは正電圧だけで動作を行なえる。このことによ
り、負電源や負電圧発生回路を用いることなくデュアル
ゲートＦＥＴ２１を駆動することができる。

【００３２】また、高抵抗活性層領域１３ａ，１３ｂは
低抵抗活性層領域１４によって分離されているので、従
来技術（前記特開昭６０−１０１９７１号公報）のよう
に高抵抗活性層領域どうしが重なり合うことがなく、各
高抵抗活性層領域を形成するための窓を有するマスクの
位置合わせ誤差も低抵抗活性層により吸収されるので、
特性ばらつきの小さなデュアルゲートＦＥＴ２１を形成
することができる。

【００３３】さらに、シート抵抗を調整するだけで増幅
動作時のゲート電圧Ｖｇを自由に設定できるので、ＩＣ
上で生成し易い電圧値をＶｇに供給すればよく、ＤＣ／
ＤＣコンバータ回路やＤＣレベルコントローラ回路等を
削減することができる。

【００３４】（第３の実施形態）図６は本発明のさらに
別な実施形態によるデュアルゲートＦＥＴ３１の構造を
示す概略断面図であって、ショットキー電極（ゲート電
極）のしきい値電圧が異なるデュアルゲートＦＥＴ３１
である。この実施形態にあっては、ＧａＡｓ半絶縁性基
板等の化合物半導体基板１２に形成されている中央の低
抵抗活性層領域１４の両側の高抵抗活性層領域１３ａ，
１３ｂのシート抵抗が異なっている。例えば、一方の高
抵抗活性層領域１３ａのシート抵抗を７００Ω／□と
し、もう一方の高抵抗活性層領域１３ｂのシート抵抗を
１０００Ω／□とし、低抵抗活性層領域１４のシート抵
抗を７０Ω／□としている。このような活性層領域は、
第２の実施形態と同様にして形成することができる。

【００３５】また、オーミック電極１７ａ，１７ｂ及び
ショットキー電極１８ａ，１８ｂの形成方法は、第１の
実施形態の場合と同様であるが、この実施形態では、抵
抗が大きい側の高抵抗活性層領域１３ｂに形成されたシ
ョットキー電極１８ｂの端と低抵抗活性層領域１４との
距離Ｋ２が、抵抗が小さい側の高抵抗活性層領域１３ａ
に形成されたショットキー電極１８ａの端と低抵抗活性
層領域１４との距離Ｋ１よりも小さくなるようにしてい
る。なお、両高抵抗活性層領域１３ａ，１３ｂの幅も互
いに異なっている。

【００３６】この実施形態でも、２つの高抵抗活性層領
域１３ａ，１３ｂのシート抵抗を異ならせることによ
り、ショットキー電極１８ａ，１８ｂのしきい値電圧が
異なるデュアルゲートＦＥＴ３１を構成している。さら
に、抵抗が大きい側の高抵抗活性層領域１３ｂに形成さ
れたショットキー電極１８ｂの端と低抵抗活性層領域１
４との距離Ｋ２が、抵抗が小さい側の高抵抗活性層領域
１３ａに形成されたショットキー電極１８ａの端と低抵
抗活性層領域１４との距離Ｋ１よりも小さくなるように
しているから、抵抗が大きい側の高抵抗活性層領域１３
ｂの寄生抵抗を減らすことができ、また、抵抗が小さい
側の高抵抗活性層領域１３ａのゲート耐圧も高くするこ
とができる。この結果、高性能なデュアルゲートＦＥＴ
３１を製作することができる。

【００３７】また、高抵抗活性層領域１３ａ，１３ｂは
低抵抗活性層領域１４によって分離されているので、従
来技術（前記特開昭６０−１０１９７１号公報）のよう
に高抵抗活性層領域１３ａ，１３ｂどうしが重なり合う
ことがなく、各高抵抗活性層領域１３ａ，１３ｂを形成
するための窓を有するマスクの位置合わせ誤差も低抵抗
活性層１４により吸収されるので、特性ばらつきの小さ
なデュアルゲートＦＥＴ３１を形成することができる。

【００３８】この実施形態のデュアルゲートＦＥＴ３１
では、トレードオフの関係にあるゲート耐圧と寄生抵抗
をそれぞれのショットキー電極１８ａ，１８ｂの位置を
調節することにより最適値を選ぶことができるので、充
分な耐圧と低い寄生抵抗を満足するＦＥＴを形成するこ
とができる。また、異なる活性層を小さなばらつきで混
載できるので、その結果特性ばらつきの小さなデュアル
ゲートＦＥＴ３１を形成することができる。

【００３９】（第４の実施形態）図７に示すものは本発
明のさらに別な実施形態によるマルチゲートＦＥＴ４１
の構造を示す概略断面図である。この実施形態では、オ
ーミック電極１８を形成している低抵抗活性層領域１４
ａ，１４ｂの間に３箇所の高抵抗活性層領域１３と２箇
所の低抵抗活性層形成領域１４ｃを形成している。そし
て、各高抵抗活性層領域１３の上にショットキー電極１
８を形成している。図では３本のショットキー電極１８
を形成した場合を示したが、４本以上のショットキー電
極を形成する場合であってもよいのはもちろんである。
また、ショットキー電極１８を形成される高抵抗活性層
領域１３のそれぞれの中間領域の全てに低抵抗活性層領
域１４ｃを形成する必要はなく、高抵抗活性層領域間１
３の一部の中間領域にのみ低抵抗活性層領域１４ｃを形
成していてもよい。

【図面の簡単な説明】

【図１】従来のデュアルゲートＦＥＴの構造を示す概略
断面図である。

【図２】（ａ）（ｂ）（ｃ）（ｄ）は本発明の一実施形
態によるデュアルゲートＦＥＴの製造工程を示す図であ
る。

【図３】低抵抗活性層領域の幅と透過損失及び良品率と
の関係を示す図である。

【図４】本発明の別な実施形態によるデュアルゲートＦ
ＥＴの構造を示す断面図である。

【図５】（ａ）（ｂ）（ｃ）は同上のデュアルゲートＦ
ＥＴの製造工程を示す断面図である。

【図６】本発明のさらに別な実施形態によるデュアルゲ
ートＦＥＴの構造を示す断面図である。

【図７】本発明のさらに別な実施形態によるデュアルゲ
ートＦＥＴの構造を示す断面図である。

【符号の説明】

１２半導体基板１３高抵抗活性層領域１４低抵抗活性層領域１７ａ，１７ｂオーミック電極１８ショットキー電極

Claims

【特許請求の範囲】

【請求項１】半導体基板上でオーミック電極間に複数
本のショットキー電極を配置された電界効果型の半導体
装置において、前記ショットキー電極は高抵抗の活性層領域の上に形成
され、ショットキー電極を形成された高抵抗活性層領域
の中間領域のうち少なくとも一部の領域に低抵抗の活性
層領域を形成され、かつ、前記低抵抗活性層領域のシー
ト抵抗が前記高抵抗活性層領域のシート抵抗の１／１０
以下であることを特徴とする半導体装置。
【請求項２】前記低抵抗の活性層領域の幅は、１μｍ
以上であることを特徴とする、請求項１に記載の半導体
装置。
【請求項３】一部のショットキー電極の端と低抵抗活
性層領域との距離が、他のショットキー電極の端と低抵
抗活性層領域との距離と異なっていることを特徴とす
る、請求項１又は２に記載の半導体装置。
【請求項４】前記ショットキー電極のうち、一部のシ
ョットキー電極はエンハンスメント動作するものであ
り、別な一部のショットキー電極はデプレッション動作
するものであることを特徴とする、請求項１、２又は３
に記載の半導体装置。
【請求項５】前記半導体基板は化合物半導体基板であ
ることを特徴とする、請求項１、２、３又は４に記載の
半導体装置。