JPH05167010A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH05167010A JPH05167010A JP3330876A JP33087691A JPH05167010A JP H05167010 A JPH05167010 A JP H05167010A JP 3330876 A JP3330876 A JP 3330876A JP 33087691 A JP33087691 A JP 33087691A JP H05167010 A JPH05167010 A JP H05167010A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- memory cells
- film
- dielectric film
- capacitor electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 239000003990 capacitor Substances 0.000 claims abstract description 68
- 239000000758 substrate Substances 0.000 claims description 18
- 239000000463 material Substances 0.000 abstract description 13
- 238000000034 method Methods 0.000 abstract description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 238000005530 etching Methods 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【構成】メモリセルのキャパシタが、アクセストランジ
スタのソース領域上に形成された第１のキャパシタ電極
と、第１のキャパシタ電極に対向する第２のキャパシタ
電極と、第１及び第２のキャパシタ電極間に設けられた
強誘電体膜（比誘電率１０以上）とを有し、その強誘電
体膜が、複数のメモリセルのうち一群のメモリセルに共
通する連続した膜である半導体記憶装置。 【効果】微細加工の困難な材料である強誘電体膜を用い
ているが、その微細加工が不要であるため、微細なキャ
パシタが再現性良く、また高歩留りで形成される。この
ため、高集積の半導体記憶装置が安価に得られる。
スタのソース領域上に形成された第１のキャパシタ電極
と、第１のキャパシタ電極に対向する第２のキャパシタ
電極と、第１及び第２のキャパシタ電極間に設けられた
強誘電体膜（比誘電率１０以上）とを有し、その強誘電
体膜が、複数のメモリセルのうち一群のメモリセルに共
通する連続した膜である半導体記憶装置。 【効果】微細加工の困難な材料である強誘電体膜を用い
ているが、その微細加工が不要であるため、微細なキャ
パシタが再現性良く、また高歩留りで形成される。この
ため、高集積の半導体記憶装置が安価に得られる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に、強誘電体材料膜を容量絶縁膜として有する微細な
キャパシタを有するメモリセルが高集積化された半導体
記憶装置に関する。
特に、強誘電体材料膜を容量絶縁膜として有する微細な
キャパシタを有するメモリセルが高集積化された半導体
記憶装置に関する。
【０００２】
【従来の技術】図１は、従来のダイナミックラム（ＤＲ
ＡＭ）のメモリセル部分の回路を示している。メモリセ
ルは、アクセストランジスタ２とキャパシタ１とを有し
ている。アクセストランジスタ２のドレイン領域は、ビ
ット線４に接続され、ゲート電極はワード線５に接続さ
れ、ソース領域はキャパシタ１の第１のキャパシタ電極
に接続されている。キャパシタ１の第２のキャパシタ電
極は、共通電位線３に接続されている。この共通電位線
３は、第２のキャパシタ電極と図示されていない他の複
数のメモリセルのキャパシタの第２のキャパシタ電極と
を兼ねている場合がある。
ＡＭ）のメモリセル部分の回路を示している。メモリセ
ルは、アクセストランジスタ２とキャパシタ１とを有し
ている。アクセストランジスタ２のドレイン領域は、ビ
ット線４に接続され、ゲート電極はワード線５に接続さ
れ、ソース領域はキャパシタ１の第１のキャパシタ電極
に接続されている。キャパシタ１の第２のキャパシタ電
極は、共通電位線３に接続されている。この共通電位線
３は、第２のキャパシタ電極と図示されていない他の複
数のメモリセルのキャパシタの第２のキャパシタ電極と
を兼ねている場合がある。
【０００３】図２は、従来のメモリセルの断面構造を示
している。従来のＤＲＡＭは、シリコン基板２０とシリ
コン基板２０上に配列された複数のメモリセルとを備え
ている。各メモリセルは、アクセストランジスタ２２と
アクセストランジスタ２２に電気的に接続されたキャパ
シタ１０とを有している。
している。従来のＤＲＡＭは、シリコン基板２０とシリ
コン基板２０上に配列された複数のメモリセルとを備え
ている。各メモリセルは、アクセストランジスタ２２と
アクセストランジスタ２２に電気的に接続されたキャパ
シタ１０とを有している。
【０００４】アクセストランジスタ２２は、シリコン基
板２０上に形成されたゲート絶縁膜と、ゲート絶縁膜上
に形成されたゲート電極（ワード線）２５と、シリコン
基板２０中に形成されたソース領域２３及びドレイン領
域２４とを有している。アクセストランジスタ２２は、
ＭＯＳトランジスタである。アクセストランジスタ２２
のドレイン領域２４は、ビット線２８に接続されてい
る。
板２０上に形成されたゲート絶縁膜と、ゲート絶縁膜上
に形成されたゲート電極（ワード線）２５と、シリコン
基板２０中に形成されたソース領域２３及びドレイン領
域２４とを有している。アクセストランジスタ２２は、
ＭＯＳトランジスタである。アクセストランジスタ２２
のドレイン領域２４は、ビット線２８に接続されてい
る。
【０００５】キャパシタ１０は、ソース領域２３上に形
成された第１のキャパシタ電極２６と、第１のキャパシ
タ電極２６に対向する第２のキャパシタ電極２７の一部
と、第１及び第２のキャパシタ電極２６、２７の間に設
けられた絶縁膜２１の一部とから構成されている。
成された第１のキャパシタ電極２６と、第１のキャパシ
タ電極２６に対向する第２のキャパシタ電極２７の一部
と、第１及び第２のキャパシタ電極２６、２７の間に設
けられた絶縁膜２１の一部とから構成されている。
【０００６】このような従来のＤＲＡＭでは、絶縁膜２
１の比誘電率が低い（ＳｉＯ2の比誘電率：３．９）た
め、キャパシタ面積を縮小するとＤＲＡＭの動作に必要
な電荷を蓄積することができず、キャパシタの微細化が
困難であるという問題がある。この従来のＤＲＡＭの欠
点を改良するために、図３に示すようなメモリセルを備
えたＤＲＡＭが提案されている。
１の比誘電率が低い（ＳｉＯ2の比誘電率：３．９）た
め、キャパシタ面積を縮小するとＤＲＡＭの動作に必要
な電荷を蓄積することができず、キャパシタの微細化が
困難であるという問題がある。この従来のＤＲＡＭの欠
点を改良するために、図３に示すようなメモリセルを備
えたＤＲＡＭが提案されている。
【０００７】図３のメモリセルは、キャパシタの電極間
に設けられた容量絶縁膜が、比誘電率の高い強誘電体か
らなる誘電体膜３１である点で、図２のメモリセルと異
なる。
に設けられた容量絶縁膜が、比誘電率の高い強誘電体か
らなる誘電体膜３１である点で、図２のメモリセルと異
なる。
【０００８】
【発明が解決しようとする課題】しかしながら、上述の
従来技術においては、次のような問題がある。
従来技術においては、次のような問題がある。
【０００９】各メモリセルに属するキャパシタ毎に独立
した誘電体膜３１を形成するために、誘電体膜３１とな
る強誘電体材料膜を、半導体基板上に堆積した後、その
膜を微細加工技術を用いて微細形状にパターニングしな
ければならない。一般に、強誘電体からなる膜を、半導
体製造プロセスに採用されている微細加工技術（リソグ
ラフィ及びエッチング技術）で、高精度に加工すること
は困難である。このため、キャパシタの面積、ひいては
メモリセルの面積を縮小することが困難であった。
した誘電体膜３１を形成するために、誘電体膜３１とな
る強誘電体材料膜を、半導体基板上に堆積した後、その
膜を微細加工技術を用いて微細形状にパターニングしな
ければならない。一般に、強誘電体からなる膜を、半導
体製造プロセスに採用されている微細加工技術（リソグ
ラフィ及びエッチング技術）で、高精度に加工すること
は困難である。このため、キャパシタの面積、ひいては
メモリセルの面積を縮小することが困難であった。
【００１０】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、強誘電体膜
の微細加工が必要ない、微細なキャパシタを有するメモ
リセルが高密度に集積された半導体記憶装置を提供する
ことにある。
れたものであり、その目的とするところは、強誘電体膜
の微細加工が必要ない、微細なキャパシタを有するメモ
リセルが高密度に集積された半導体記憶装置を提供する
ことにある。
【００１１】
【課題を解決するための手段】本発明の半導体記憶装置
は、半導体基板と該半導体基板上に配列された複数のメ
モリセルとを備え、該複数のメモリセルの各々は、アク
セストランジスタと該アクセストランジスタに電気的に
接続されたキャパシタとを有し、該アクセストランジス
タは、該半導体基板中に形成されたソース領域及びドレ
イン領域を有し、該キャパシタは、該ソース領域上に形
成された第１のキャパシタ電極と該第１のキャパシタ電
極に対向する第２のキャパシタ電極と該第１及び第２の
キャパシタ電極間に設けられた誘電体膜とを有する半導
体記憶装置であって、該誘電体膜は、該複数のメモリセ
ルのうち一群のメモリセルに共通する連続した強誘電体
膜であり、そのことにより、上記目的が達成される。
は、半導体基板と該半導体基板上に配列された複数のメ
モリセルとを備え、該複数のメモリセルの各々は、アク
セストランジスタと該アクセストランジスタに電気的に
接続されたキャパシタとを有し、該アクセストランジス
タは、該半導体基板中に形成されたソース領域及びドレ
イン領域を有し、該キャパシタは、該ソース領域上に形
成された第１のキャパシタ電極と該第１のキャパシタ電
極に対向する第２のキャパシタ電極と該第１及び第２の
キャパシタ電極間に設けられた誘電体膜とを有する半導
体記憶装置であって、該誘電体膜は、該複数のメモリセ
ルのうち一群のメモリセルに共通する連続した強誘電体
膜であり、そのことにより、上記目的が達成される。
【００１２】前記半導体記憶装置は、前記アクセストラ
ンジスタを覆うシールド電極を半導体基板上に更に有
し、前記第１のキャパシタ電極と前記第２のキャパシタ
電極とが対向する領域に於いて該シールド電極は開口部
を有し、該第１のキャパシタ電極と該開口部内に位置す
る前記誘電体膜の一部分と該一部分上に位置する該第２
のキャパシタ電極の一部とから前記キャパシタが構成さ
れていてもよい。
ンジスタを覆うシールド電極を半導体基板上に更に有
し、前記第１のキャパシタ電極と前記第２のキャパシタ
電極とが対向する領域に於いて該シールド電極は開口部
を有し、該第１のキャパシタ電極と該開口部内に位置す
る前記誘電体膜の一部分と該一部分上に位置する該第２
のキャパシタ電極の一部とから前記キャパシタが構成さ
れていてもよい。
【００１３】
【実施例】以下に、本発明を実施例について説明する。
【００１４】図４は、本実施例の半導体記憶装置のメモ
リセル部分を示している。この半導体記憶装置は、ダイ
ナミックラム（ＤＲＡＭ）である。このＤＲＡＭは、シ
リコン基板４０とシリコン基板４０上に配列された複数
のメモリセルとを備えているが、図４は、その複数のメ
モリセルのうちの一つだけを示している。各メモリセル
は、アクセストランジスタ４１とアクセストランジスタ
４１に電気的に接続されたキャパシタ５０とを有してい
る。
リセル部分を示している。この半導体記憶装置は、ダイ
ナミックラム（ＤＲＡＭ）である。このＤＲＡＭは、シ
リコン基板４０とシリコン基板４０上に配列された複数
のメモリセルとを備えているが、図４は、その複数のメ
モリセルのうちの一つだけを示している。各メモリセル
は、アクセストランジスタ４１とアクセストランジスタ
４１に電気的に接続されたキャパシタ５０とを有してい
る。
【００１５】アクセストランジスタ４１は、シリコン基
板４０上に形成されたゲート絶縁膜と、ゲート絶縁膜上
に形成されたゲート電極（ワード線）４４と、シリコン
基板４０中に形成されたソース領域４３及びドレイン領
域４２とを有している。アクセストランジスタ４１は、
通常の工程により形成された公知のＭＯＳトランジスタ
である。アクセストランジスタ４１のドレイン領域４２
は、公知のＤＲＡＭと同様に、ビット線４５に接続され
ている。
板４０上に形成されたゲート絶縁膜と、ゲート絶縁膜上
に形成されたゲート電極（ワード線）４４と、シリコン
基板４０中に形成されたソース領域４３及びドレイン領
域４２とを有している。アクセストランジスタ４１は、
通常の工程により形成された公知のＭＯＳトランジスタ
である。アクセストランジスタ４１のドレイン領域４２
は、公知のＤＲＡＭと同様に、ビット線４５に接続され
ている。
【００１６】キャパシタ５０は、ソース領域４３上に形
成された第１のキャパシタ電極４６と、第１のキャパシ
タ電極４６に対向する第２のキャパシタ電極４７の一部
と、第１及び第２のキャパシタ電極４６、４７の間に設
けられた誘電体膜４９の一部とから構成されている。第
１のキャパシタ電極４６は、ソース領域４３に電気的に
接触している。本実施例の第１のキャパシタ電極４６
は、ＣＶＤ法により堆積した多結晶シリコン膜をパター
ニングすることにより形成されている。
成された第１のキャパシタ電極４６と、第１のキャパシ
タ電極４６に対向する第２のキャパシタ電極４７の一部
と、第１及び第２のキャパシタ電極４６、４７の間に設
けられた誘電体膜４９の一部とから構成されている。第
１のキャパシタ電極４６は、ソース領域４３に電気的に
接触している。本実施例の第１のキャパシタ電極４６
は、ＣＶＤ法により堆積した多結晶シリコン膜をパター
ニングすることにより形成されている。
【００１７】本実施例の採用する誘電体膜４９は、半導
体記憶装置の有する複数のメモリセルに共通する連続し
た膜である。誘電体膜４９の材料は、ＰＺＴと略記され
るＰｂ（Ｚｒ、Ｔｉ）Ｏ3である。ＰＺＴは、１０以上
の比誘電率を有する強誘電体である。この誘電体膜４９
は、リソグラフィ及びエッチング技術を用いてパターニ
ングされてはいない。
体記憶装置の有する複数のメモリセルに共通する連続し
た膜である。誘電体膜４９の材料は、ＰＺＴと略記され
るＰｂ（Ｚｒ、Ｔｉ）Ｏ3である。ＰＺＴは、１０以上
の比誘電率を有する強誘電体である。この誘電体膜４９
は、リソグラフィ及びエッチング技術を用いてパターニ
ングされてはいない。
【００１８】各メモリセルのキャパシタ５０は、より詳
細に述べれば、この連続した誘電体膜４９のうち、各メ
モリセルの第１のキャパシタ電極４６に接する部分と、
その部分を挟んで相互に対抗している第１のキャパシタ
電極４６及び第２のキャパシタ電極４７の一部とから構
成されている。
細に述べれば、この連続した誘電体膜４９のうち、各メ
モリセルの第１のキャパシタ電極４６に接する部分と、
その部分を挟んで相互に対抗している第１のキャパシタ
電極４６及び第２のキャパシタ電極４７の一部とから構
成されている。
【００１９】本実施例の半導体記憶装置に於いては、ア
クセストランジスタ４１及びビット線４５が、従来のＤ
ＲＡＭと同様に、絶縁膜６０により覆われている。この
絶縁膜６０上には、多結晶シリコン膜からなるシールド
電極（厚さ：約２００ｎｍ）４８が設けられている。こ
のシールド電極４８の機能は、ビット線４５と第２キャ
パシタ電極４７とを電気的にシールドすることにより、
第２キャパシタ電極４７の電気的ノイズがビット線４５
に電気的ノイズを誘起するのを防止すること、並びに、
ワード線４４と第２キャパシタ電極４７との容量結合に
よって相互に悪影響を及ぼし合うことを防止することで
ある。このシールド電極４８は、導電性膜が絶縁膜６０
を覆うようにシリコン基板４０の上方に堆積された後、
各メモリセルの第１キャパシタ電極４６の上面を露出さ
せる開口部をその導電性膜中に設けることにより、形成
されたものである。開口部の形成されたシールド電極４
８の全面に、上述の誘電体膜４９を堆積することによ
り、その開口部の平面形状に応じた平面形状を有するキ
ャパシタ５０を、その開口部に対して自己整合的に形成
することができる。このため、シールド電極４７の材料
（導電性膜）として、例えば、多結晶シリコン膜のよう
に微細加工に適した材料を用いれば、微小なキャパシタ
を再現性良く形成することができる。
クセストランジスタ４１及びビット線４５が、従来のＤ
ＲＡＭと同様に、絶縁膜６０により覆われている。この
絶縁膜６０上には、多結晶シリコン膜からなるシールド
電極（厚さ：約２００ｎｍ）４８が設けられている。こ
のシールド電極４８の機能は、ビット線４５と第２キャ
パシタ電極４７とを電気的にシールドすることにより、
第２キャパシタ電極４７の電気的ノイズがビット線４５
に電気的ノイズを誘起するのを防止すること、並びに、
ワード線４４と第２キャパシタ電極４７との容量結合に
よって相互に悪影響を及ぼし合うことを防止することで
ある。このシールド電極４８は、導電性膜が絶縁膜６０
を覆うようにシリコン基板４０の上方に堆積された後、
各メモリセルの第１キャパシタ電極４６の上面を露出さ
せる開口部をその導電性膜中に設けることにより、形成
されたものである。開口部の形成されたシールド電極４
８の全面に、上述の誘電体膜４９を堆積することによ
り、その開口部の平面形状に応じた平面形状を有するキ
ャパシタ５０を、その開口部に対して自己整合的に形成
することができる。このため、シールド電極４７の材料
（導電性膜）として、例えば、多結晶シリコン膜のよう
に微細加工に適した材料を用いれば、微小なキャパシタ
を再現性良く形成することができる。
【００２０】このように、本実施例に於いては、強誘電
体からなる誘電体膜４９を微細加工する必要がないた
め、キャパシタ５０のサイズが０．５μｍ×０．５μｍ
にまで縮小されても、パターン形状に劣化が生じていな
い。
体からなる誘電体膜４９を微細加工する必要がないた
め、キャパシタ５０のサイズが０．５μｍ×０．５μｍ
にまで縮小されても、パターン形状に劣化が生じていな
い。
【００２１】また、誘電体膜４９として、比誘電率が１
０以上のＰＺＴを用いたため、各キャパシタの電極面積
を０．５μｍ2程度にまで縮小しても、ＤＲＡＭの動作
に必要な蓄積容量を充分に確保できる。
０以上のＰＺＴを用いたため、各キャパシタの電極面積
を０．５μｍ2程度にまで縮小しても、ＤＲＡＭの動作
に必要な蓄積容量を充分に確保できる。
【００２２】なお、本実施例に於いては、誘電体膜４９
の材料として、ＰＺＴを採用したが、他の強誘電体材料
（例えば、ＢａＴｉＯ3、Ｐｂ（Ｍｇ、Ｎｂ）Ｏ3、及び
ＰｂＴｉＯ3）を用いても、本実施例の効果と同様の効
果を得ることができる。また、誘電体膜４９は、強誘電
体材料からなる膜を含む多層膜であってもよい。
の材料として、ＰＺＴを採用したが、他の強誘電体材料
（例えば、ＢａＴｉＯ3、Ｐｂ（Ｍｇ、Ｎｂ）Ｏ3、及び
ＰｂＴｉＯ3）を用いても、本実施例の効果と同様の効
果を得ることができる。また、誘電体膜４９は、強誘電
体材料からなる膜を含む多層膜であってもよい。
【００２３】誘電体膜４９は、半導体記憶装置の備える
複数のメモリセルのすべてに共通する連続した膜である
必要はない。半導体記憶装置の備える複数のメモリセル
が、複数のメモリセルを含む幾つかのブロックに分割さ
れている場合、誘電体膜４９が、各ブロックに属する一
群のメモリセルにとって共通の連続した膜であってもよ
い。この場合、誘電体膜４９は、各ブロック毎に独立す
るように加工されるが、この加工は微細加工ではないた
め、現在のリソグラフィ及びエッチング技術によって
も、再現性よく加工することが容易である。
複数のメモリセルのすべてに共通する連続した膜である
必要はない。半導体記憶装置の備える複数のメモリセル
が、複数のメモリセルを含む幾つかのブロックに分割さ
れている場合、誘電体膜４９が、各ブロックに属する一
群のメモリセルにとって共通の連続した膜であってもよ
い。この場合、誘電体膜４９は、各ブロック毎に独立す
るように加工されるが、この加工は微細加工ではないた
め、現在のリソグラフィ及びエッチング技術によって
も、再現性よく加工することが容易である。
【００２４】
【発明の効果】本発明によれば、強誘電体膜の微細加工
が必要ない、微細なキャパシタを有するメモリセルが高
密度に集積された半導体記憶装置が提供される。この半
導体記憶装置に於いては、微細加工の困難な材料である
強誘電体膜を用いているが、その微細加工が不要である
ため、微細なキャパシタが再現性良く、また高歩留りで
形成される。このため、高集積の半導体記憶装置が安価
に得られる。
が必要ない、微細なキャパシタを有するメモリセルが高
密度に集積された半導体記憶装置が提供される。この半
導体記憶装置に於いては、微細加工の困難な材料である
強誘電体膜を用いているが、その微細加工が不要である
ため、微細なキャパシタが再現性良く、また高歩留りで
形成される。このため、高集積の半導体記憶装置が安価
に得られる。
【図１】ダイナミックラムのメモリセルの回路図であ
る。
る。
【図２】従来のダイナミックラム型半導体記憶装置のメ
モリセルの断面図である。
モリセルの断面図である。
【図３】改良されたダイナミックラム型半導体記憶装置
のメモリセルの断面図である。
のメモリセルの断面図である。
【図４】本発明の実施例のメモリセルの断面図である。
１ キャパシタ ２ アクセストランジスタ ３ 共通電位線 ４ ビット線 ５ ワード線 ４０ シリコン基板 ４１ アクセストランジスタ ４２ ドレイン領域 ４３ ソース領域 ４５ ビット線 ４６ 第１のキャパシタ電極 ４７ 第２のキャバシタ電極 ４８ シールド電極 ４９ 誘電体膜 ５０ キャパシタ
Claims (1)
- 【請求項１】半導体基板と該半導体基板上に配列された
複数のメモリセルとを備え、該複数のメモリセルの各々
は、アクセストランジスタと該アクセストランジスタに
電気的に接続されたキャパシタとを有し、該アクセスト
ランジスタは、該半導体基板中に形成されたソース領域
及びドレイン領域を有し、該キャパシタは、該ソース領
域上に形成された第１のキャパシタ電極と該第１のキャ
パシタ電極に対向する第２のキャパシタ電極と該第１及
び第２のキャパシタ電極間に設けられた誘電体膜とを有
する半導体記憶装置であって、 該誘電体膜は、該複数のメモリセルのうち一群のメモリ
セルに共通する連続した強誘電体膜である半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3330876A JPH05167010A (ja) | 1991-12-13 | 1991-12-13 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3330876A JPH05167010A (ja) | 1991-12-13 | 1991-12-13 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05167010A true JPH05167010A (ja) | 1993-07-02 |
Family
ID=18237504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3330876A Withdrawn JPH05167010A (ja) | 1991-12-13 | 1991-12-13 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05167010A (ja) |
-
1991
- 1991-12-13 JP JP3330876A patent/JPH05167010A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3207110B2 (ja) | コンデンサとその形成方法 | |
| US5043780A (en) | DRAM cell having a texturized polysilicon lower capacitor plate for increased capacitance | |
| JP2682455B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JP2673615B2 (ja) | 集積回路の製造方法及びメモリセル | |
| US5420449A (en) | Capacitor for a semiconductor device | |
| US5262343A (en) | DRAM stacked capacitor fabrication process | |
| JPH05251657A (ja) | 半導体メモリセルとその製造方法 | |
| US4131906A (en) | Dynamic random access memory using MOS FETs and method for manufacturing same | |
| JP2918284B2 (ja) | メモリセル | |
| US4513304A (en) | Semiconductor memory device and process for producing the same | |
| US5068698A (en) | MOS semiconductor device having high-capacity stacked capacitor | |
| JPS58134458A (ja) | 半導体装置におけるキヤパシタの製造方法 | |
| US5484744A (en) | Method for fabricating a stacked capacitor for dynamic random access memory cell | |
| KR20000048750A (ko) | 배리어 없는 반도체 메모리 장치의 제조 방법 | |
| JPH05167010A (ja) | 半導体記憶装置 | |
| JP2000012804A (ja) | 半導体記憶装置 | |
| US4173819A (en) | Method of manufacturing a dynamic random access memory using MOS FETS | |
| KR100309644B1 (ko) | 커패시터의 제조방법 | |
| US5459685A (en) | Semiconductor memory device having memory cells with enhanced capacitor capacity | |
| JP3030812B2 (ja) | 化学的機械研磨法を利用したｄｒａｍキャパシタの製造法 | |
| GB2244596A (en) | Semiconductor memory device with stacked capacitor | |
| KR0165307B1 (ko) | 저항소자를 갖는 반도체 메모리장치 및 그 제조방법 | |
| KR0133831B1 (ko) | 에스램(SRAM) 캐패시턴스(Capacitance)가 증가된 에스램 제조방법 | |
| JP2827377B2 (ja) | 半導体集積回路 | |
| JPH0138375B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |