KR20030056157A - 반도체 소자 제조 방법 - Google Patents

Abstract

반도체 소자 제조 방법에 관한 것으로, 그 목적은 깊이에 상관없이 비아를 형성하는 데 있다. 이를 위해 본 발명에서는 반도체 기판 구조물 상의 제1절연막에 제1금속배선구를 형성하고 제1금속막을 충진하여 제1금속배선을 형성하는 단계; 제1금속배선을 포함한 제1절연막 상부에 제2절연막을 형성하는 단계; 제2절연막을 선택적 식각하여 제1금속배선을 노출시키는 제1비아홀을 형성한 후 제2금속막을 충진하여 제1비아금속을 형성하는 단계; 제1비아금속을 포함한 제2절연막 상부에 제3절연막을 형성하는 단계; 제3절연막을 선택적 식각하되 제1비아홀보다 좁은 폭으로 식각하여, 제1비아금속을 노출시키며 제1비아홀보다 더 좁은 폭을 가지는 제2비아홀을 형성한 후 제3금속막을 충진하여 제2비아금속을 형성하는 단계; 제2비아금속을 포함한 제3절연막 상부에 제4금속막을 형성하고 선택적으로 식각하여 제2금속배선을 형성하는 단계를 순차적으로 수행한다.

Description

반도체 소자 제조 방법 {Fabrication method of semiconductor device}

본 발명은 반도체 제조 방법에 관한 것으로, 더욱 상세하게는 다층 배선을 형성하는 방법에 관한 것이다.

반도체 소자가 점차 고집적화, 다층화됨에 따라 중요한 기술의 하나로 다층 배선 기술이 등장하게 되었는데, 이와 같은 다층 배선 기술은 금속 배선층과 절연막층을 회로 소자가 형성된 반도체 기판 상부에 교대로 형성하며, 절연막에 의해 분리된 금속 배선층 사이를 비아를 통해 전기적으로 접속함으로써 회로 동작이 이루어지도록 하는 것이다.

그리고, 반도체 소자에서 다층 배선 기술을 적용함으로써, 교차 배선이 가능하게 되어 반도체 소자의 회로 설계에 있어서의 자유도와 집적도를 향상시킬 수 있으며, 또한 배선 길이를 단축할 수 있어 배선이 수반하는 속도의 지연 시간을 짧게 함으로써 반도체 소자의 동작 속도를 향상시킬 수 있다.

이러한 다층 배선 기술을 실현하기 위해, 종래에는 감광막 패턴을 마스크로 이용하여 절연막을 선택적으로 건식 식각함으로써, 하부 배선층까지 연결되는 비아홀을 형성한 후 비아홀 내에 비아 금속을 충진시키고 비아 금속과 접촉하는 상부 배선층을 형성한다.

이 때, 하부 배선층이 상부 배선층으로부터 매우 깊은 깊이로 형성되어 있는 경우에는 비아홀 역시 깊게 형성하여야 한다. 그러나, 깊이가 깊어질수록 건식식각에 의해 비아홀을 형성하기가 어려우며, 일정 깊이 이상으로는 비아홀 형성이 불가능한 문제점이 있었다.

본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 깊이에 상관없이 비아를 형성하는 데 있다.

도 1a 내지 도 1c는 본 발명에 따른 반도체 소자 제조 방법을 도시한 공정단면도이다.

상기한 바와 같은 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자 제조 방법은, 반도체 기판 구조물 상의 제1절연막에 제1금속배선구를 형성하고 제1금속막을 충진하여 제1금속배선을 형성하는 단계; 제1금속배선을 포함한 제1절연막 상부에 제2절연막을 형성하는 단계; 제2절연막을 선택적 식각하여 제1금속배선을 노출시키는 제1비아홀을 형성한 후 제2금속막을 충진하여 제1비아금속을 형성하는 단계; 제1비아금속을 포함한 제2절연막 상부에 제3절연막을 형성하는 단계; 제3절연막을 선택적 식각하되 제1비아홀보다 좁은 폭으로 식각하여, 제1비아금속을 노출시키며 제1비아홀보다 더 좁은 폭을 가지는 제2비아홀을 형성한 후 제3금속막을 충진하여 제2비아금속을 형성하는 단계; 제2비아금속을 포함한 제3절연막 상부에 제4금속막을 형성하고 선택적으로 식각하여 제2금속배선을 형성하는 단계를 포함하여 이루어진다.

이 때, 제1, 4금속막은 Al, Al합금, 또는 Cu 으로 형성하며, 제2, 3금속막은 W, Al, Al합금, 또는 Cu 으로 형성하는 것이 바람직하다.

또한, 제1 내지 제3금속막의 충진 전에는 각각 베리어메탈을 증착하는 단계를 더 포함하는 것이 바람직하다.

그리고, 제1 내지 제3절연막의 형성 후에는 각각 화학 기계적 연마 또는 에치백에 의해 평탄화하는 단계를 더 포함하는 것이 바람직하다.

또한, 제1 내지 제4금속막의 충진은 각각 선택적 금속 성장법을 이용하거나 증착 후 평탄화 공정에 의해 수행하는 것이 바람직하다.

이하, 본 발명에 따른 반도체 소자 제조 방법에 대해 상세히 설명한다. 도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 소자 제조 방법을 도시한 단면도이다.

먼저, 도 1a에 도시된 바와 같이, 반도체 기판의 구조물(1), 즉 개별 소자가 형성된 반도체 기판 또는 하부 금속 배선층 상부에 산화막 등으로 이루어진 제1절연막(2)을 형성하고, 제1절연막(2)의 소정 영역을 식각하여 금속 배선구를 형성한 후 금속물질을 충진하고 제1절연막(2)이 노출될 때까지 화학기계적 연마하여 상부표면을 평탄화함으로써, 제1금속배선(3)을 형성한다. 제1금속배선은 Al, Al 합금 또는 Cu로 형성한다. 금속 배선구에 금속 물질을 충진하기 전 베리어 메탈을 증착할 수도 있다.

다음, 제1금속배선(3)을 포함한 상부 전면에 제2절연막(4)을 증착하고 평탄화한 후, 감광막을 도포하고 노광 현상하여 제1비아로 예정된 영역의 상부에 해당하는 감광막을 제거함으로써, 제1감광막 패턴(5)을 형성한다.

이 때, 제2절연막(4)은 플라즈마 증착법을 이용하여 산화막으로 형성하는 것이 바람직하고, 증착 후 평탄화할 때에는 화학기계적 연마 또는 에치백(etch back) 방법을 이용하여 평탄화하며, 평탄화한 후에는 10000Å 이내의 두께가 되도록 하는 것이 바람직하다. 또한, 제2절연막(4)의 평탄화 후에는 열처리를 수행하는 것이 바람직하다.

다음, 도 1b에 도시된 바와 같이, 제1감광막 패턴(5)을 마스크로 하여 제2절연막(4)을 식각하여 하부의 제1금속배선(3)과 연결되는 제1비아홀(100A)을 형성한 후, 제1감광막 패턴(5)을 제거하고 세정공정을 수행한다.

다음, 제1비아홀(100A) 내에 제1비아금속(6)을 충진시킨 후, 제1비아금속(6) 및 제2절연막(4)을 포함한 상부 전면에 제3절연막(7)을 증착하고 평탄화한다.

이 때, 제1비아금속(6)을 충진하기 전에 반도체 기판을 플라즈마 및 케미컬 중의 어느 하나 이상에 노출시켜 비아의 바닥을 세정하는 것이 바람직하고, 제1비아금속(6)은 W, Al, Al 합금, 또는 Cu 등을 선택적 금속성장법으로 형성하거나 증착 후 화학 기계적 연마 또는 에치백에 의한 평탄화에 의해 형성하며, 제1비아금속의 형성 후에는 열처리를 수행하는 것이 바람직하다.

제3절연막(7)은 플라즈마 증착법을 이용하여 산화막으로 형성하는 것이 바람직하고, 증착 후에는 화학기계적 연마 또는 에치백 방법을 이용하여 평탄화하며, 평탄화한 후에는 10000Å 이내의 두께가 되도록 하는 것이 바람직하다. 또한, 제3절연막(7)의 평탄화 후에는 열처리를 수행하는 것이 바람직하다. 이때, 제1비아홀(100A)에 제1비아금속(6)을 충진하기 전 베리어 메탈을 증착할 수도 있다.

이어서, 제3절연막(7) 상부에 감광막을 도포하고 노광 현상하여 제2비아로 예정된 영역의 상부에 해당하는 감광막을 제거함으로써, 제2감광막 패턴(8)을 형성한다. 이 때, 제2비아는 제1비아보다 더 좁은 폭을 가지도록 형성하기 위해, 제2감광막 패턴(8)의 폭을 제1감광막 패턴(5)의 폭보다 좁게 형성한다.

다음, 제2감광막 패턴(8)을 마스크로 하여 제3절연막(7)을 식각하여 도 1c에 도시된 바와 같이, 제1비아금속(6)과 연결되고 제1비아홀보다 더 좁은 폭을 가지는 제2비아홀(100B)을 형성한 후, 제2감광막 패턴(8)을 제거하고 세정공정을 수행한다.

다음, 제2비아홀(100B) 내에 제2비아금속(9)을 형성하여 충진시킨 후, 상부 전면에 제2금속배선(10)을 증착한다.

이 때, 제2비아금속(9)을 형성하기 전에 반도체 기판을 플라즈마 및 케미컬 중의 어느 하나 이상에 노출시켜 제2비아홀(100B)의 바닥을 세정하는 것이 바람직하고, 제2비아금속(9)은 W, Al, Al 합금, 또는 Cu 등의 금속막을 선택적 금속성장법으로 형성하거나 증착후 평탄화에 의해 형성하며, 제2비아금속(9)의 형성 후에는 열처리를 수행하며, 제2금속배선(10)은 Al, Al 합금 또는 Cu로 형성한다. 또한,제2비아금속(9)의 형성전 제2비아홀(100B)에 베리어메탈을 증착할 수도 있다.

제2금속배선(10) 상에는 제3감광막을 도포하고 노광 현상하여 일정부분의 감광막만 제거한 다음, 이를 마스크로 하여 제2금속배선(10)의 일정영역을 식각함으로써, 도 1c에 도시된 바와 같이, 제1금속배선(3)과 연결되는 제2금속배선이 독립되어 반도체 소자의 내부 회로를 형성하도록 함으로써, 본 발명에 따른 다층 비아 형성 공정을 완료한다.

그러나, 본 발명은 상기한 바와 같은 실시예에 국한되지 않으며, 다양하게 변형될 수 있다.

즉, 본 발명은 깊이가 더 깊은 비아 형성 공정에도 적용할 수 있으며, 일 예로, 제2비아를 포함하여 제3절연막의 상부 전면에 다수층의 절연막 및 제2비아와 연결되는 다수층의 비아를 더 형성한 후에 상부 금속배선막을 형성함으로써, 더욱 깊은 비아를 형성할 수도 있다. 이 때에도 상부로 갈수록 비아의 폭을 더욱 좁게 형성하는 것이 바람직하다.

상술한 바와 같이, 본 발명에서는 절연막을 한층씩 증착하고 선택적으로 식각하여 비아를 형성하므로 아무리 깊은 비아라도 형성이 가능한 효과가 있다.

또한, 상부로 올라갈수록 비아의 폭을 좁게 형성하므로 소자의 디자인 효율성이 증대되며, 상부와 하부의 금속 배선간 누설전류가 감소되고, 전력구동배선의 적절한 배치에 의한 저전력 소자 형성이 가능해지는 효과가 있다.

Claims (6)

1. 반도체 기판 구조물 상의 제1절연막에 제1금속배선구를 형성하고 제1금속막을 충진하여 제1금속배선을 형성하는 단계;

   상기 제1금속배선을 포함한 상기 제1절연막 상부에 제2절연막을 형성하는 단계;

   상기 제2절연막을 선택적 식각하여 상기 제1금속배선을 노출시키는 제1비아홀을 형성한 후 제2금속막을 충진하여 제1비아금속을 형성하는 단계;

   상기 제1비아금속을 포함한 상기 제2절연막 상부에 제3절연막을 형성하는 단계;

   상기 제3절연막을 선택적 식각하되 상기 제1비아홀보다 좁은 폭으로 식각하여, 상기 제1비아금속을 노출시키며 상기 제1비아홀보다 더 좁은 폭을 가지는 제2비아홀을 형성한 후 제3금속막을 충진하여 제2비아금속을 형성하는 단계;

   상기 제2비아금속을 포함한 상기 제3절연막 상부에 제4금속막을 형성하고 선택적으로 식각하여 제2금속배선을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
2. 제 1 항에 있어서, 상기 제1, 4금속막은 Al, Al합금 및 Cu 중 선택되는 하나의 금속막인 반도체 소자 제조 방법.
3. 제 1 항에 있어서, 상기 제2, 3금속막은 W, Al, Al합금 및 Cu 중 선택되는 하나의 금속막인 반도체 소자 제조 방법.
4. 제 1 항에 있어서, 상기 제1 내지 제3금속막의 충진 전에 각각 베리어메탈을 증착하는 단계를 더 포함하는 반도체 소자 제조 방법.
5. 제 1 항에 있어서, 상기 제1 내지 제3절연막의 형성 후 각각 화학 기계적 연마 또는 에치백에 의해 평탄화하는 단계를 더 포함하는 반도체 소자 제조 방법.
6. 제 1 항에 있어서, 상기 제1 내지 제4금속막의 충진은 각각 선택적 금속 성장법을 이용하거나 증착 후 평탄화 공정에 의해 수행하는 반도체 소자 제조 방법.