JPWO2014109044A1 - 半導体装置 - Google Patents

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Abstract

半導体装置（ＳＣ）は、１つのチップ領域が分割露光により形成された半導体装置である。層間絶縁膜（ＩＩ２〜ＩＩ６）は、素子形成領域においてビア（ＶＨ１〜ＶＨ５）と配線溝（ＩＴ１〜ＩＴ５）とを有し、かつガードリング領域においてガードリング用孔（ＧＨ２〜ＧＨ６）を有している。配線用導電層（ＣＬ１〜ＣＬ５）はビア（ＶＨ１〜ＶＨ５）および配線溝（ＩＴ１〜ＩＴ５）内に形成されている。ガードリング用導電層（ＧＲＰ２〜ＧＲＰ６）はガードリング用孔（ＧＨ２〜ＧＨ６）内に形成されている。ガードリング用導電層（ＧＲＰ３〜ＧＲＰ６）の幅の最小寸法（Ｄ２Ａ〜Ｄ５Ａ）がビア（ＶＨ２〜ＶＨ５）内における配線用導電層（ＣＬ２〜ＣＬ５）の幅の最小寸法（Ｄ２Ｂ〜Ｄ５Ｂ）よりも大きい。

Description

本発明は、半導体装置に関し、たとえば、１つのチップ領域が分割露光により形成された半導体装置に関するものである。
半導体装置のチップパターンによっては、１つのチップサイズが露光装置の投影光学系性能によって決まる露光範囲よりも大きい場合がある。このような場合には、分割露光が用いられる。分割露光とは、１つのチップパターンを複数のパターンに分割し、分割されたパターン毎に露光処理を行う露光方法をいう。分割された全てのパターンを最終的に繋ぎ合せることにより上記のチップパターンが形成される。
分割露光は、ＣＣＤ（Charge Coupled Device）センサおよびＣＭＯＳ（Complementary Metal Oxide Semiconductor）センサなどの撮像素子のほか、液晶表示素子の製造においても用いられている。このような分割露光は、たとえば、特開２００６−３１０４４６号公報（特許文献１）、特開２０１１−２３２５４９号公報（特許文献２）などに開示されている。
特開２００６−３１０４４６号公報 特開２０１１−２３２５４９号公報
通常、１つのチップ領域には、素子形成領域と、ガードリング領域とが形成されている。このガードリング領域は、素子形成領域の外周側からその素子形成領域に水分（湿気）が侵入することを防止する役割をなしている。このようなガードリング領域を有するチップ領域を分割露光により形成した場合、ガードリング領域も複数のパターンに分割されて露光され、複数のパターンは最終的には繋ぎ合わされる。
この際、各露光処理でのマスクの重ね合わせ誤差などにより、分割されたガードリングのパターン同士で位置ずれが生じる。この場合、分割されたガードリングのパターンが繋がらず、そのパターンの境界部で上記パターン間に隙間が生じるおそれがある。
特にパターンを積層していく場合、上層のパターンほど上記のマスクの重ね合わせ誤差が顕著となるため、分割されたガードリングのパターンの境界部で上記パターン間の隙間が大きくなる可能性がある。
上記のように分割されたガードリングのパターンの境界部で上記パターン間に隙間が生じた場合には、その隙間を通じてチップ領域の外周部から内周側の素子形成領域に水分が侵入する。これにより、素子形成領域内の回路の信頼性が低下する。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態の半導体装置は、素子形成領域と、その素子形成領域の周囲を取り囲むガードリング領域とを１つのチップ領域に有し、１つのチップ領域が分割露光により形成された半導体装置である。層間絶縁膜は、素子形成領域に形成されたビアとそのビア上にてビアに連通する配線溝とを有し、かつガードリング領域において素子形成領域を取り囲むように延在するガードリング用孔を有している。配線用導電層はビアおよび配線溝内に形成されている。ガードリング用導電層はガードリング用孔内に形成されている。ガードリング用導電層の幅の最小寸法がビア内における配線用導電層の幅の最小寸法よりも大きい。
前記一実施の形態によれば、チップ領域の外周側から素子形成領域内に水分が侵入することが抑制されるため素子形成領域内の回路の信頼性が向上する。
実施の形態１における半導体装置の機能ブロックを示す図である。 実施の形態１における半導体装置の構成を概略的に示す部分断面図である。 図２の素子形成領域内の構成を概略的に示す部分断面図である。 図２のガードリング領域内の構成を概略的に示す部分断面図である。 実施の形態１における半導体装置のガードリングの構成を概略的に示す斜視図（Ａ）と平面図（Ｂ）である。 図５（Ｂ）のＶＩＡ−ＶＩＡ線に沿う概略断面図（Ａ）と、図５（Ｂ）のＶＩＢ−ＶＩＢ線に沿う概略断面図（Ｂ）と、図５（Ｂ）のＶＩＡ−ＶＩＡ線に沿う断面構成と図５（Ｂ）のＶＩＢ−ＶＩＢ線に沿う断面構成とのずれを説明するための概略図（Ｃ）である。 実施の形態１における半導体装置におけるガードリング用導電層の幅の最小寸法を説明するための概略断面図である。 実施の形態１における半導体装置の製造方法における分割露光の第１露光工程を示す概略平面図である。 実施の形態１における半導体装置の製造方法における分割露光の第２露光工程を示す概略平面図である。 実施の形態１における半導体装置の製造方法の第１工程での素子形成領域の断面図（Ａ）と、図９のガードリング領域のＸＢ−ＸＢ線に沿う断面に対応する断面図（Ｂ）と、図９のガードリング領域のＸＣ−ＸＣ線に沿う断面に対応する断面図（Ｃ）である。 実施の形態１における半導体装置の製造方法の第２工程での素子形成領域の断面図（Ａ）と、図９のガードリング領域のＸＢ−ＸＢ線に沿う断面に対応する断面図（Ｂ）と、図９のガードリング領域のＸＣ−ＸＣ線に沿う断面に対応する断面図（Ｃ）である。 実施の形態１における半導体装置の製造方法の第３工程での素子形成領域の断面図（Ａ）と、図９のガードリング領域のＸＢ−ＸＢ線に沿う断面に対応する断面図（Ｂ）と、図９のガードリング領域のＸＣ−ＸＣ線に沿う断面に対応する断面図（Ｃ）である。 実施の形態１における半導体装置の製造方法の第４工程での素子形成領域の断面図（Ａ）と、図９のガードリング領域のＸＢ−ＸＢ線に沿う断面に対応する断面図（Ｂ）と、図９のガードリング領域のＸＣ−ＸＣ線に沿う断面に対応する断面図（Ｃ）である。 実施の形態１における半導体装置の製造方法の第５工程での素子形成領域の断面図（Ａ）と、図９のガードリング領域のＸＢ−ＸＢ線に沿う断面に対応する断面図（Ｂ）と、図９のガードリング領域のＸＣ−ＸＣ線に沿う断面に対応する断面図（Ｃ）である。 実施の形態１における半導体装置の製造方法の第６工程での素子形成領域の断面図（Ａ）と、図９のガードリング領域のＸＢ−ＸＢ線に沿う断面に対応する断面図（Ｂ）と、図９のガードリング領域のＸＣ−ＸＣ線に沿う断面に対応する断面図（Ｃ）である。 実施の形態１における半導体装置の製造方法の第７工程での素子形成領域の断面図（Ａ）と、図９のガードリング領域のＸＢ−ＸＢ線に沿う断面に対応する断面図（Ｂ）と、図９のガードリング領域のＸＣ−ＸＣ線に沿う断面に対応する断面図（Ｃ）である。 実施の形態１における半導体装置の製造方法の第８工程での素子形成領域の断面図（Ａ）と、図９のガードリング領域のＸＢ−ＸＢ線に沿う断面に対応する断面図（Ｂ）と、図９のガードリング領域のＸＣ−ＸＣ線に沿う断面に対応する断面図（Ｃ）である。 実施の形態１における半導体装置の製造方法の第９工程での素子形成領域の断面図（Ａ）と、図９のガードリング領域のＸＢ−ＸＢ線に沿う断面に対応する断面図（Ｂ）と、図９のガードリング領域のＸＣ−ＸＣ線に沿う断面に対応する断面図（Ｃ）である。 実施の形態１における半導体装置の製造方法の第１０工程での素子形成領域の断面図（Ａ）と、図９のガードリング領域のＸＢ−ＸＢ線に沿う断面に対応する断面図（Ｂ）と、図９のガードリング領域のＸＣ−ＸＣ線に沿う断面に対応する断面図（Ｃ）である。 実施の形態１における半導体装置の製造方法の第１１工程での素子形成領域の断面図（Ａ）と、図９のガードリング領域のＸＢ−ＸＢ線に沿う断面に対応する断面図（Ｂ）と、図９のガードリング領域のＸＣ−ＸＣ線に沿う断面に対応する断面図（Ｃ）である。 実施の形態１における半導体装置の製造方法の第１２工程での素子形成領域の断面図（Ａ）と、図９のガードリング領域のＸＢ−ＸＢ線に沿う断面に対応する断面図（Ｂ）と、図９のガードリング領域のＸＣ−ＸＣ線に沿う断面に対応する断面図（Ｃ）である。 実施の形態１における半導体装置の製造方法の第１３工程での素子形成領域の断面図（Ａ）と、図９のガードリング領域のＸＢ−ＸＢ線に沿う断面に対応する断面図（Ｂ）と、図９のガードリング領域のＸＣ−ＸＣ線に沿う断面に対応する断面図（Ｃ）である。 比較例における半導体装置のガードリングの構成を概略的に示す斜視図（Ａ）と平面図（Ｂ）である。 図２３（Ｂ）のＸＸＩＶＡ−ＸＸＩＶＡ線に沿う断面に対応した概略断面図（Ａ）と、図２３（Ｂ）のＸＸＩＶＢ−ＸＸＩＶＢ線に沿う断面に対応した概略断面図（Ｂ）と、図２３（Ｂ）のＸＸＩＶＡ−ＸＸＩＶＡ線に沿う断面に対応した断面構成と図２３（Ｂ）のＸＸＩＶＢ−ＸＸＩＶＢ線に沿う断面に対応した断面構成とのずれを説明するための概略図（Ｃ）である。 実施の形態１における半導体装置のガードリング領域内の変形例の構成を概略的に示す部分断面図である。 実施の形態２における半導体装置のガードリングの構成を概略的に示す平面図である。 図２６の領域Ｐ２の構成を拡大して示す概略平面図である。 図２６の領域Ｐ２の構成の第１変形例を拡大して示す概略平面図である。 図２６の領域Ｐ２の構成の第２変形例を拡大して示す概略平面図である。 図２６の領域Ｐ２の構成の第３変形例を拡大して示す概略平面図である。 図２６の領域Ｐ２の構成の第４変形例を拡大して示す概略平面図である。 図２６の領域Ｐ２の構成の第５変形例を拡大して示す概略平面図である。 図２６の領域Ｐ２の構成の第６変形例を拡大して示す概略平面図である。 図２６の領域Ｐ２の構成の第７変形例を拡大して示す概略平面図である。 図２６の領域Ｐ２の構成の第８変形例を拡大して示す概略平面図である。 図２６の領域Ｐ２の構成の第９変形例を拡大して示す概略平面図である。 図２６の領域Ｐ２の構成の第１０変形例を拡大して示す概略平面図である。 図２６の領域Ｐ２の構成の第１１変形例を拡大して示す概略平面図である。 図２６の領域Ｐ２の構成の第１２変形例を拡大して示す概略平面図である。 図２６の領域Ｐ２の構成の第１３変形例を拡大して示す概略平面図である。 図２６の領域Ｐ２の構成の第１４変形例を拡大して示す概略平面図である。 図２６の領域Ｐ２の構成の第１５変形例を拡大して示す概略平面図である。 図２６の領域Ｐ２の構成の第１６変形例を拡大して示す概略平面図である。 図２６の領域Ｐ２の構成の第１７変形例を拡大して示す概略平面図である。 実施の形態２における半導体装置のガードリングの構成の第１８変形例を概略的に示す平面図である。 図４５の領域Ｐ３の構成を拡大して示す概略平面図である。
以下、本実施の形態について図に基づいて説明する。
（実施の形態１）
まず本実施の形態の半導体装置の平面構成について図１を用いて説明する。
図１を参照して、本実施の形態の半導体装置は、たとえばＣＭＯＳセンサの半導体チップもしくは半導体ウエハであるが、これに限定されるものではない。以下においては、本実施の形態の半導体装置がＣＭＯＳセンサの半導体チップである場合を例に挙げて説明する。
本実施の形態のＣＭＯＳセンサの半導体チップＳＣは、平面視において（半導体基板の主表面に対して直交方向からみて）、素子形成領域と、ガードリング領域と、スクライブ領域とを有している。ガードリング領域は、素子形成領域の外周（周囲）を取り囲むように形成されている。スクライブ領域は、そのガードリング領域のさらに外周（周囲）を取り囲むように形成されている。
なおスクライブ領域は半導体ウエハから半導体チップを切り出す際にスクライブするための領域である。このため、スクライブの仕方によってはガードリング領域の外周に残らない場合もある。
上記の素子形成領域はたとえば矩形の平面形状を有している。この素子形成領域には、画素領域ＰＸと、ゲイン可変アンプＰＧＡと、アナログ−デジタル変換回路ＡＤＣと、タイミング発生回路ＴＧと、画素ドライバＶＳＣＡＮと、同期信号付加回路ＢＲＩＤＧＥと、出力ドライバＬＶＤＳとが主に形成されている。
またガードリング領域にはガードリングＧＲが形成されている。このガードリングＧＲは、ガードリング領域内で、矩形の平面形状を有する素子形成領域の外周を取り囲むように延在している。これによりガードリングＧＲは、素子形成領域の内周側の素子形成領域内に外周側から水分（湿気）が侵入することを防止する役割をなしている。
上記の半導体チップＳＣは、分割露光により形成された半導体装置である。具体的には、たとえば１点鎖線ＭＡで囲まれた領域のパターンが第１のフォトマスクを用いた露光により形成され、かつ１点鎖線ＭＢで囲まれた領域のパターンが第１のフォトマスクとは異なる第２のフォトマスクを用いた露光により形成されている。
次に、上記の半導体チップの断面構成について図２〜図４を用いて説明する。
図２を参照して、たとえばシリコンよりなる半導体基板ＳＢの表面には、たとえばＳＴＩ（Shallow Trench Isolation）またはＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜よりなる素子分離構造ＩＲが形成されている。この素子分離構造ＩＲにより電気的に分離された半導体基板ＳＢの表面であって、素子形成領域内には、たとえばＭＯＳ（Metal Oxide Semiconductor）トランジスタＴＲＡなどの素子が形成されている。このＭＯＳトランジスタＴＲＡなどにより、上記の素子形成領域に形成された各素子が構成されている。
この半導体基板ＳＢの表面上には多層の導電層ＣＬの各々と多層の層間絶縁膜ＩＩの各々とが交互に積層されている。この多層の導電層ＣＬの各々は、たとえばＣｕ（銅）を含む材質よりなっており、ダマシン構造を有している。また多層の層間絶縁膜ＩＩの各々は、たとえばシリコン酸化膜、低誘電率（Low-k）材料などよりなっている。
素子形成領域内には導電層ＣＬにより構成された各種の素子や、多層配線構造ＩＮＬなどが形成されている。またガードリング領域内には多層の導電層ＣＬによりガードリングＧＲの一部が構成されている。このガードリングＧＲを構成する多層の導電層ＣＬの各々は、平面視において素子形成領域の全周を取り囲むように形成されている。なお多層の層間絶縁膜ＩＩの各々の表面は平坦化処理されており、比較的平坦な表面となっている。
多層の層間絶縁膜ＩＩのうち最上層の層間絶縁膜ＩＩ上には、たとえばＡｌ（アルミニウム）またはＣｕを含む材質よりなる最上層導電層ＴＣＬが形成されている。この最上層導電層ＴＣＬは、パッド用最上層導電層ＴＣＬと、ガードリング用最上層導電層ＴＣＬとを有している。
パッド用最上層導電層ＴＣＬは、素子形成領域内に形成され、かつパッド電極として機能する部分（パッド部）を有している。またガードリング用最上層導電層ＴＣＬは、ガードリング領域内に形成され、かつガードリングＧＲの一部を構成している。パッド用最上層導電層ＴＣＬとガードリング用最上層導電層ＴＣＬとは、互いに同一の層から分離して形成された層である。
ガードリングＧＲは、多層の導電層ＣＬとガードリング用最上層導電層ＴＣＬとにより構成されている。このガードリングＧＲは、主に素子形成領域内への水分（湿気）の侵入を防止するためのものであるため、半導体基板ＳＢの表面から最上層の層間絶縁膜ＩＩ上にまで延びていることが好ましい。多層の導電層ＣＬとガードリング用最上層導電層ＴＣＬとの各々は、図１に示すように平面視において素子形成領域の全周を取り囲むように形成されている。
図２を参照して、パッド用最上層導電層ＴＣＬおよびガードリング用最上層導電層ＴＣＬを覆うように、最上層の層間絶縁膜ＩＩ上にパッシベーション膜ＰＡＬが形成されている。このパッシベーション膜ＰＡＬは、素子形成領域、ガードリング領域およびスクライブ領域の各々に形成されている。パッシベーション膜ＰＡＬは、耐湿性を有する材質よりなっており、たとえば窒素を含む絶縁膜単体もしくは窒素を含む絶縁膜を含む積層膜よりなっている。パッシベーション膜ＰＡＬは、具体的には、ｐ−ＳｉＮ（プラズマシリコン窒化膜）、ｐ−ＳｉＯＮ（プラズマシリコン酸窒化膜）、ｐ−ＳｉＮ／ｐ−ＳｉＯ2（プラズマシリコン窒化膜／プラズマシリコン酸化膜）、ｐ−ＳｉＯＮ／ｐ−ＳｉＯ2（プラズマシリコン酸窒化膜／プラズマシリコン酸化膜）などよりなっている。
素子形成領域内において、パッド用最上層導電層ＴＣＬ上のパッシベーション膜ＰＡＬにはパッド用最上層導電層ＴＣＬの表面に達する開口部ＯＰ１が形成されている。この開口部ＯＰ１によりパッド用最上層導電層ＴＣＬの表面の一部がパッシベーション膜ＰＡＬから露出している。
ガードリング領域の最外周側には、シランスリットＳＳが形成されている。このシランスリットＳＳは、パッシベーション膜ＰＡＬを貫通して最上層の層間絶縁膜ＩＩに達する溝よりなっている。シランスリットＳＳは、ガードリングＧＲの全周を取り囲むように形成されている。シランスリットＳＳは、半導体ウエハをダイシングにより半導体チップに分離する際に、パッシベーション膜ＰＡＬ内を伝搬するクラックがガードリングＧＲ内および素子形成領域内に延びることを防止するためのものである。
パッシベーション膜ＰＡＬ上に第１の感光性有機絶縁膜ＰＯ１が形成されている。この第１の感光性有機絶縁膜ＰＯ１は、たとえばポリイミドよりなっている。この第１の感光性有機絶縁膜ＰＯ１にはパッド用最上層導電層ＴＣＬの表面に達する開口部ＯＰ２が形成されている。この開口部ＯＰ２は、開口部ＯＰ１の内部を通るように形成されている。開口部ＯＰ２によりパッド用最上層導電層ＴＣＬの表面の一部が第１の感光性有機絶縁膜ＰＯ１から露出している。
第１の感光性有機絶縁膜ＰＯ１上には再配線層ＲＩＬが形成されている。この再配線層ＲＩＬは、開口部ＯＰ２を通じてパッド用最上層導電層ＴＣＬのパッド部に接続されている。再配線層ＲＩＬは、パッド用最上層導電層ＴＣＬのパッド部の真上領域からその真上領域以外の他の領域に延びるように形成されている。
この再配線層ＲＩＬは、第１の感光性有機絶縁膜ＰＯ１の表面に接して形成されたバリアメタル層ＢＭと、バリアメタル層ＢＭ上に形成された導電層ＤＣＬとを有している。バリアメタル層ＢＭは、たとえばＣｒ（クロム）、Ｔｉ（チタン）、ＴｉＮ（チタンナイトライド）、Ｔａ（タンタル）、Ｗ（タングステン）、Ｍｏ（モリブデン）などの１種、またはこれらの任意の組合せを含む材質からなっている。また導電層ＤＣＬは、たとえばＣｕを含む材質よりなっている。
再配線層ＲＩＬを覆うように第１の感光性有機絶縁膜ＰＯ１上に第２の感光性有機絶縁膜ＰＯ２が形成されている。この第２の感光性有機絶縁膜ＰＯ２は、たとえばポリイミドよりなっている。この第２の感光性有機絶縁膜ＰＯ２には再配線層ＲＩＬの表面に達する開口部ＯＰ３が形成されている。この開口部ＯＰ３により再配線層ＲＩＬの表面の一部が第２の感光性有機絶縁膜ＰＯ２から露出している。
第２の感光性有機絶縁膜ＰＯ２上には、開口部ＯＰ３を通じて再配線層ＲＩＬと接続するようにバンプ電極ＢＰが形成されている。バンプ電極ＢＰは、再配線層ＲＩＬを通じてパッド用最上層導電層ＴＣＬに電気的に接続されている。バンプ電極ＢＰは、パッド用最上層導電層ＴＣＬのパッド部の真上領域以外の他の領域の真上に位置している。バンプ電極ＢＰは、たとえばＳｎ（錫）−ｘＡｇ（銀）−０．５Ｃｕの合金組成を有している。
次に、上記の素子形成領域における多層配線構造ＩＮＬの構成について図３を用いて、またガードリング領域におけるガードリングＧＲの構成について図４を用いて説明する。
図３を参照して、素子形成領域においては、導電層ＣＬ１〜ＣＬ７により多層配線構造が構成されている。この多層配線構造は、半導体基板ＳＢに形成された素子同士を電気的に接続するとともに、その素子をバンプ電極ＢＰ（図２）を通じて外部と電気的に接続するためのものである。
半導体基板に形成された素子としてのＭＯＳトランジスタＴＲＡは、１対のソース／ドレイン領域ＳＤと、ゲート電極ＧＥとを有している。１対のソース／ドレイン領域ＳＤは、半導体基板ＳＢの表面に互いに間隔をあけて形成されている。ゲート電極ＧＥは、１対のソース／ドレイン領域ＳＤに挟まれる半導体基板ＳＢの表面上にゲート絶縁層ＧＩを介在して形成されている。
このＭＯＳトランジスタＴＲＡなどを覆うように半導体基板ＳＢの表面上に、エッチングストッパ用絶縁膜ＥＳおよび層間絶縁膜ＩＩ１が積層されている。これらの絶縁膜ＥＳ、ＩＩ１には、コンタクトホールＣＨおよび配線溝ＩＴが形成されている。コンタクトホールＣＨはゲート電極ＧＥや不純物領域などに達するように形成されている。配線溝ＩＴは、コンタクトホールＣＨ上にてコンタクトホールＣＨに連通するように形成されている。
コンタクトホールＣＨ内にはプラグ導電層ＰＬが埋め込まれており、配線溝ＩＴ内には配線用導電層ＩＬが形成されている。
層間絶縁膜ＩＩ１上には、絶縁膜ＢＬ１および層間絶縁膜ＩＩ２が積層されている。これらの絶縁膜ＢＬ１、ＩＩ２には、ビアホールＶＨ１および配線溝ＩＴ１が形成されている。ビアホールＶＨ１は配線用導電層ＩＬに達するように形成されている。配線溝ＩＴ１は、ビアホールＶＨ１上にてビアホールＶＨ１に連通するように形成されている。
ビアホールＶＨ１および配線溝ＩＴ内には配線用導電層ＣＬ１が形成されている。この配線用導電層ＣＬ１は、ビアホールＶＨ１内に形成された部分ＰＬ１と、配線溝ＩＴ１内に形成された部分ＩＬ１とを有している。
絶縁膜ＢＬ１、ＩＩ２、ビアホールＶＨ１、配線溝ＩＴ１、配線用導電層ＣＬ１（ＰＬ１、ＩＬ１）と同様にして、絶縁膜ＢＬ２〜ＢＬ７、ＩＩ３〜ＩＩ８、ビアホールＶＨ２〜ＶＨ７、配線溝ＩＴ２〜ＩＴ７、配線用導電層ＣＬ２〜ＣＬ７（ＰＬ２〜ＰＬ７、ＩＬ２〜ＩＬ７）が形成されている。これにより上記の多層配線構造が構成されている。
上記の層間絶縁膜ＩＩ８上には、絶縁膜ＢＬ８および層間絶縁膜ＩＩ９が積層されている。これらの絶縁膜ＢＬ８、ＩＩ９には、ビアホールＶＨ８が形成されており、このビアホールＶＨ８内にはプラグ導電層ＰＬが形成されている。層間絶縁膜ＩＩ９上に形成された最上層導電層ＴＣＬはこのプラグ導電層ＰＬを介在して配線用導電層ＣＬ７に電気的に接続されている。
図４を参照して、ガードリング領域においては、ガードリング用導電層ＧＲＰ１〜ＧＲＰ８が互いに積層して形成されている。なお図４においては１列のガードリング用導電層ＧＲＰ１〜ＧＲＰ８のみが示されているが、図２に示すように複数列（たとえば３列）のガードリング用導電層が形成されていてもよい。
半導体基板ＳＢの表面上に、エッチングストッパ用絶縁膜ＥＳおよび層間絶縁膜ＩＩ１が積層されている。これらの絶縁膜ＥＳ、ＩＩ１には、ガードリング用孔ＧＨ１が形成されている。このガードリング用孔ＧＨ１は、平面視において素子形成領域の全周を取り囲むように形成されており、第１の孔部分ＦＨ１と、第２の孔部分ＳＨ１とを有している。第１の孔部分ＦＨ１は半導体基板ＳＢの表面に達するように形成されている。第２の孔部分ＳＨ１は、第１の孔部分ＦＨ１に連通するように第１の孔部分ＦＨ１上に位置し、かつ第１の孔部分ＦＨ１の幅よりも大きな幅を有している。
第１の孔部分ＦＨ１内にはガードリング用導電層ＧＲＰ１の第１の部分ＦＰ１が形成されており、第２の孔部分ＳＨ１内にはガードリング用導電層ＧＲＰ１の第２の部分ＳＰ１が形成されている。
層間絶縁膜ＩＩ１上には、絶縁膜ＢＬ１および層間絶縁膜ＩＩ２が積層されている。これらの絶縁膜ＢＬ１、ＩＩ２には、、ガードリング用孔ＧＨ２が形成されている。このガードリング用孔ＧＨ２は、平面視において素子形成領域の全周を取り囲むように形成されており、第１の孔部分ＦＨ２と第２の孔部分ＳＨ２とを有している。第１の孔部分ＦＨ２はガードリング用導電層ＧＲＰ１の表面に達するように形成されている。第２の孔部分ＳＨ２は、第１の孔部分ＦＨ２に連通するように第１の孔部分ＦＨ２上に位置し、かつ第１の孔部分ＦＨ２の幅Ｄ１Ａよりも大きな幅を有している。
第１の孔部分ＦＨ２内にはガードリング用導電層ＧＲＰ２の第１の部分ＦＰ２が形成されており、第２の孔部分ＳＨ２内にはガードリング用導電層ＧＲＰ２の第２の部分ＳＰ２が形成されている。これによりガードリング用導電層ＧＲＰ２はガードリング用導電層ＧＲＰ１に接続されている。
絶縁膜ＢＬ１、ＩＩ２、ガードリング用孔ＧＨ２（ＦＨ２、ＳＨ２）、ガードリング用導電層ＧＲＰ２（ＦＰ２、ＳＰ２）と同様にして、絶縁膜ＢＬ２〜ＢＬ７、ＩＩ３〜ＩＩ８、ガードリング用孔ＧＨ３〜ＧＨ８（ＦＨ３〜ＦＨ８、ＳＨ３〜ＳＨ８）、ガードリング用導電層ＧＲＰ３〜ＧＲＰ８（ＦＰ３〜ＦＰ８、ＳＰ３〜ＳＰ８）が形成されている。互いに上下方向に積層された複数のガードリング用導電層ＧＲＰ３〜ＧＲＰ１によりガードリング積層体が構成されている。
上記の層間絶縁膜ＩＩ８上には、絶縁膜ＢＬ８および層間絶縁膜ＩＩ９が積層されている。これらの絶縁膜ＢＬ８、ＩＩ９には、ガードリング用孔ＧＨ９が形成されており、このガードリング用孔ＧＨ９内にはプラグ導電層ＰＬが形成されている。層間絶縁膜ＩＩ９上に形成された最上層導電層ＴＣＬはこのプラグ導電層ＰＬを介在してガードリング用導電層ＧＲＰ８に電気的に接続されている。
このようにして複数のガードリング用導電層ＧＲＰ１〜ＧＲＰ８および最上層導電層ＴＣＬを含むガードリングＧＲが構成されている。
図３および図４を参照して、素子形成領域（図３）とガードリング領域（図４）とで同じ符号を付された層間絶縁膜ＩＩ１〜ＩＩ９同士は同じ層からなっている。また素子形成領域（図３）とガードリング領域（図４）とで同じ符号を付された絶縁膜ＥＳ、ＢＬ１〜ＢＬ８同士は同じ層からなっている。また素子形成領域（図３）とガードリング領域（図４）とで同じ層間絶縁膜内に形成された配線用導電層とガードリング用導電層とは同じ導電層から互いに分離して形成されたものである。
本実施の形態においては、素子形成領域（図３）とガードリング領域（図４）とで同じ層間絶縁膜ＩＩ３〜ＩＩ６内に形成された配線用導電層ＣＬ２〜ＣＬ５とガードリング用導電層ＧＲＰ３〜ＧＲＰ６との比較において、ガードリング用導電層ＧＲＰ３〜ＧＲＰ６の幅の最小寸法Ｄ２Ａ〜Ｄ５Ａの各々は配線用導電層ＣＬ２〜ＣＬ５の幅の最小寸法Ｄ２Ｂ〜Ｄ５Ｂの各々よりも大きい。
ここでガードリング用導電層ＧＲＰ３〜ＧＲＰ６の幅とは、ガードリングＧＲが延在する方向に直交する断面における幅である。同様に、配線用導電層ＣＬ２〜ＣＬ５の幅とは、配線用導電層ＣＬ２〜ＣＬ５の各々が延在する方向に直交する断面における幅である。
具体的には、ガードリング用導電層ＧＲＰ３の幅の最小寸法Ｄ２Ａは配線用導電層ＣＬ２の幅の最小寸法Ｄ２Ｂよりも大きい。ガードリング用導電層ＧＲＰ４の幅の最小寸法Ｄ３Ａは配線用導電層ＣＬ３の幅の最小寸法Ｄ３Ｂよりも大きい。ガードリング用導電層ＧＲＰ５の幅の最小寸法Ｄ４Ａは配線用導電層ＣＬ４の幅の最小寸法Ｄ４Ｂよりも大きい。ガードリング用導電層ＧＲＰ６の幅の最小寸法Ｄ５Ａは配線用導電層ＣＬ５の幅の最小寸法Ｄ５Ｂよりも大きい。
より具体的には、配線用導電層ＣＬ２〜ＣＬ５の幅の最小寸法Ｄ２Ｂ〜Ｄ５Ｂの各々はたとえば９０ｎｍである。これに対して、ガードリング用導電層ＧＲＰ３の幅の最小寸法Ｄ２Ａはたとえば１１０ｎｍである。またガードリング用導電層ＧＲＰ４の幅の最小寸法Ｄ３Ａはたとえば１３０ｎｍである。またガードリング用導電層ＧＲＰ５の幅の最小寸法Ｄ４Ａはたとえば１５０ｎｍである。またガードリング用導電層ＧＲＰ６の幅の最小寸法Ｄ５Ａはたとえば１７０ｎｍである。
また本実施の形態においては、複数層のガードリング用導電層ＧＲＰ２〜ＧＲＰ６の各々の幅の最小寸法は、上層側のガードリング用導電層ほど大きくなっている。
具体的には、ガードリング用導電層ＧＲＰ３の幅の最小寸法Ｄ２Ａはガードリング用導電層ＧＲＰ２の幅の最小寸法Ｄ１Ａよりも大きい。またガードリング用導電層ＧＲＰ４の幅の最小寸法Ｄ３Ａはガードリング用導電層ＧＲＰ３の幅の最小寸法Ｄ２Ａよりも大きい。またガードリング用導電層ＧＲＰ５の幅の最小寸法Ｄ４Ａはガードリング用導電層ＧＲＰ４の幅の最小寸法Ｄ３Ａよりも大きい。またガードリング用導電層ＧＲＰ６の幅の最小寸法Ｄ５Ａはガードリング用導電層ＧＲＰ５の幅の最小寸法Ｄ４Ａよりも大きい。
より具体的には、ガードリング用導電層ＧＲＰ２、ＧＲＰ３、ＧＲＰ４、ＧＲＰ５、ＧＲＰ６の幅の最小寸法Ｄ１Ａ、Ｄ２Ａ、Ｄ３Ａ、Ｄ４Ａ、Ｄ５Ａのそれぞれは、たとえば９０ｎｍ、１１０ｎｍ、１３０ｎｍ、１５０ｎｍ、１７０ｎｍである。なおガードリング用導電層ＧＲＰ３〜ＧＲＰ６の各々の幅の最小寸法Ｄ１Ａ〜Ｄ５Ａは１００ｎｍ〜１０００ｎｍの範囲内であればよい。
なお複数のガードリング用導電層ＧＲＰ２〜ＧＲＰ６の各々の幅は互いに同じであってもよい。
またガードリング用導電層ＧＲＰ２〜ＧＲＰ６の第１の孔部分ＦＨ２〜ＦＨ６内を埋め込む第１の部分ＦＰ２〜ＦＰ６の各々は、図７にて第１の部分ＦＰ６を例に挙げて示すように通常、断面形状において下側ほど寸法が小さくなるテーパー形状を有している。この場合、上記においてガードリング用導電層ＧＲＰ２〜ＧＲＰ６の幅の最小寸法Ｄ１Ａ〜Ｄ５Ａは第１の部分ＦＰ２〜ＦＰ６の最下端の幅となる。
また本実施の形態においては、複数層のガードリング用導電層ＧＲＰ２〜ＧＲＰ６の各々の幅の最小寸法Ｄ１Ａ〜Ｄ５Ａは、各ガードリング用導電層ＧＲＰ２〜ＧＲＰ６の形成の際のフォトマスクの重ね合わせずれ量よりも大きい。
具体的には、複数層のガードリング用導電層ＧＲＰ２〜ＧＲＰ６の各々の幅の最小寸法Ｄ１Ａ〜Ｄ５Ａは、各ガードリング用導電層ＧＲＰ２〜ＧＲＰ６の形成の際のフォトマスクの重ね合わせずれ量の１．２倍以上１０倍以下であることが好ましい。
より具体的には、ガードリング用導電層ＧＲＰ３のフォトマスクの重ね合わせずれ量がたとえば１００ｎｍであり、ガードリング用導電層ＧＲＰ３の幅の最小寸法Ｄ２Ａはたとえば１１０ｎｍである。またガードリング用導電層ＧＲＰ４のフォトマスクの重ね合わせずれ量がたとえば１２０ｎｍであり、ガードリング用導電層ＧＲＰ４の幅の最小寸法Ｄ３Ａはたとえば１３０ｎｍである。またガードリング用導電層ＧＲＰ５のフォトマスクの重ね合わせずれ量がたとえば１４０ｎｍであり、ガードリング用導電層ＧＲＰ５の幅の最小寸法Ｄ４Ａはたとえば１５０ｎｍである。またガードリング用導電層ＧＲＰ６のフォトマスクの重ね合わせずれ量がたとえば１６０ｎｍであり、ガードリング用導電層ＧＲＰ６の幅の最小寸法Ｄ５Ａはたとえば１７０ｎｍである。なおフォトマスクの重ね合わせずれ量は通常、上層側ほど大きくなる。
図５を参照して、本実施の形態において各ガードリング用導電層ＧＲＰ（ＧＲＰ２〜ＧＲＰ６）は、分割露光により形成される。このため第１のフォトマスクを用いた露光により形成されるガードリング用導電層ＧＲＰの第１のパターン部分ＧＲＬ（図中左側の部分）と、第２のフォトマスクを用いた露光により形成されるガードリング用導電層ＧＲＰの第２のパターン部分ＧＲＲ（図中右側の部分）との間で位置ずれが生じる場合がある。
上記の位置ずれが生じた場合でも、本実施の形態によれば第１のパターン部分ＧＲＬと第２のパターン部分ＧＲＲとの接続は維持される。ただし、第１のパターン部分ＧＲＬと第２のパターン部分ＧＲＲとの境界部（領域Ｒ）に段差ＳＴが生じる場合がある。この段差ＳＴの存在により、本実施の形態の半導体装置が分割露光により形成されていることを認識することができる。
図６（Ａ）に示すように、フォトマスクの重ね合わせずれにより、第１のパターン部分ＧＲＬにおいては、互いに積層して形成されるガードリング用導電層ＧＲＰ１〜ＧＲＰ６の各々は互いにずれて（図中左右方向にずれて）形成される。また図６（Ｂ）に示すように、第１のパターン部分ＧＲＲにおいても、フォトマスクの重ね合わせずれにより、互いに積層して形成されるガードリング用導電層ＧＲＰ１〜ＧＲＰ６の各々は互いにずれて（図中左右方向にずれて）形成される。
しかし本実施の形態においては、上記のようにガードリング用導電層ＧＲＰ１〜ＧＲＰ６の幅が構成されているため、図６（Ｃ）に示すように、第１のパターン部分ＧＲＬにおけるガードリング導電層ＧＰＲ１〜ＧＰＲ６の各々と、第２のパターン部分ＧＲＲにおけるガードリング導電層ＧＰＲ１〜ＧＰＲ６の各々とは互いに接続されており、双方の間に隙間は生じていない。
次に、分割露光について図８および図９を用いて説明する。
図８を参照して、分割露光においては、まず第１のフォトマスクを用いて１つの半導体チップ領域ＣＨＲの一部の領域ＥＸ１（図８中１点鎖線で囲んだ領域）のみが露光される。
図９を参照して、この後、第２のフォトマスクを用いて１つの半導体チップ領域ＣＨＲの残りの領域ＥＸ２（図９中２点鎖線で囲んだ領域）が露光される。この複数回の露光により１つの半導体チップ領域ＣＨＲの全体が露光され、露光領域ＥＸ１の露光パターンと露光領域ＥＸ２の露光パターンとが互いに繋がる。
この後、上記の露光を施されたフォトレジスト（図示せず）が現像されることによりレジストパターンが形成される。なお上記においてはたとえば２回の露光により１つの半導体チップ領域ＣＨＲの全体が露光される場合について説明したが、３回以上の露光により１つの半導体チップ領域ＣＨＲの全体が露光されてもよい。
次に、上記の分割露光を用いて層間絶縁膜ＩＩ２内に配線用導電層ＣＬ１とガードリング用導電層ＧＲＰ２とを形成する方法について図１０〜図２２を用いて説明する。
図１０（Ａ）〜図２２（Ａ）は図８および図９に示す第１のフォトマスクによって露光される素子形成領域内の一部の断面を示している。また図１０（Ｂ）〜図２２（Ｂ）は図８および図９に示す第１のフォトマスクによって露光されるガードリング領域内のＸＢ−ＸＢ線に沿う部分の断面に対応する断面を示している。また図１０（Ｃ）〜図２２（Ｃ）は図９に示す第２のフォトマスクによって露光されるガードリング領域内のＸＣ−ＸＣ線に沿う部分の断面に対応する断面を示している。
図１０（Ａ）〜（Ｃ）を参照して、まず層間絶縁膜ＩＩ１上に、たとえばＳｉＣＯまたはＳｉＣＮよりなる絶縁膜ＢＬ１と、たとえばLow-k膜よりなる層間絶縁膜ＩＩ２とが順に積層して形成される。この後、層間絶縁膜ＩＩ２上にシリコン酸化膜ＯＸが形成され、そのシリコン酸化膜ＯＸ上にフォトレジストＰＲ１が塗布される。このフォトレジストＰＲ１に、図８に示す第１のフォトマスクを用いた分割露光が行われる。これにより図１０（Ａ）、（Ｂ）のフォトレジストＰＲ１中に示した破線を境として露光された領域と露光されない領域とが生じる。一方、図１０（Ｃ）に示すフォトレジストＰＲ１は第１のフォトマスクを用いた露光を施されない。
図１１（Ａ）〜（Ｃ）を参照して、フォトレジストＰＲ１に、図９に示す第２のフォトマスクを用いた分割露光が行われる。これにより図１１（Ｃ）のフォトレジストＰＲ１中に示した破線を境として露光された領域と露光されない領域とが生じる。この後、フォトレジストＰＲ１が現像される。
図１２（Ａ）〜（Ｃ）を参照して、上記の現像によりフォトレジストＰＲ１はパターニングされてレジストパターンＰＲ１が形成される。このレジストパターンＰＲ１をマスクとして下側のシリコン酸化膜ＯＸと層間絶縁膜ＩＩ２とに異方性エッチングが施される。
図１３（Ａ）〜（Ｃ）を参照して、上記のエッチングによりシリコン酸化膜ＯＸと層間絶縁膜ＩＩ２とが選択的に除去されて、絶縁膜ＢＬ１に達する孔ＶＨ１、ＦＨ２が形成される。この際、孔ＦＨ２は、その幅が孔ＶＨ１の幅よりも大きくなるように形成される。この後、レジストパターンＰＲ１がたとえばアッシングなどにより除去される。
図１４（Ａ）〜（Ｃ）を参照して、上記のレジストパターンＰＲ１の除去によりシリコン酸化膜ＯＸの表面が露出する。
図１５（Ａ）〜（Ｃ）を参照して、孔ＶＨ１、ＦＨ２の各々がフォトレジストＰＲ２で埋め込まれる。この後、シリコン酸化膜ＯＸ上にフォトレジストＰＲ３が塗布される。このフォトレジストＰＲ３に、図８に示す第１のフォトマスクを用いた分割露光が行われる。これにより図１５（Ａ）、（Ｂ）のフォトレジストＰＲ３中に示した破線を境として露光された領域と露光されない領域とが生じる。一方、図１５（Ｃ）に示すフォトレジストＰＲ３は第１のフォトマスクを用いた露光を施されない。
図１６（Ａ）〜（Ｃ）を参照して、フォトレジストＰＲ３に、図９に示す第２のフォトマスクを用いた分割露光が行われる。これにより図１６（Ｃ）のフォトレジストＰＲ３中に示した破線を境として露光された領域と露光されない領域とが生じる。この後、フォトレジストＰＲ３が現像される。
なお図１５および図１６の工程で用いる第１および第２のフォトマスクは図１０および図１１の工程で用いる第１および第２のフォトマスクとは異なるパターンを有している。
図１７（Ａ）〜（Ｃ）を参照して、上記の現像によりフォトレジストＰＲ３はパターニングされてレジストパターンＰＲ３が形成される。このレジストパターンＰＲ３をマスクとして下側のシリコン酸化膜ＯＸおよび層間絶縁膜ＩＩ２に異方性エッチングが施される。
図１８（Ａ）〜（Ｃ）を参照して、上記のエッチングにより、層間絶縁膜ＩＩ２に溝ＩＴ１、ＳＨ２が形成される。この後、たとえばアッシングなどによりレジストパターンＰＲ２、ＰＲ３が除去される。
図１９（Ａ）〜（Ｃ）を参照して、上記のアッシングによりシリコン酸化膜ＯＸの表面が露出するとともに、孔ＶＨ１、ＦＨ２の各々から絶縁膜ＢＬ１が露出する。
図２０（Ａ）〜（Ｃ）を参照して、シリコン酸化膜ＯＸおよび層間絶縁膜ＩＩ２をマスクとして、孔ＶＨ１、ＦＨ２の各々から露出した絶縁膜ＢＬ１に異方性エッチングが施される。これにより絶縁膜ＢＬ１が選択的に除去されて、配線用導電層ＩＬの表面の一部とガードリング用導電層ＧＲＰ１の第２の部分ＳＰ１の表面の一部とが露出する。また溝ＩＴ１、ＳＨ２が深く形成されて、配線溝ＩＴ１と、ガードリング用孔ＧＨ２の第２の孔部分ＳＨ２とが形成される。この第１の孔部分ＦＨ２と第２の孔部分ＳＨ２とによりガードリング用孔ＧＨ２が構成される。
図２１（Ａ）〜（Ｃ）を参照して、ビアホールＶＨ１および配線溝ＩＴ１と、ガードリング用孔ＧＨ２とを埋め込むようにシリコン酸化膜ＯＸ上に導電層ＣＤＬが形成される。この導電層ＣＤＬの上面に、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）が施される。この化学機械研磨は、層間絶縁膜ＩＩ２の表面が露出するまで行われる。
図２２（Ａ）〜（Ｃ）を参照して、上記の化学機械研磨によりビアホールＶＨ１および配線溝ＩＴ１内に埋め込まれた配線用導電層ＣＬ１と、ガードリング用孔ＧＨ２内に埋め込まれたガードリング用導電層ＧＲＰ２とが形成される。
この後、図１０〜図２２の工程と同様の工程を繰り返すことにより、図３に示す多層配線構造と、図４に示すガードリングＧＲとが形成される。
次に、本実施の形態の作用効果について図２３および図２４に示す比較例と対比して説明する。
図３および図４を参照して、ガードリング用導電層ＧＲＰ２〜ＧＲＰ６の各々の幅の最小寸法Ｄ１Ａ〜Ｄ５Ａと配線用導電層ＣＬ２〜ＣＬ５の各々の幅の最小寸法Ｄ１Ｂ〜Ｄ５Ｂとを同じ寸法にしたものを比較例とする。つまりこの比較例においては、Ｄ１Ａ＝Ｄ２Ａ＝Ｄ３Ａ＝Ｄ４Ａ＝Ｄ５Ａ＝Ｄ１Ｂ＝Ｄ２Ｂ＝Ｄ３Ｂ＝Ｄ４Ｂ＝Ｄ５Ｂの関係が成り立っている。
通常、高集積化の観点から素子形成領域内においては各部の寸法を小さくする必要がある。このため上記の比較例においては、配線用導電層ＣＬ２〜ＣＬ５の各々の幅の最小寸法Ｄ１Ｂ〜Ｄ５Ｂが小さくなると、それに合わせてガードリング用導電層ＧＲＰ２〜ＧＲＰ６の各々の幅の最小寸法Ｄ１Ａ〜Ｄ５Ａも小さくなる。
一方、ガードリング用導電層を分割露光により形成する場合、第１のフォトマスクで形成される第１のパターン部分でフォトマスクの重ね合わせ誤差が生じ、また第２のフォトマスクで形成される第２のパターン部分でもフォトマスクの重ね合わせずれが生じる。この重ね合わせ誤差によって、図２３および図２４に示すようにガードリング用導電層の第１のパターン部分と第２のパターン部分とがつながらず、双方の間に隙間が生じる場合が生じ得る。このような隙間が生じると、図２３（Ａ）、（Ｂ）にて矢印で示す経路でその隙間を通じてガードリングの外周側から内周側の素子形成領域に水分（湿気）が侵入して素子の信頼性が低下する。
これに対して本実施の形態においては、ガードリング用導電層ＧＲＰ３〜ＧＲＰ６の幅の最小寸法Ｄ２Ａ〜Ｄ５Ａの各々は、そのガードリング用導電層と同じ層間絶縁膜内に形成された配線用導電層ＣＬ２〜ＣＬ５の幅の最小寸法Ｄ２Ｂ〜Ｄ５Ｂの各々よりも大きい。このため、分割露光におけるマスクの重ね合わせ誤差によって図５（Ａ）、（Ｂ）に示すようにガードリング用導電層ＧＲＰの第１のパターン部分ＧＲＬと第２のパターン部分ＧＲＲが互いにずれても、その第１のパターン部分ＧＲＬと第２のパターン部分ＧＲＲとが離れることを抑制することができる。つまり、第１のパターン部分ＧＲＬと第２のパターン部分ＧＲＲとの間に隙間が生じることが抑制される。よって、その隙間を通じてガードリングの外周側から内周側へ水分が侵入することが抑制され、素子の信頼性が向上する。
また本実施の形態においては、複数層のガードリング用導電層ＧＲＰ２〜ＧＲＰ６の各々の幅の最小寸法Ｄ１Ａ〜Ｄ５Ａは、各ガードリング用導電層ＧＲＰ２〜ＧＲＰ６の形成の際のフォトマスクの重ね合わせずれ量の１．２倍以上１０倍以下であることが好ましい。１．２倍以上とすることで、図５に示すようにガードリング用導電層ＧＲＰの第１のパターン部分ＧＲＬと第２のパターン部分ＧＲＲとの間に隙間が生じることを確実に防止することができる。また１０倍を超えると、図４に示すようにガードリング用孔ＧＨ３〜ＧＨ６の第１の部分ＦＨ３〜ＦＨ６の寸法Ｄ２Ａ〜Ｄ５Ａが大きくなりすぎて、その第１の部分ＦＨ３〜ＦＨ６を導電層で埋め込むことが難しくなる。
また通常、半導体装置の積層構造においては上層ほどフォトマスクの重ね合わせずれ量が大きくなる。このため、分割露光でガードリング用導電層を形成する場合、上層のガードリング用導電層ほど、分割露光で形成される第１のパターン部分と第２のパターン部分とのずれ量が大きくなり、双方のパターン部分の間に隙間が生じやすくなる。
これに対して本実施の形態においては、図４に示すように複数層のガードリング用導電層ＧＲＰ２〜ＧＲＰ６の各々の幅の最小寸法Ｄ１Ａ〜Ｄ５Ａは、上層側のガードリング用導電層ほど大きくなっている。このため、上記のように上層ほどマスクの重ね合わせずれが大きくなったとしても、その上層のガードリング用導電層において分割露光で形成される第１のパターン部分と第２のパターン部分との間に隙間が生じることを抑制することができる。
上記においては図４に示すようにガードリング用導電層ＧＲＰ２〜ＧＲＰ６の各々が第１の部分ＦＰ２〜ＦＰ６と第２の部分ＳＰ２〜ＳＰ６とを有し、その幅が層間絶縁膜ＩＩ２〜ＩＩ６の厚み方向に不連続に変化する（側壁に段差がある）場合について説明したが、この断面形状に限定されるものではない。図２５に示すようにガードリング用導電層ＧＲＰ２〜ＧＲＰ６の各々の側壁が直線状に延びることにより、ガードリング用導電層ＧＲＰ２〜ＧＲＰ６の各々の幅が層間絶縁膜ＩＩ２〜ＩＩ６の厚み方向に連続的に変化していてもよい。つまりガードリング用孔ＧＨ２〜ＧＨ６の各々の壁面は、層間絶縁膜ＩＩ２〜ＩＩ６の厚み方向に直線状に延びて層間絶縁膜ＩＩ２〜ＩＩ６を貫通していてもよい。
なお、これ以外の図２５の構成は、上述した図１〜図５の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
（実施の形態２）
ガードリング用導電層を分割露光で形成した場合の各露光で形成されるパターン間に隙間が生じることを抑制するために、ガードリング用導電層の平面形状が交差形状を有していてもよい。以下、交差形状を有するガードリング用導電層を実施の形態２として説明する。
図２６および図２７を参照して、本実施の形態のガードリング用導電層ＧＲＰ（たとえば図４に示すガードリング用導電層ＧＲＰ２〜ＧＲＰ６）は、分割露光により形成されている。このため、このガードリング用導電層ＧＲＰは、第１のフォトマスクを用いた露光により形成されるガードリング用導電層の第１のパターン部分ＧＲＬ（図中左側の部分）と、第２のフォトマスクを用いた露光により形成されるガードリング用導電層の第２のパターン部分ＧＲＲ（図中右側の部分）とを有している。
第１のパターン部分ＧＲＬは、枠部ＧＲＬ１と、折り曲げ部ＧＲＬ２とを有している。枠部ＧＲＬ１は、平面視において素子形成領域の周囲（矩形の素子形成領域のたとえば３辺の周囲）を取り囲んでいる。折り曲げ部ＧＲＬ２は、その枠部ＧＲＬ１の両端の各々に接続され、かつ枠部ＧＲＬ１に対して折り曲げられた部分である。折り曲げ部ＧＲＬ２は枠部ＧＲＬ１に対してたとえば直角に折り曲がるように接続されている。
第２のパターン部分ＧＲＲは、第１のパターン部分ＧＲＬと同様に、枠部ＧＲＲ１と、折り曲げ部ＧＲＲ２とを有している。枠部ＧＲＲ１は、平面視において素子形成領域の周囲（矩形の素子形成領域のたとえば３辺の周囲）を取り囲んでいる。折り曲げ部ＧＲＲ２は、その枠部ＧＲＲ１の両端の各々に接続され、かつ枠部ＧＲＲ１に対して折り曲げられた部分である。折り曲げ部ＧＲＲ２は枠部ＧＲＲ１に対してたとえば直角に折り曲がるように接続されている。また平面視における枠部ＧＲＬ１の幅ｗ１ａと折り曲げ部ＧＲＬ２の幅ｗ１ｂとはたとえば同じである。
上記の第１のパターン部分ＧＲＬの折り曲げ部ＧＲＬ２と第２のパターン部分ＧＲＲの枠部ＧＲＲ１とが交差形状を構成している。ここでの交差形状とは、折り曲げ部ＧＲＬ２と枠部ＧＲＲ１とが平面視において十字状（互いに直交して交差する形状）もしくはＸ字状（互いに斜めに交差する形状）を構成することを意味している。平面視における折り曲げ部ＧＲＬ２と枠部ＧＲＲ１との交差角度はたとえば９０°であるが、０°より大きく１８０°未満であればよい。また平面視における枠部ＧＲＲ１の幅ｗ２ａと折り曲げ部ＧＲＲ２の幅ｗ２ｂとはたとえば同じであるが、異なっていてもよい。
また第２のパターン部分ＧＲＲの折り曲げ部ＧＲＲ２と第１のパターン部分ＧＲＬの枠部ＧＲＬ１とが交差形状を構成している。折り曲げ部ＧＲＲ２と枠部ＧＲＬ１との交差形状の意味および交差角度は、折り曲げ部ＧＲＬ２と枠部ＧＲＲ１とのそれと同様である。
またガードリング用導電層ＧＲＰの断面形状が図４のガードリング用導電層ＧＲＰ２〜ＧＲＰ６に示すように幅の狭い第１の部分ＦＰ２〜ＦＰ６と幅の広い第２の部分ＳＰ２〜ＳＰ６とを有する場合、第１の部分ＦＰ２〜ＦＰ６および第２の部分ＳＰ２〜ＳＰ６の双方が枠部ＧＲＬ１、ＧＲＲ１と折り曲げ部ＧＲＬ２、ＧＲＲ２とを有している。
なお上記以外の本実施の形態の構成は、上述した実施の形態１の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明を繰り返さない。
また本実施の形態における交差形状と、実施の形態１に記載のガードリング用導電層の幅（素子形成領域内の配線用導電層の幅より大きい幅など）とが組み合わされてもよい。
本実施の形態においては、図２７に示すようにガードリング用導電層の第１のパターン部分ＧＲＬと第２のパターン部分ＧＲＲとが互いに交差する形状を有している。このため、分割露光して第１のパターン部分と第２のパターン部分との間に隙間が生じることを抑制することができる。
上記のように枠部ＧＲＬ１（またはＧＲＲ１）と折り曲げ部ＧＲＬ２（またはＧＲＲ２）とが互いに同じ幅を有し、かつ互いに直交する構成としては、たとえば図２８〜図３０に示すような形状が採用されてもよい。
また図３１〜図３４に示すように、枠部ＧＲＬ１（またはＧＲＲ１）と折り曲げ部ＧＲＬ２（またはＧＲＲ２）とが互いに同じ幅を有し、かつ互いに鋭角の角度θ１をなしていてもよい。
また図３５〜図３８に示すように、枠部ＧＲＬ１（またはＧＲＲ１）と折り曲げ部ＧＲＬ２（またはＧＲＲ２）とが互いに同じ幅を有し、かつ互いに鈍角の角度θ１をなしていてもよい。
また図３９〜図４２に示すように、枠部ＧＲＬ１（またはＧＲＲ１）と折り曲げ部ＧＲＬ２（またはＧＲＲ２）とが互いに異なる幅を有し、かつ互いに直交していてもよい。図３９〜図４２の構成においては、折り曲げ部ＧＲＬ２（またはＧＲＲ２）の幅（ｗ１ｂ（またはｗ２ｂ）：図３９）が枠部ＧＲＬ１（またはＧＲＲ１）の幅（ｗ１ａ（またはｗ２ａ）：図３９）よりも大きい場合を示している。しかし、折り曲げ部ＧＲＬ２（またはＧＲＲ２）の幅（ｗ１ｂ（またはｗ２ｂ））は枠部ＧＲＬ１（またはＧＲＲ１）の幅（ｗ１ａ（またはｗ２ａ））よりも小さくてもよい。
また図３１〜図４８の構成においても、枠部ＧＲＬ１（またはＧＲＲ１）と折り曲げ部ＧＲＬ２（またはＧＲＲ２）とが互いに異なる幅を有していてもよい。
またガードリング用導電層の第１のパターン部分ＧＲＬと第２のパターン部分ＧＲＲとが互いに交差する形状を有していれば、折り曲げ部ＧＲＬ２（またはＧＲＲ２）は図４３に示すようにジグザグ形状を有していてもよく、また図４４に示すような格子形状を有していてもよい。
また上記においてはガードリング用導電層の第１のパターン部分ＧＲＬと第２のパターン部分ＧＲＲとの双方が折り曲げ部ＧＲＬ２、ＧＲＲ２を有する場合について説明したが、図４５および図４６に示すように折り曲げ部を有していなくてもよい。
図４５および図４６を参照して、この構成においては、第１のパターン部分ＧＲＬは、素子形成領域の矩形の平面形状の一辺に沿う部分ＧＲＬａと、この部分ＧＲＬａの両端の各々に対して鈍角または鋭角の角度θ２をなして接続された２つの傾斜部ＧＲＬｂとを有している。また第２のパターン部分ＧＲＲは、素子形成領域の矩形の平面形状の一辺に沿う部分ＧＲＲａと、この部分ＧＲＲａの両端の各々に対して鈍角または鋭角の角度θ２をなして接続された２つの傾斜部ＧＲＲｂとを有している。そして第１のパターン部分ＧＲＬの傾斜部ＧＲＬｂと第２のパターン部分ＧＲＲの傾斜部ＧＲＲｂとが互いに交差している。
なお本実施の形態の半導体装置は、たとえば３５ｍｍフルサイズセンサであってもよい。また本実施の形態の半導体装置は、たとえば３５ｍｍフルサイズセンサの画素部分だけであってもよく、また３５ｍｍフルサイズセンサの制御回路部分だけであってもよい。画素部分だけの場合、その半導体チップには、たとえば画素ＰＸと、タイミング発生回路ＴＧと、画素ドライバＶＳＣＡＮと、ゲイン可変アンプＰＧＡとが含まれる。また制御回路部分だけの場合、その半導体チップには、たとえばアナログ−デジタル変換回路ＡＤＣと、同期信号付加回路ＢＲＩＤＧＥと、出力ドライバＬＶＤＳとが含まれる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＡＤＣ デジタル変換回路、ＢＬ１ 絶縁膜、ＢＭ バリアメタル層、ＢＰ バンプ電極、ＢＲＩＤＧＥ 同期信号付加回路、ＣＤＬ，ＣＬ，ＣＬ１〜ＣＬ７，ＤＣＬ 導電層、ＣＨ コンタクトホール、ＣＨＲ 半導体チップ領域、ＣＬ１〜ＣＬ７，ＩＬ 配線用導電層、ＥＳ エッチングストッパ用絶縁膜、ＥＸ１ 露光領域、ＦＨ１，ＦＨ２ 第１の孔部分、ＦＰ１〜ＦＰ６ 第１の部分、ＧＥ ゲート電極、ＧＨ１〜ＧＨ８ ガードリング用孔、ＧＩ ゲート絶縁層、ＧＲＰ１，ＧＲＰ２ ガードリング用導電層、ＧＲ ガードリング、ＧＲＬ 第１のパターン部分、ＧＲＬ１，ＧＲＲ１ 枠部、ＧＲＬａ，ＧＲＲａ，ＩＬ１，ＰＬ１ 部分、ＧＲＬｂ，ＧＲＲｂ 傾斜部、ＧＲＲ 第２のパターン部分、ＩＩ，ＩＩ１〜ＩＩ９ 層間絶縁膜、ＩＮＬ 多層配線構造、ＩＲ 素子分離構造、ＩＴ，ＩＴ１〜ＩＴ７ 配線溝、ＬＶＤＳ 出力ドライバ、ＯＰ１，ＯＰ２，ＯＰ３ 開口部、ＯＸ シリコン酸化膜、ＰＡＬ パッシベーション膜、ＰＧＡ ゲイン可変アンプ、ＰＬ プラグ導電層、ＰＯ１ 第１の感光性有機絶縁膜、ＰＯ２ 第２の感光性有機絶縁膜、ＰＲ１〜ＰＲ３ フォトレジスト、ＰＸ 画素（画素領域）、ＲＩＬ 再配線層、ＳＢ 半導体基板、ＳＤ ドレイン領域、ＳＣ 半導体チップ、ＳＨ１，ＳＨ２ 第２の孔部分、ＳＰ１〜ＳＰ６ 第２の部分、ＳＳ シランスリット、ＳＴ 段差、ＴＣＬ 最上層導電層、ＴＧ タイミング発生回路、ＴＲＡ トランジスタ、ＶＨ１ ビアホール、ＶＳＣＡＮ 画素ドライバ。

Claims (9)

  1. １つのチップ領域内に素子形成領域と、平面視において前記素子形成領域の周囲を取り囲むガードリング領域とを有し、かつ前記１つのチップ領域が分割露光により形成された半導体装置（ＳＣ）であって、
    前記素子形成領域に形成されたビアホール（ＶＨ２〜ＶＨ５）と前記ビアホール（ＶＨ２〜ＶＨ５）上にて前記ビアホール（ＶＨ２〜ＶＨ５）に連通する配線溝（ＩＴ２〜ＩＴ５）とを有し、かつ前記ガードリング領域において前記素子形成領域を取り囲むように延在するガードリング用孔（ＧＨ３〜ＧＨ６）を有する層間絶縁膜（ＩＩ３〜ＩＩ６）と、
    前記ビアホール（ＶＨ２〜ＶＨ５）および前記配線溝（ＩＴ２〜ＩＴ５）内に形成された部分を有する配線用導電層（ＣＬ２〜ＣＬ５）と、
    前記ガードリング用孔（ＧＨ３〜ＧＨ６）内に形成された部分を有するガードリング用導電層（ＧＲＰ３〜ＧＲＰ６）とを備え、
    前記ガードリング用導電層（ＧＲＰ３〜ＧＲＰ６）の幅の最小寸法（Ｄ２Ａ〜Ｄ５Ａ）は、前記ビアホール（ＶＨ２〜ＶＨ５）内における前記配線用導電層（ＣＬ２〜ＣＬ５）の幅の最小寸法（Ｄ２Ｂ〜Ｄ５Ｂ）よりも大きい、半導体装置。
  2. 前記ガードリング領域には、複数の前記ガードリング用導電層（ＧＲＰ３〜ＧＲＰ６）を上下に互いに積層した構成を有するガードリング積層体が形成されており、
    前記ガードリング積層体の複数の前記ガードリング用導電層（ＧＲＰ３〜ＧＲＰ６）の各々の幅の最小寸法（Ｄ１Ａ〜Ｄ５Ａ）は、上層側の前記ガードリング用導電層（ＧＲＰ３〜ＧＲＰ６）ほど大きくなっている、請求項１に記載の半導体装置。
  3. 前記ガードリング用孔（ＧＨ３〜ＧＨ６）は、第１の孔部（ＦＨ３〜ＦＨ６）と、第２の孔部（ＳＨ３〜ＳＨ６）とを有し、
    前記第２の孔部（ＳＨ３〜ＳＨ６）は、前記第１の孔部（ＦＨ３〜ＦＨ６）上にて前記第１の孔部（ＦＨ３〜ＦＨ６）に連通し、かつ前記第１の孔部（ＦＨ３〜ＦＨ６）の幅よりも大きな幅を有し、
    前記第１の孔部（ＦＨ３〜ＦＨ６）内における前記ガードリング用導電層（ＧＲＰ３〜ＧＲＰ６）の幅の最小寸法（Ｄ２Ａ〜Ｄ５Ａ）が、前記ビアホール（ＶＨ２〜ＶＨ５）内における前記配線用導電層（ＣＬ２〜ＣＬ５）の幅の最小寸法（Ｄ２Ｂ〜Ｄ５Ｂ）よりも大きい、請求項１に記載の半導体装置。
  4. 前記ガードリング用孔（ＧＨ３〜ＧＨ６）の壁面は、前記ガードリング用孔（ＧＨ３〜ＧＨ６）の延在方向に交差する断面において直線状に延びて前記層間絶縁膜（ＩＩ３〜ＩＩ６）を貫通している、請求項１に記載の半導体装置。
  5. 素子形成領域と、前記素子形成領域の周囲を取り囲むガードリング領域とを１つのチップ領域に有し、前記１つのチップ領域が分割露光により形成された半導体装置（ＳＣ）であって、
    前記ガードリング領域において前記素子形成領域を取り囲むように延在するガードリング用孔（ＧＨ３〜ＧＨ６）を有する層間絶縁膜（ＩＩ３〜ＩＩ６）と、
    前記ガードリング用孔（ＧＨ３〜ＧＨ６）内を埋め込むガードリング用導電層（ＧＲＰ，ＧＲＰ３〜ＧＲＰ６）とを備え、
    前記ガードリング用導電層（ＧＲＰ，ＧＲＰ３〜ＧＲＰ６）は、平面視において互いに異なる方向に延びる第１および第２の部分（ＧＲＬ１，ＧＲＬ２，ＧＲＲ１，ＧＲＲ２）を有し、前記第１および第２の部分（ＧＲＬ１，ＧＲＬ２，ＧＲＲ１，ＧＲＲ２）が互いに交差する形状を有している、半導体装置。
  6. 平面視における前記第１および第２の部分（ＧＲＬ１，ＧＲＬ２，ＧＲＲ１，ＧＲＲ２）の交差角度は０°より大きく１８０°未満である、請求項５に記載の半導体装置。
  7. 前記第１および第２の部分（ＧＲＬ１，ＧＲＬ２，ＧＲＲ１，ＧＲＲ２）の線幅（ｗ１ａ、ｗ１ｂ，ｗ２ａ，ｗ２ｂ）が同じであり、前記第１および第２の部分（ＧＲＬ１，ＧＲＬ２，ＧＲＲ１，ＧＲＲ２）が互いに直交している、請求項６に記載の半導体装置。
  8. 前記第１および第２の部分（ＧＲＬ１，ＧＲＬ２，ＧＲＲ１，ＧＲＲ２）の線幅（ｗ１ａ、ｗ１ｂ，ｗ２ａ，ｗ２ｂ）が互いに異なっており、前記第１および第２の部分（ＧＲＬ１，ＧＲＬ２，ＧＲＲ１，ＧＲＲ２）が互いに直交している、請求項６に記載の半導体装置。
  9. 前記第１および第２の部分（ＧＲＬ１，ＧＲＬ２，ＧＲＲ１，ＧＲＲ２）が互いに斜めに交差している、請求項６に記載の半導体装置。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6362482B2 (ja) * 2014-08-28 2018-07-25 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN104749846B (zh) * 2015-04-17 2017-06-30 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示面板
JP6745712B2 (ja) 2016-11-30 2020-08-26 日東電工株式会社 配線回路基板およびその製造方法
EP3355355B1 (en) * 2017-01-27 2019-03-13 Detection Technology Oy Asymmetrically positioned guard ring contacts
JP6982976B2 (ja) 2017-04-19 2021-12-17 キヤノン株式会社 半導体デバイスの製造方法および半導体デバイス
JP6991816B2 (ja) * 2017-09-29 2022-01-13 キヤノン株式会社 半導体装置および機器
KR102442096B1 (ko) * 2017-11-22 2022-09-07 삼성전자주식회사 반도체 장치
KR102497570B1 (ko) * 2018-01-18 2023-02-10 삼성전자주식회사 반도체 장치
JP6559841B1 (ja) 2018-06-01 2019-08-14 エイブリック株式会社 半導体装置
KR20210033581A (ko) * 2019-09-18 2021-03-29 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법
US11094650B1 (en) 2020-02-11 2021-08-17 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and method of making
WO2021177026A1 (ja) * 2020-03-05 2021-09-10 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及び電子機器
CN113053828B (zh) * 2021-03-12 2022-05-27 长鑫存储技术有限公司 密封环及其形成方法

Citations (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05136020A (ja) * 1991-11-11 1993-06-01 Fujitsu Ltd 半導体装置の露光方法
JPH06188313A (ja) * 1992-12-17 1994-07-08 Hitachi Ltd 高集積電子回路装置とその製造方法
JPH10335606A (ja) * 1997-06-04 1998-12-18 Matsushita Electron Corp 半導体装置とその製造方法
JP2003249640A (ja) * 2002-02-22 2003-09-05 Sony Corp 固体撮像素子の製造方法
JP2004153115A (ja) * 2002-10-31 2004-05-27 Canon Inc 半導体装置の製造方法
JP2004311930A (ja) * 2003-03-24 2004-11-04 Nec Electronics Corp 多層配線を含む半導体装置およびその製造方法
JP2005072214A (ja) * 2003-08-22 2005-03-17 Semiconductor Leading Edge Technologies Inc 荷電粒子線露光用マスク及び荷電粒子線露光方法
JP2005129717A (ja) * 2003-10-23 2005-05-19 Renesas Technology Corp 半導体装置
JP2005142262A (ja) * 2003-11-05 2005-06-02 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2005183600A (ja) * 2003-12-18 2005-07-07 Canon Inc 半導体装置、固体撮像装置、増幅型固体撮像装置、撮像システム、マスク装置、及び露光装置
JP2005209996A (ja) * 2004-01-26 2005-08-04 Semiconductor Leading Edge Technologies Inc ステンシルマスク及び半導体装置の製造方法
JP2005223707A (ja) * 2004-02-06 2005-08-18 Canon Inc 固体撮像装置
JP2006005011A (ja) * 2004-06-15 2006-01-05 Oki Electric Ind Co Ltd 半導体装置
US20080099884A1 (en) * 2006-10-31 2008-05-01 Masahio Inohara Staggered guard ring structure
JP2009284424A (ja) * 2008-05-26 2009-12-03 Sony Corp 撮像装置、撮像方法及びプログラム
JP2010205800A (ja) * 2009-02-27 2010-09-16 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
JP2012237933A (ja) * 2011-05-13 2012-12-06 Lapis Semiconductor Co Ltd フォトマスク、露光方法、及び半導体装置の製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100244259B1 (ko) * 1996-12-27 2000-03-02 김영환 반도체소자의 가드 링 형성방법
US6022791A (en) * 1997-10-15 2000-02-08 International Business Machines Corporation Chip crack stop
JP2002134506A (ja) * 2000-10-19 2002-05-10 Mitsubishi Electric Corp 半導体装置
JP2002353307A (ja) * 2001-05-25 2002-12-06 Toshiba Corp 半導体装置
US6472740B1 (en) * 2001-05-30 2002-10-29 International Business Machines Corporation Self-supporting air bridge interconnect structure for integrated circuits
JP3538170B2 (ja) * 2001-09-11 2004-06-14 松下電器産業株式会社 半導体装置及びその製造方法
JP4250006B2 (ja) * 2002-06-06 2009-04-08 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法
JP3779243B2 (ja) * 2002-07-31 2006-05-24 富士通株式会社 半導体装置及びその製造方法
US7087452B2 (en) * 2003-04-22 2006-08-08 Intel Corporation Edge arrangements for integrated circuit chips
CN1617312A (zh) 2003-11-10 2005-05-18 松下电器产业株式会社 半导体器件及其制造方法
JP2006310446A (ja) * 2005-04-27 2006-11-09 Canon Inc 半導体装置の製造方法、および露光装置
JP4699172B2 (ja) * 2005-10-25 2011-06-08 ルネサスエレクトロニクス株式会社 半導体装置
JP4768469B2 (ja) * 2006-02-21 2011-09-07 株式会社東芝 半導体装置の製造方法
JP5111980B2 (ja) * 2006-09-06 2013-01-09 株式会社東芝 半導体装置
JP5220361B2 (ja) * 2007-07-31 2013-06-26 ルネサスエレクトロニクス株式会社 半導体ウエハおよび半導体装置の製造方法
JP5792431B2 (ja) 2010-04-28 2015-10-14 日本電気株式会社 半導体装置の製造方法
JP5849478B2 (ja) * 2011-07-11 2016-01-27 富士通セミコンダクター株式会社 半導体装置および試験方法

Patent Citations (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05136020A (ja) * 1991-11-11 1993-06-01 Fujitsu Ltd 半導体装置の露光方法
JPH06188313A (ja) * 1992-12-17 1994-07-08 Hitachi Ltd 高集積電子回路装置とその製造方法
JPH10335606A (ja) * 1997-06-04 1998-12-18 Matsushita Electron Corp 半導体装置とその製造方法
JP2003249640A (ja) * 2002-02-22 2003-09-05 Sony Corp 固体撮像素子の製造方法
JP2004153115A (ja) * 2002-10-31 2004-05-27 Canon Inc 半導体装置の製造方法
JP2004311930A (ja) * 2003-03-24 2004-11-04 Nec Electronics Corp 多層配線を含む半導体装置およびその製造方法
JP2005072214A (ja) * 2003-08-22 2005-03-17 Semiconductor Leading Edge Technologies Inc 荷電粒子線露光用マスク及び荷電粒子線露光方法
JP2005129717A (ja) * 2003-10-23 2005-05-19 Renesas Technology Corp 半導体装置
JP2005142262A (ja) * 2003-11-05 2005-06-02 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2005183600A (ja) * 2003-12-18 2005-07-07 Canon Inc 半導体装置、固体撮像装置、増幅型固体撮像装置、撮像システム、マスク装置、及び露光装置
JP2005209996A (ja) * 2004-01-26 2005-08-04 Semiconductor Leading Edge Technologies Inc ステンシルマスク及び半導体装置の製造方法
JP2005223707A (ja) * 2004-02-06 2005-08-18 Canon Inc 固体撮像装置
JP2006005011A (ja) * 2004-06-15 2006-01-05 Oki Electric Ind Co Ltd 半導体装置
US20080099884A1 (en) * 2006-10-31 2008-05-01 Masahio Inohara Staggered guard ring structure
JP2009284424A (ja) * 2008-05-26 2009-12-03 Sony Corp 撮像装置、撮像方法及びプログラム
JP2010205800A (ja) * 2009-02-27 2010-09-16 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
JP2012237933A (ja) * 2011-05-13 2012-12-06 Lapis Semiconductor Co Ltd フォトマスク、露光方法、及び半導体装置の製造方法

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