JPH06188313A - 高集積電子回路装置とその製造方法 - Google Patents
高集積電子回路装置とその製造方法Info
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- JPH06188313A JPH06188313A JP33646792A JP33646792A JPH06188313A JP H06188313 A JPH06188313 A JP H06188313A JP 33646792 A JP33646792 A JP 33646792A JP 33646792 A JP33646792 A JP 33646792A JP H06188313 A JPH06188313 A JP H06188313A
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- JP
- Japan
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- blocks
- pattern
- circuit device
- electronic circuit
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Abstract
(57)【要約】
【目的】 ＩＣ／ＬＳＩ、厚膜／薄膜回路基板やプリン
ト基板において、分割露光する各回路ブロックの位置ず
れを吸収して回路ブロック間の配線を確実に接続した高
集積電子回路装置とその製造方法を提供する。 【構成】 分割により切断されたブロック周辺部の配線
パタ−ン端部を長めに延長し、また、必要に応じて上記
延長した配線パタ−ン端部を折り曲げて、隣接するブロ
ックの上記延長した配線パタ−ン端部の重なりにより各
ブロック間の配線を接続する。
ト基板において、分割露光する各回路ブロックの位置ず
れを吸収して回路ブロック間の配線を確実に接続した高
集積電子回路装置とその製造方法を提供する。 【構成】 分割により切断されたブロック周辺部の配線
パタ−ン端部を長めに延長し、また、必要に応じて上記
延長した配線パタ−ン端部を折り曲げて、隣接するブロ
ックの上記延長した配線パタ−ン端部の重なりにより各
ブロック間の配線を接続する。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、高集積電子回路装置に
関し、とくにステップアンドレピ−ト法により異なるレ
チクルのパタ−ンをつなぎ合わせて露光する電子回路装
置に関する。
関し、とくにステップアンドレピ−ト法により異なるレ
チクルのパタ−ンをつなぎ合わせて露光する電子回路装
置に関する。
【０００２】
【従来の技術】周知のように、ＩＣ／ＬＳＩ等において
は回路パターンを一括転写するステップアンドリピート
法が広く用いられている。また、全パタ−ン領域が一回
の露光でカバ−できないときには、パターン領域を分割
して順次露光していく分割露光法が用いられている。分
割露光法は基板の反りなどにより露光面が結像の焦点深
度内に入らない場合に、露光領域を狭めてこれを焦点深
度内に納まるようにする場合とか、基板上に重ね焼きす
るパターン間の位置づれを吸収する方法としても利用さ
れている。
は回路パターンを一括転写するステップアンドリピート
法が広く用いられている。また、全パタ−ン領域が一回
の露光でカバ−できないときには、パターン領域を分割
して順次露光していく分割露光法が用いられている。分
割露光法は基板の反りなどにより露光面が結像の焦点深
度内に入らない場合に、露光領域を狭めてこれを焦点深
度内に納まるようにする場合とか、基板上に重ね焼きす
るパターン間の位置づれを吸収する方法としても利用さ
れている。
【０００３】特開昭５９−１１３６２２号公報には、露
光領域の端部で電気的接続が切断される場合において、
各分断されて隣接するパタ−ン上に次ぎのパタ−ンを所
定量偏心して露光し、下側の隣接するパタ−ンの電気的
接続部間に上記偏心させたパタ−ンの電気的接続部を重
ねてパタ−ン間を接続する方法が開示されている。ま
た、特開昭６３−２５８０４２号公報には、矩形のチッ
プ領域を一回の露光領域に相当する複数の矩形ブロック
に分断し、各ブロックに所定の回路機能を割り振ってそ
のパタ−ンを順次露光し、次いで分断された各矩形ブロ
ック間を電気的に接続することにより全チップの回路機
能を実質的に拡大する方法が開示されている。
光領域の端部で電気的接続が切断される場合において、
各分断されて隣接するパタ−ン上に次ぎのパタ−ンを所
定量偏心して露光し、下側の隣接するパタ−ンの電気的
接続部間に上記偏心させたパタ−ンの電気的接続部を重
ねてパタ−ン間を接続する方法が開示されている。ま
た、特開昭６３−２５８０４２号公報には、矩形のチッ
プ領域を一回の露光領域に相当する複数の矩形ブロック
に分断し、各ブロックに所定の回路機能を割り振ってそ
のパタ−ンを順次露光し、次いで分断された各矩形ブロ
ック間を電気的に接続することにより全チップの回路機
能を実質的に拡大する方法が開示されている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記公
報に開示の方法では、基板や配線パタ−ン等のゆがみや
そりにより重ね合わせるべきるパッドや接続部の位置が
ずれ、相互の接続ができない場合が発生するという問題
があった。とくに、セラミック基板上に形成する厚膜や
薄膜回路では上記位置ずれが大きいので分割した回路間
の配線接続が困難であった。また、特開昭６３−２５８
０４２号公報の方法では分割した回路ブロック間を接続
する配線専用パタ−ンを用意する必要があり、手間やコ
ストが嵩むうえ、接続部の位置ずれに対応困難であっ
た。本発明の目的は、上記配線パッドや配線パタ−ンの
位置ずれを吸収して確実にブロック間を接続することの
できる高集積電子回路装置とその製造方法を提供するこ
とにある。
報に開示の方法では、基板や配線パタ−ン等のゆがみや
そりにより重ね合わせるべきるパッドや接続部の位置が
ずれ、相互の接続ができない場合が発生するという問題
があった。とくに、セラミック基板上に形成する厚膜や
薄膜回路では上記位置ずれが大きいので分割した回路間
の配線接続が困難であった。また、特開昭６３−２５８
０４２号公報の方法では分割した回路ブロック間を接続
する配線専用パタ−ンを用意する必要があり、手間やコ
ストが嵩むうえ、接続部の位置ずれに対応困難であっ
た。本発明の目的は、上記配線パッドや配線パタ−ンの
位置ずれを吸収して確実にブロック間を接続することの
できる高集積電子回路装置とその製造方法を提供するこ
とにある。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に、分割された各ブロックの周辺部にブロック接続用の
パッドを設け、隣接するブロックのパッドの重なりによ
り各ブロック間の配線を接続するようにし、また、上記
パッドの一方をこれに重なるべき他方のパッドより大き
くするようにする。また、上記分割により切断されたブ
ロック周辺部の配線パタ−ン端部を長めに延長し、ま
た、必要に応じて上記延長した配線パタ−ン端部を折り
曲げて、隣接するブロックの上記延長した配線パタ−ン
端部の重なりにより各ブロック間の配線を接続するよう
にする。
に、分割された各ブロックの周辺部にブロック接続用の
パッドを設け、隣接するブロックのパッドの重なりによ
り各ブロック間の配線を接続するようにし、また、上記
パッドの一方をこれに重なるべき他方のパッドより大き
くするようにする。また、上記分割により切断されたブ
ロック周辺部の配線パタ−ン端部を長めに延長し、ま
た、必要に応じて上記延長した配線パタ−ン端部を折り
曲げて、隣接するブロックの上記延長した配線パタ−ン
端部の重なりにより各ブロック間の配線を接続するよう
にする。
【０００６】また、上記分割により切断された各ブロッ
ク周辺部の配線パタ−ン端部間に重なるパタ−ン端部接
続用パッドを設け、これをレーザ光による直接描画によ
り形成するようにする。また、少なくとも上記各ブロッ
ク内の配線パターンをホトリソグラフィ、または電子線
描画により形成するようにする。また、上記分割により
切断された各ブロック周辺部の配線パタ−ン端部を長め
に延長した各ブロックの回路パターンを拡張、および／
または縮小したマスクを用意し、ブロック上に形成した
回路パターンの伸縮に応じて隣接するブロック上に形成
する回路パターン用のマスクを上記拡張、および／また
は縮小したマスクのなかから選択するようにする。
ク周辺部の配線パタ−ン端部間に重なるパタ−ン端部接
続用パッドを設け、これをレーザ光による直接描画によ
り形成するようにする。また、少なくとも上記各ブロッ
ク内の配線パターンをホトリソグラフィ、または電子線
描画により形成するようにする。また、上記分割により
切断された各ブロック周辺部の配線パタ−ン端部を長め
に延長した各ブロックの回路パターンを拡張、および／
または縮小したマスクを用意し、ブロック上に形成した
回路パターンの伸縮に応じて隣接するブロック上に形成
する回路パターン用のマスクを上記拡張、および／また
は縮小したマスクのなかから選択するようにする。
【０００７】
【作用】上記各ブロックの周辺部に設けたパッドの重な
りにより各ブロック間の配線が接続される。また、上記
他方より大きくしたパッドは他方のパッドの位置ずれを
吸収する。また、上記長めに延長した配線パタ−ン端部
は隣接するブロックの配線パタ−ン端部に重なり、さら
に上記延長した配線パタ−ン端部の折り曲げにより隣接
ブロックの配線パタ−ン端部の位置ずれが吸収される。
りにより各ブロック間の配線が接続される。また、上記
他方より大きくしたパッドは他方のパッドの位置ずれを
吸収する。また、上記長めに延長した配線パタ−ン端部
は隣接するブロックの配線パタ−ン端部に重なり、さら
に上記延長した配線パタ−ン端部の折り曲げにより隣接
ブロックの配線パタ−ン端部の位置ずれが吸収される。
【０００８】また、上記パタ−ン端部接続用パッドは隣
接するブロックの配線パタ−ン端部間を接続する。ま
た、これをレーザ光による直接描画することにより、パ
タ−ン端部接続用パッドの形状と位置が適切に設定され
る。また、少なくとも上記各ブロック内の配線パターン
はホトリソグラフィ、または電子線描画により形成され
る。また、上記各ブロック周辺部の配線パタ−ン端部を
長めに延長した各ブロックの回路パターンを拡張、およ
び／または縮小したマスクを選択することにより、回路
パターンが伸縮したブロックに隣接するブロックの回路
パターンが位置ずれなく接続される。
接するブロックの配線パタ−ン端部間を接続する。ま
た、これをレーザ光による直接描画することにより、パ
タ−ン端部接続用パッドの形状と位置が適切に設定され
る。また、少なくとも上記各ブロック内の配線パターン
はホトリソグラフィ、または電子線描画により形成され
る。また、上記各ブロック周辺部の配線パタ−ン端部を
長めに延長した各ブロックの回路パターンを拡張、およ
び／または縮小したマスクを選択することにより、回路
パターンが伸縮したブロックに隣接するブロックの回路
パターンが位置ずれなく接続される。
【０００９】
【実施例】図１は本発明による回路パターンの分割領域
間の接続方法を説明する実施例の平面図である。図１
（ａ）において、全回路パターンを破線で区切ったブロ
ックに分割し、その周辺部にブロック間を接続するパッ
ド１０を設ける。なお、本発明では上記ブロック分割に
際して、パッド数が不必要に増えないように配線パタ−
ンを見直すようにする。例えば図２の１１のような配線
パタ−ンは左側のブロック内に納めるようにすればパッ
ド数を２個減らすことができる。また、図１では説明の
都合上、複雑な実際のパタ−ンを模式的に簡単化して示
している。
間の接続方法を説明する実施例の平面図である。図１
（ａ）において、全回路パターンを破線で区切ったブロ
ックに分割し、その周辺部にブロック間を接続するパッ
ド１０を設ける。なお、本発明では上記ブロック分割に
際して、パッド数が不必要に増えないように配線パタ−
ンを見直すようにする。例えば図２の１１のような配線
パタ−ンは左側のブロック内に納めるようにすればパッ
ド数を２個減らすことができる。また、図１では説明の
都合上、複雑な実際のパタ−ンを模式的に簡単化して示
している。
【００１０】図１（ｂ）は上記各ブロック間を接続した
状態を示し、各ブロックのパッドが重なって接続されて
いる。各ブロックのパタ−ンにはそれぞれのホトリソグ
ラフィ毎に生じる位置ずれが伴うので、これらの位置ず
れに合わせて順次露光するようにする。しかし、それで
も各パッド間の重なり量が不十分な場合にはパッドのサ
イズを大きくするようにする。上記パッドサイズの大き
さは、経験的な位置ずれ量から設定したり、また、試作
パタ−ンを計測して決定する。
状態を示し、各ブロックのパッドが重なって接続されて
いる。各ブロックのパタ−ンにはそれぞれのホトリソグ
ラフィ毎に生じる位置ずれが伴うので、これらの位置ず
れに合わせて順次露光するようにする。しかし、それで
も各パッド間の重なり量が不十分な場合にはパッドのサ
イズを大きくするようにする。上記パッドサイズの大き
さは、経験的な位置ずれ量から設定したり、また、試作
パタ−ンを計測して決定する。
【００１１】また、重ね合わせるべきパッドの一方のみ
を大きくするようにしてもよい。厚膜／薄膜回路では、
例えば薄膜パターンのパッドに比べて厚膜パターンパッ
ドを大きくする。図３は上記パッド接続部の拡大図であ
り、パッドサイズを大きくすることにより、位置ずれが
吸収されて確実に接続された状態を示している。
を大きくするようにしてもよい。厚膜／薄膜回路では、
例えば薄膜パターンのパッドに比べて厚膜パターンパッ
ドを大きくする。図３は上記パッド接続部の拡大図であ
り、パッドサイズを大きくすることにより、位置ずれが
吸収されて確実に接続された状態を示している。
【００１２】図４は本発明による他の接続方法を示す平
面図である。パッド１０の代わりに配線パタ−ンと同程
度の接続パタ−ン１２を用い、その重なりによりブロッ
ク間を電気的に接続する。図４に示すように、接続パタ
−ン１２が互いにほぼ直交するようにすると、二つの接
続パタ−ン１２の上下左右方向の位置ずれを効果的に吸
収することができる。このようにして大きなパッド１０
の面積を縮小できるので接続部の静電容量を低減し、回
路の動作速度を速めることができる。
面図である。パッド１０の代わりに配線パタ−ンと同程
度の接続パタ−ン１２を用い、その重なりによりブロッ
ク間を電気的に接続する。図４に示すように、接続パタ
−ン１２が互いにほぼ直交するようにすると、二つの接
続パタ−ン１２の上下左右方向の位置ずれを効果的に吸
収することができる。このようにして大きなパッド１０
の面積を縮小できるので接続部の静電容量を低減し、回
路の動作速度を速めることができる。
【００１３】図５は分割した回路ブロック間の間隙が小
さいため大形の接続パッドを配置できない場合における
本発明の接続法を示す平面図である。すなわち図５
（ａ）に示すように、パッド１０を配線パタ−ンと同寸
法にして延長し、その重なりによりブロック間の配線を
接続する。この結果、同図（ｂ）に示すように特別な接
続用スペ−スを設けることなくブロック間を接続するこ
とができる。
さいため大形の接続パッドを配置できない場合における
本発明の接続法を示す平面図である。すなわち図５
（ａ）に示すように、パッド１０を配線パタ−ンと同寸
法にして延長し、その重なりによりブロック間の配線を
接続する。この結果、同図（ｂ）に示すように特別な接
続用スペ−スを設けることなくブロック間を接続するこ
とができる。
【００１４】図６は大形のパッド１０を設けるスペース
がなく、また、ブロック間の位置ずれ量が大きい場合に
おける本発明による他の接続法を示す平面図である。ブ
ロック間の配線部が重ならないように短くし、両者間を
レーザ光による直接描画により形成した接続パッド１３
により接続する。このため、接続すべき配線端部の位置
を予め測定して接続パッド１３の形状と位置を算出する
ようにする。
がなく、また、ブロック間の位置ずれ量が大きい場合に
おける本発明による他の接続法を示す平面図である。ブ
ロック間の配線部が重ならないように短くし、両者間を
レーザ光による直接描画により形成した接続パッド１３
により接続する。このため、接続すべき配線端部の位置
を予め測定して接続パッド１３の形状と位置を算出する
ようにする。
【００１５】上記本発明による回路ブロック間の接続方
法はプリント基板にも適用することができる。例えば、
６層のプリント基板は、両面にパターンを形成した薄い
銅張エポキシ板の３枚を接着してスルーホール穴を明
け、基板表面を銅メッキして表面のパターンを形成して
作成する。パターンはフォトリソグラフィにより形成す
る。図７（ａ）に示すように、上記接着のキュア工程に
おける圧力と熱により、破線で示した基板の原寸法が１
５のように変形する。すなわち、長方形の基板は長手方
向に伸び、短手方向に短縮する。このように方向により
伸縮量が異なるため、メッキ後に形成するパターンの位
置を一致させることが困難になる。
法はプリント基板にも適用することができる。例えば、
６層のプリント基板は、両面にパターンを形成した薄い
銅張エポキシ板の３枚を接着してスルーホール穴を明
け、基板表面を銅メッキして表面のパターンを形成して
作成する。パターンはフォトリソグラフィにより形成す
る。図７（ａ）に示すように、上記接着のキュア工程に
おける圧力と熱により、破線で示した基板の原寸法が１
５のように変形する。すなわち、長方形の基板は長手方
向に伸び、短手方向に短縮する。このように方向により
伸縮量が異なるため、メッキ後に形成するパターンの位
置を一致させることが困難になる。
【００１６】そこで同図に示すように、回路パターンを
例えばＡ、Ｂ、Ｃ、Ｄの４つのブロックに分割し、各ブ
ロックのマスクとして所定サイズのものと、１％拡大し
たものと、１％縮小したものの３種類を用意し、接続部
の位置ずれ量に応じてマスクを選択して位置合わせを
し、Ａ、Ｂ、Ｃ、Ｄのマスクを順次露光する。
例えばＡ、Ｂ、Ｃ、Ｄの４つのブロックに分割し、各ブ
ロックのマスクとして所定サイズのものと、１％拡大し
たものと、１％縮小したものの３種類を用意し、接続部
の位置ずれ量に応じてマスクを選択して位置合わせを
し、Ａ、Ｂ、Ｃ、Ｄのマスクを順次露光する。
【００１７】図７（ｂ）は上記マスク間の接続部の拡大
図である。上記マスクの選択により、ｘ方向の位置ずれ
は若干あるものの、ｙ方向の位置ずれは十分に補正され
正常に接続されている。このように接続部ではｘ方向の
みにパタ−ンが重なればよいので、配線パタ−ンを広げ
る必要はなく単に延長すればよいことになる。なお、上
記各実施例はＬＳＩ等にも適用して同様の効果を得るこ
とができる。また、上記のような集積回路パターンの分
割により、シリコン基板の露光面を露光装置の焦点深度
範囲内に収めることができる。
図である。上記マスクの選択により、ｘ方向の位置ずれ
は若干あるものの、ｙ方向の位置ずれは十分に補正され
正常に接続されている。このように接続部ではｘ方向の
みにパタ−ンが重なればよいので、配線パタ−ンを広げ
る必要はなく単に延長すればよいことになる。なお、上
記各実施例はＬＳＩ等にも適用して同様の効果を得るこ
とができる。また、上記のような集積回路パターンの分
割により、シリコン基板の露光面を露光装置の焦点深度
範囲内に収めることができる。
【００１８】
【発明の効果】本発明により、ＩＣ／ＬＳＩ、厚膜／薄
膜回路基板やプリント基板において、分割露光する各回
路ブロックの位置ずれを吸収して回路ブロック間の配線
を確実に接続した高集積電子回路装置とその製造方法を
提供することができる。
膜回路基板やプリント基板において、分割露光する各回
路ブロックの位置ずれを吸収して回路ブロック間の配線
を確実に接続した高集積電子回路装置とその製造方法を
提供することができる。
【図１】本発明による分割する各回路ブロック間の接続
方法を説明するパタ−ン図である。
方法を説明するパタ−ン図である。
【図２】ブロック分割における配線パタ−ン例を示す図
である。
である。
【図３】図１における回路ブロック接続部の拡大図図で
ある。
ある。
【図４】図１における他の回路ブロック間接続方法を説
明するパタ−ン図である。
明するパタ−ン図である。
【図５】本発明による他の回路ブロック間接続方法を説
明するパタ−ン図である。
明するパタ−ン図である。
【図６】本発明による他の回路ブロック間接続方法を説
明するパタ−ン図である。
明するパタ−ン図である。
【図７】ブロック分割したプリント基板における本発明
のブロック間接続方法を説明する図である。
のブロック間接続方法を説明する図である。
１０…パッド、１１…配線パタ−ン、１２…接続パタ−
ン、１３…接続パッド、１５…（プリント基板の）原寸
法、１６…プリント基板。
ン、１３…接続パッド、１５…（プリント基板の）原寸
法、１６…プリント基板。
Claims (8)
- 【請求項１】 単一の基板やチップ上に形成する回路パ
ターンを複数のブロックに分割して形成し、各ブロック
の回路パターンを接続する高集積電子回路装置におい
て、上記各ブロックの周辺部にブロック接続用のパッド
を設け、隣接するブロックのパッドの重なりにより各ブ
ロック間の配線を接続するようにしたことを特徴とする
高集積電子回路装置。 - 【請求項２】 単一の基板やチップ上に形成する回路パ
ターンを複数のブロックに分割して形成し、各ブロック
の回路パターンを接続する高集積電子回路装置におい
て、上記各ブロック周辺部の上記分割により切断された
配線パタ−ン端部を長めに延長し、また、必要に応じて
上記延長した配線パタ−ン端部を折り曲げて、隣接する
ブロックの上記延長した配線パタ−ン端部の重なりによ
り各ブロック間の配線を接続するようにしたことを特徴
とする高集積電子回路装置。 - 【請求項３】 単一の基板やチップ上に形成する回路パ
ターンを複数のブロックに分割して形成し、各ブロック
の回路パターンを接続する高集積電子回路装置におい
て、上記各ブロック周辺部の上記分割により切断された
配線パタ−ン端部間に重なるパタ−ン端部接続用パッド
を設けたことを特徴とする高集積電子回路装置。 - 【請求項４】 請求項１において、上記ブロック接続用
のパッドの一方をこれに重なるべき他方のパッドより大
きくしたことを特徴とする高集積電子回路装置。 - 【請求項５】 請求項３において、上記分割により切断
された配線パタ−ン端部間に重なるパタ−ン端部接続用
パッドをレーザ光による直接描画により形成したことを
特徴とする高集積電子回路装置。 - 【請求項６】 請求項１ないし５のいずれかにおいて、
少なくとも上記各ブロック内の配線パターンをホトリソ
グラフィにより形成したことを特徴とする高集積電子回
路装置。 - 【請求項７】 請求項１ないし５のいずれかにおいて、
少なくとも上記各ブロック内の配線パターンを電子線描
画技術により形成したことを特徴とする高集積電子回路
装置。 - 【請求項８】 単一の基板やチップ上に形成する回路パ
ターンを複数のブロックに分割して形成し、各ブロック
の回路パターンを接続する高集積電子回路装置におい
て、上記各ブロック周辺部の上記分割により切断された
配線パタ−ン端部を長めに延長した各ブロックの回路パ
ターンを拡張、および／または縮小したマスクを用意
し、ブロック上に形成した回路パターンの伸縮に応じて
隣接するブロック上に形成する回路パターン用のマスク
を上記拡張、および／または縮小したマスクのなかから
選択するようにしたことを特徴とする高集積電子回路装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33646792A JP3150461B2 (ja) | 1992-12-17 | 1992-12-17 | 高集積電子回路装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33646792A JP3150461B2 (ja) | 1992-12-17 | 1992-12-17 | 高集積電子回路装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06188313A true JPH06188313A (ja) | 1994-07-08 |
| JP3150461B2 JP3150461B2 (ja) | 2001-03-26 |
Family
ID=18299445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33646792A Expired - Fee Related JP3150461B2 (ja) | 1992-12-17 | 1992-12-17 | 高集積電子回路装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3150461B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6787904B2 (en) | 2002-05-23 | 2004-09-07 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| JP2010205800A (ja) * | 2009-02-27 | 2010-09-16 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
| JPWO2014109044A1 (ja) * | 2013-01-11 | 2017-01-19 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1992
- 1992-12-17 JP JP33646792A patent/JP3150461B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6787904B2 (en) | 2002-05-23 | 2004-09-07 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| JP2010205800A (ja) * | 2009-02-27 | 2010-09-16 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
| US8264064B2 (en) | 2009-02-27 | 2012-09-11 | Fujitsu Semiconductor Limited | Semiconductor device |
| JPWO2014109044A1 (ja) * | 2013-01-11 | 2017-01-19 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3150461B2 (ja) | 2001-03-26 |
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