TW201440190A - 半導體裝置 - Google Patents

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Abstract

本發明係一種半導體裝置，其中，半導體裝置(SC)係經由分割曝光而形成有1個之晶片範圍之半導體裝置。層間絕緣膜(II2~II6)係在元件形成範圍中，具有貫孔(VH1~VH5)與配線溝(IT1~IT5)，且在保護圈範圍中具有保護圈用孔(GH2~GH6)。配線用導電層(CL1~CL5)係形成於貫孔(VH1~VH5)及配線溝(IT1~IT5)內。保護圈用導電層(GRP2~GRP6)係形成於保護圈用孔(GH2~GH6)內。保護圈用導電層(GRP3~GRP6)之寬度的最小尺寸(D2A~D5A)係較在貫孔(VH2~VH5)內之配線用導電層(CL2~CL5)之寬度的最小尺寸(D2B~D5B)為大。

Description

半導體裝置
本發明係有關半導體裝置，例如，有關經由分割曝光而形成1個晶片範圍之半導體裝置。
經由半導體裝置之晶片圖案，係1個晶片尺寸有較經由曝光裝置之投影光學系統性能而決定之曝光範圍為大之情況。對於如此之情況係使用分割曝光。分割曝光係指將1個晶片圖案分割為複數之圖案，對於各加以分割之圖案進行曝光處理之曝光方法。經由最終接合加以分割之所有的圖案之時，形成上述之晶片圖案。
分割曝光係除了CCD(Charge Coupled Device)感測器及CMOS(Complementary Metal Oxide Semiconductor)感測器等之攝像元件之外，在液晶顯示元件之製造亦被加以使用。如此之分割曝光係例如，揭示有日本特開2006-310446號公報(專利文獻1)，日本特開2011-232549號公報(專利文獻2)等。
〔專利文獻〕
[專利文獻1]日本特開2006-310446號公報
[專利文獻2]日本特開2011-232549號公報
通常，對於1個晶片範圍係形成有元件形成範圍，和保護圈範圍。此保護圈範圍係構成防止從元件形成範圍之外周側，水分(濕氣)侵入至其元件形成範圍之作用者。經由分割曝光而形成具有如此保護圈範圍之晶片範圍的情況，保護圈範圍亦加以分割為複數之圖案而加以曝光，而複數之圖案係最終而言係加以結合。
此時，經由在各曝光處理之光罩的重疊誤差等，在加以分割之保護圈之圖案彼此產生有位置偏移。此情況，加以分割之保護圈的圖案則為結合，而在其圖案之邊界部有於上述圖案間產生有間隙之虞。
特別是層積圖案之情況，越上層的圖案，上述之光罩的重疊誤差則變為顯著之故，有著在加以分割之保護圈之圖案的邊界部，上述圖案間之間隙變大之可能性。
對於在如上述加以分割之保護圈之圖案的邊界部，於上述圖案間產生有間隙之情況，係水分則通過其間隙而從晶片範圍之外周部侵入至內周側之元件形成範圍。經由此，元件形成範圍內之電路的信賴性則下降。
其他課題與新穎的特徵係從本說明書之記載 及附加圖面明確了解到。
一實施形態之半導體裝置係具有元件形成範圍，和圍繞其元件形成範圍之周圍的保護圈範圍於1個晶片範圍，而1個晶片範圍則經由分割曝光而加以形成之半導體裝置。層間絕緣膜係具有形成於元件形成範圍之貫孔與在其貫孔上連通於貫孔之配線溝，且在保護圈範圍中具有呈圍繞元件形成範圍地延伸存在之保護圈用孔。配線用導電層係形成於貫孔及配線溝內。保護圈用導電層係形成於保護圈用孔內。保護圈用導電層之寬度的最小尺寸則較在貫孔內之配線用導電層之寬度的最小尺寸為大。
如根據前述一實施形態，抑制有從晶片範圍之外周側，水分侵入至元件形成範圍內之故，而元件形成範圍內的電路之信賴性則提升。
ADC‧‧‧數位變換電路
BL1‧‧‧絕緣膜
BM‧‧‧阻障金屬層
BP‧‧‧凸塊電極
BRIDGE‧‧‧同步信號附加電路
CDL、CL、CL1~CL7、DCL‧‧‧導電層
CH‧‧‧連接孔
CHR‧‧‧半導體晶片範圍
CL1~CL7、IL‧‧‧配線用導電層
ES‧‧‧蝕刻停止用絕緣膜
EX1‧‧‧曝光範圍
FH1、FH2‧‧‧第1孔部分
FP1~FP6‧‧‧第1部分
GE‧‧‧閘極電極
GH1~GH8‧‧‧保護圈用孔
GI‧‧‧閘極絕緣層
GRP1、GRP2‧‧‧保護圈用導電層
GR‧‧‧保護圈
GRL‧‧‧第1圖案部分
GRL1、GRR1‧‧‧框部
GRLa、GRRa、IL1、PL1‧‧‧部分
GRLb、GRRb‧‧‧傾斜部
GRR‧‧‧第2圖案部分
II、II1~II9‧‧‧層間絕緣膜
INL‧‧‧多層配線構造
IR‧‧‧元件分離構造
IT、IT1~IT7‧‧‧配線溝
LVDS‧‧‧輸出驅動器
OP1、OP2、OP3‧‧‧開口部
OX‧‧‧氧化矽膜
PAL‧‧‧保護膜
PGA‧‧‧可程式化增益放大器
PL‧‧‧插塞導電層
PO1‧‧‧第1感光性有機絕緣膜
PO2‧‧‧第2感光性有機絕緣膜
PR1~PR3‧‧‧光阻劑
PX‧‧‧畫素(畫素範圍)
RIL‧‧‧再配線層
SB‧‧‧半導體基板
SD‧‧‧汲極領域
SC‧‧‧半導體晶片
SH1、SH2‧‧‧第2孔部分
SP1~SP6‧‧‧第2部分
SS‧‧‧矽烷縫隙
ST‧‧‧階差
TCL‧‧‧最上層導電層
TG‧‧‧時間產生電路
TRA‧‧‧電晶體
VH1‧‧‧貫穿孔
VSCAN‧‧‧畫素驅動器
圖1係在實施形態1之半導體裝置之機能方塊圖。
圖2係概略性地顯示在實施形態1中之半導體裝置的構成之部分剖面圖。
圖3係概略性地顯示圖2之元件形成範圍內的構成之 部分剖面圖。
圖4係概略性地顯示圖2之保護圈範圍內的構成之部分剖面圖。
圖5係概略性地顯示在實施形態1中之半導體裝置之保護圈的構成之斜視圖(A)與平面圖(B)。
圖6係為了說明沿著圖5(B)之VIA-VIA線之概略剖面圖(A)，和沿著圖5(B)之VIB-VIB線之概略剖面圖(B)，和沿著圖5(B)之VIA-VIA線之剖面構成與沿著圖5(B)之VIB-VIB線之剖面構成之偏移之概略圖(C)。
圖7係為了說明在實施形態1之半導體裝置之保護圈用導電層之寬度的最小尺寸之概略剖面圖。
圖8係顯示在實施形態1之半導體裝置之製造方法的分割曝光之第1曝光工程的概略平面圖。
圖9係顯示在實施形態1之半導體裝置之製造方法的分割曝光之第2曝光工程的概略平面圖。
圖10係在實施形態1之半導體裝置之製造方法的第1工程之元件形成範圍的剖面圖(A)，和對應於沿著圖9之保護圈範圍之XB-XB線之剖面的剖面圖(B)，和對應於沿著圖9之保護圈範圍之XC-XC線之剖面的剖面圖(C)。
圖11係在實施形態1之半導體裝置之製造方法的第2工程之元件形成範圍的剖面圖(A)，和對應於沿著圖9之保護圈範圍之XB-XB線之剖面的剖面圖(B)，和對應 於沿著圖9之保護圈範圍之XC-XC線之剖面的剖面圖(C)。
圖12係在實施形態1之半導體裝置之製造方法的第3工程之元件形成範圍的剖面圖(A)，和對應於沿著圖9之保護圈範圍之XB-XB線之剖面的剖面圖(B)，和對應於沿著圖9之保護圈範圍之XC-XC線之剖面的剖面圖(C)。
圖13係在實施形態1之半導體裝置之製造方法的第4工程之元件形成範圍的剖面圖(A)，和對應於沿著圖9之保護圈範圍之XB-XB線之剖面的剖面圖(B)，和對應於沿著圖9之保護圈範圍之XC-XC線之剖面的剖面圖(C)。
圖14係在實施形態1之半導體裝置之製造方法的第5工程之元件形成範圍的剖面圖(A)，和對應於沿著圖9之保護圈範圍之XB-XB線之剖面的剖面圖(B)，和對應於沿著圖9之保護圈範圍之XC-XC線之剖面的剖面圖(C)。
圖15係在實施形態1之半導體裝置之製造方法的第6工程之元件形成範圍的剖面圖(A)，和對應於沿著圖9之保護圈範圍之XB-XB線之剖面的剖面圖(B)，和對應於沿著圖9之保護圈範圍之XC-XC線之剖面的剖面圖(C)。
圖16係在實施形態1之半導體裝置之製造方法的第7工程之元件形成範圍的剖面圖(A)，和對應於沿著圖9 之保護圈範圍之XB-XB線之剖面的剖面圖(B)，和對應於沿著圖9之保護圈範圍之XC-XC線之剖面的剖面圖(C)。
圖17係在實施形態1之半導體裝置之製造方法的第8工程之元件形成範圍的剖面圖(A)，和對應於沿著圖9之保護圈範圍之XB-XB線之剖面的剖面圖(B)，和對應於沿著圖9之保護圈範圍之XC-XC線之剖面的剖面圖(C)。
圖18係在實施形態1之半導體裝置之製造方法的第9工程之元件形成範圍的剖面圖(A)，和對應於沿著圖9之保護圈範圍之XB-XB線之剖面的剖面圖(B)，和對應於沿著圖9之保護圈範圍之XC-XC線之剖面的剖面圖(C)。
圖19係在實施形態1之半導體裝置之製造方法的第10工程之元件形成範圍的剖面圖(A)，和對應於沿著圖9之保護圈範圍之XB-XB線之剖面的剖面圖(B)，和對應於沿著圖9之保護圈範圍之XC-XC線之剖面的剖面圖(C)。
圖20係在實施形態1之半導體裝置之製造方法的第11工程之元件形成範圍的剖面圖(A)，和對應於沿著圖9之保護圈範圍之XB-XB線之剖面的剖面圖(B)，和對應於沿著圖9之保護圈範圍之XC-XC線之剖面的剖面圖(C)。
圖21係在實施形態1之半導體裝置之製造方法的第 12工程之元件形成範圍的剖面圖(A)，和對應於沿著圖9之保護圈範圍之XB-XB線之剖面的剖面圖(B)，和對應於沿著圖9之保護圈範圍之XC-XC線之剖面的剖面圖(C)。
圖22係在實施形態1之半導體裝置之製造方法的第13工程之元件形成範圍的剖面圖(A)，和對應於沿著圖9之保護圈範圍之XB-XB線之剖面的剖面圖(B)，和對應於沿著圖9之保護圈範圍之XC-XC線之剖面的剖面圖(C)。
圖23係概略性地顯示在比較例中之半導體裝置之保護圈的構成之斜視圖(A)與平面圖(B)。
圖24係為了說明對應於沿著圖23(B)之XXIVA-XXIVA線之剖面之概略剖面圖(A)，和對應於沿著圖23(B)之XXIVB-XXIVB線之剖面之概略剖面圖(B)，和對應於沿著圖23(B)之XXIVA-XXIVA線之剖面的剖面構成和對應於沿著圖23(B)之XXIVB-XXIVB線之剖面的剖面構成之偏移之概略圖(C)。
圖25係概略性地顯示在實施形態1中之半導體裝置之保護圈範圍內之變形例的構成之部分剖面圖。
圖26係概略性地顯示在實施形態2中之半導體裝置之保護圈的構成之平面圖。
圖27係擴大顯示圖26之範圍P2之構成的概略平面圖。
圖28係擴大顯示圖26之範圍P2之構成的第1變形 例之概略平面圖。
圖29係擴大顯示圖26之範圍P2之構成的第2變形例之概略平面圖。
圖30係擴大顯示圖26之範圍P2之構成的第3變形例之概略平面圖。
圖31係擴大顯示圖26之範圍P2之構成的第4變形例之概略平面圖。
圖32係擴大顯示圖26之範圍P2之構成的第5變形例之概略平面圖。
圖33係擴大顯示圖26之範圍P2之構成的第6變形例之概略平面圖。
圖34係擴大顯示圖26之範圍P2之構成的第7變形例之概略平面圖。
圖35係擴大顯示圖26之範圍P2之構成的第8變形例之概略平面圖。
圖36係擴大顯示圖26之範圍P2之構成的第9變形例之概略平面圖。
圖37係擴大顯示圖26之範圍P2之構成的第10變形例之概略平面圖。
圖38係擴大顯示圖26之範圍P2之構成的第11變形例之概略平面圖。
圖39係擴大顯示圖26之範圍P2之構成的第12變形例之概略平面圖。
圖40係擴大顯示圖26之範圍P2之構成的第13變形 例之概略平面圖。
圖41係擴大顯示圖26之範圍P2之構成的第14變形例之概略平面圖。
圖42係擴大顯示圖26之範圍P2之構成的第15變形例之概略平面圖。
圖43係擴大顯示圖26之範圍P2之構成的第16變形例之概略平面圖。
圖44係擴大顯示圖26之範圍P2之構成的第17變形例之概略平面圖。
圖45係概略性地顯示在實施形態2中之半導體裝置之保護圈的構成之第18變形例之平面圖。
圖46係擴大顯示圖45之範圍P3之構成的概略平面圖。
以下，對於本實施形態，依據圖面加以說明。
(實施形態1)
首先對於本實施形態之半導體裝置之平面構成，使用圖1加以說明。
參照圖1，本實施形態之半導體裝置係例如為CMOS感測器之半導體晶片或半導體晶圓，但並不限定於此等者。在以下中，舉例說明本實施形態之半導體裝置為 CMOS感測器之半導體晶片的情況。
本實施形態之CMOS感測器之半導體晶片SC係在平面視中(從對於半導體基板之主表面而言正交方向而視)，具有元件形成範圍，和保護圈範圍，和劃線範圍。保護圈範圍係呈圍繞元件形成範圍之外周(周圍)地加以形成。劃線範圍係呈圍繞保護圈範圍之更外周(周圍)地加以形成。
然而，劃線範圍係為了從半導體晶圓切出半導體晶片時進行劃線之範圍。因此，經由劃線的方式係亦有未殘存於保護圈範圍之外周的情況。
上述之元件形成範圍係例如具有矩形之平面形狀。對於元件形成範圍係主要形成有畫素範圍PX，和可程式化增益放大器PGA，和類比-數位變換電路ADC，和時間產生電路TG，和畫素驅動器VSCAN，和同步信號附加電路BRIDGE，和輸出驅動器LVDS。
另外，對於保護圈範圍係形成有保護圈GR。此保護圈GR係在保護圈範圍內，呈圍繞在具有矩形之平面形狀的元件形成範圍之外周地延伸存在。經由此，保護圈GR係構成防止從外周側，水分(濕氣)侵入至元件形成範圍之內周側的元件形成範圍內之作用者。
上述半導體晶片SC係經由分割曝光所加以形成之半導體裝置。具體而言，例如由1點鏈線MA所圍繞之範圍的圖案則經由使用第1光罩之曝光而加以形成，且由1點鏈線MB所圍繞之範圍的圖案則經由使用與第1光 罩不同之第2光罩之曝光而加以形成。
接著，對於上述半導體晶片之剖面構成，使用圖2~圖4加以說明。
參照圖2，例如對於由矽所成之半導體基板SB之表面，係例如形成有STI(Shallow Trench Isolation)或LOCOS(Local Oxidation of Silicon)氧化膜所成之元件分離構造IR。在經由此元件分離構造IR加以電性分離之半導體基板SB的表面，對於元件形成範圍內係例如，形成有MOS(Metal Oxide Semiconductor)電晶體TRA等元件。經由此MOS電晶體TRA等，構成有形成於上述元件形成範圍之各元件。
對於此半導體基板SB之表面上係相互層積有各個多層之導電層CL與各個多層之層間絕緣膜II。此各個多層之導電層CL係例如由含有Cu(銅)之材質所成，具有鑲嵌構造。另外各個多層之層間絕緣膜II係例如，由矽氧化膜，低介電率(Low-k)材料等所成。
對於元件形成範圍內係形成有經由導電層CL所構成之各種元件，或多層配線構造INL等。另外，對於保護圈範圍內係經由多層之導電層CL而構成有保護圈GR之一部分。構成此保護圈GR之各個多層之導電層CL係在平面視中呈圍繞元件形成範圍之全周地加以形成。然而，多層之層間絕緣膜II之各自表面係加以平坦化處理，成為比較平坦的表面。
對於多層之層間絕緣膜II之中最上層之層間 絕緣膜II上，係例如形成有包含Al(鋁)或Cu之材質所成之最上層導電層TCL。此最上層導電層TCL係具有墊片用最上層導電層TCL，和保護圈用最上層導電層TCL。
墊片用最上層導電層TCL係形成於元件形成範圍內，且具有作為墊片電極而發揮機能之部分(墊片部)。另外，保護圈用最上層導電層TCL係形成於保護圈範圍內，且構成保護圈GR之一部分。墊片用最上層導電層TCL與保護圈用最上層導電層TCL係相互從同一的層分離而加以形成的層。
保護圈GR係經由多層之導電層CL與保護圈用最上層導電層TCL加以構成。此保護圈GR係主要為了防止對於元件形成範圍內之水分(濕氣)之侵入之故，從半導體基板SB的表面延伸存在於最上層之層間絕緣膜II上者為佳。多層之導電層CL與保護圈用最上層導電層TCL之各自係如圖1所示，在平面視中呈圍繞元件形成範圍之全周地加以形成。
參照圖2，呈被覆墊片用最上層導電層TCL及保護圈用最上層導電層TCL地，於最上層之層間絕緣膜II上形成有保護膜PAL。此保護膜PAL係形成於元件形成範圍，保護圈範圍及劃線範圍之各自。保護膜PAL係由具有耐濕性之材質所成，例如包含含有氮素之絕緣膜單體或含有氮素之絕緣膜的層積膜所成。保護膜PAL係具體而言係p-SiN(電漿矽氮化膜)、p-SiON(電漿矽氧氮化膜)、p-SiN/p-SiO2(電漿矽氮化膜/電漿矽氧化 膜)、p-SiON/p-SiO2(電漿矽氧氮化膜/電漿矽氧化膜)等所成。
在元件形成範圍內，對於墊片用最上層導電層TCL上之保護膜PAL，係形成有到達至墊片用最上層導電層TCL表面之開口部OP1。經由此開口部OP1，墊片用最上層導電層TCL表面之一部分則從保護膜PAL露出。
對於保護圈範圍之最外周側係形成有矽烷縫隙SS。此矽烷縫隙SS係由貫通保護膜PAL而到達至最上層之層間絕緣膜II的溝所成。矽烷縫隙SS係呈圍繞保護圈GR全周地加以形成。矽烷縫隙SS係在經由切割半導體晶圓而分離成半導體晶片時，為了防止波及在保護膜PAL內之龜裂延伸於保護圈GR內及元件形成範圍內之構成。
於保護膜PAL上形成有第1之感光性有機絕緣膜PO1。此第1之感光性有機絕緣膜PO1係例如由聚醯亞胺所成。對於此第1之感光性有機絕緣膜PO1係形成有到達至墊片用最上層導電層TCL表面之開口部OP2。此開口部OP2係呈穿通在開口部OP1內部地加以形成。經由開口部OP2而墊片用最上層導電層TCL之表面的一部分則從第1之感光性有機絕緣膜PO1露出。
對於第1之感光性有機絕緣膜PO1上係形成有再配線層RIL。此再配線層RIL係通過開口部OP2而連接於墊片用最上層導電層TCL之墊片部。再配線層RIL 係呈從墊片用最上層導電層TCL之墊片部的正上方範圍延伸於其正上方範圍以外之其他範圍地加以形成。
此再配線層RIL係具有接合於第1之感光性有機絕緣膜PO1表面所形成之阻障金屬層BM，和形成於阻障金屬層BM上之導電層DCL。阻障金屬層BM係例如，由含有Cr(鉻)，Ti(鈦)，TiN(氮化鈦)，Ta(鉭)，W(鎢)，Mo(鉬)等之1種，或此等任意的組合之材質所成。另外導電層DCL係例如由包含Cu之材質所成。
呈被覆再配線層RIL地於第1之感光性有機絕緣膜PO1上，形成有第2之感光性有機絕緣膜PO2。此第2之感光性有機絕緣膜PO2係例如由聚醯亞胺所成。對於此第2之感光性有機絕緣膜PO2係形成有到達至再配線層RIL表面之開口部OP3。經由此開口部OP3而再配線層RIL之表面的一部分則從第2之感光性有機絕緣膜PO2露出。
對於第2之感光性有機絕緣膜PO2上係呈通過開口部OP3而與再配線層RIL連接地形成有凸塊電極BP。凸塊電極BP係通過再配線層RIL而加以電性連接於墊片用最上層導電層TCL。凸塊電極BP係位置於墊片用最上層導電層TCL之墊片部之正上方範圍以外之其他範圍的正上方。凸塊電極BP係例如，具有Sn(錫)-xAg(銀)-0.5Cu的合金組成。
接著，對於在上述元件形成範圍之多層配線 構造INL之構成，使用圖3，另外對於在保護圈範圍之保護圈GR之構成，使用圖4加以說明。
參照圖3，在元件形成範圍中，經由導電層CL1~CL7而構成有多層配線構造。此多層配線構造係電性連接形成於半導體基板SB之元件彼此之同時，為了將此元件通過凸塊電極BP(圖2)而與外部電性連接之構成。
作為形成於半導體基板之元件的MOS電晶體TRA係具有1對之源極/汲極範圍SD，和閘極電極GE。1對之源極/汲極範圍SD係相互隔開間隔而加以形成於半導體基板SB之表面。閘極電極GE係於夾持於1對之源極/汲極範圍SD之半導體基板SB的表面上，介入存在閘極絕緣層GI而加以形成。
呈被覆此MOS電晶體TRA等地，於半導體基板SB之表面上，層積有蝕刻停止用絕緣膜ES及層間絕緣膜II1。對於此等絕緣膜ES，II1係形成有連接孔CH及配線溝IT。連接孔CH係呈到達至閘極電極GE或不純物範圍等地加以形成。配線溝IT係呈在連接孔CH上連通於連接孔CH地加以形成。
對於連接孔CH內係埋入有插塞導電層PL，對於配線溝IT內係形成有配線用導電層IL。
對於層間絕緣膜II1上係層積有絕緣膜BL1及層間絕緣膜II2。對於此等絕緣膜BL1，II2係形成有貫穿孔VH1及配線溝IT1。貫穿孔VH1係呈到達至配線用 導電層IL地加以形成。配線溝IT1係呈在貫穿孔VH1上連通於貫穿孔VH1地加以形成。
對於貫穿孔VH1及配線溝IT內係形成有配線用導電層CL1。此配線用導電層CL1係具有形成於貫穿孔VH1內之部分PL1，和形成於配線溝IT1內之部分IL1。
與絕緣膜BL1，II2，貫穿孔VH1，配線溝IT1，配線用導電層CL1(PL1，IL1)同樣作為，形成有絕緣膜BL2~BL7，II3~II8，貫穿孔VH2~VH7，配線溝IT2~IT7，配線用導電層CL2~CL7(PL2~PL7，IL2~IL7)。經由此，構成有上述之多層配線構造。
對於上述層間絕緣膜II8上係層積有絕緣膜BL8及層間絕緣膜II9。對於此等絕緣膜BL8，II9係形成有貫穿孔VH8，對於此等貫穿孔VH8內係形成有插塞導電層PL。形成於層間絕緣膜II9上之最上層導電層TCL係介入存在此插塞導電層PL而電性連接於配線用導電層CL7。
參照圖4，在保護圈範圍中，保護圈用導電層GRP1~GRP8則相互層積而加以形成。然而，在圖4中，係僅顯示1列之保護圈用導電層GRP1~GRP8，但如圖2所示，亦可形成有複數列(例如3列)之保護圈用導電層。
對於半導體基板SB之表面上，層積有蝕刻停止用絕緣膜ES及層間絕緣膜II1。對於此等絕緣膜ES，II1係形成有保護圈用孔GH1。此保護圈用孔GH1係在平 面視中呈圍繞元件形成範圍的全周地加以形成，具有第1孔部分FH1，和第2孔部分SH1。第1孔部分FH1係呈到達於半導體基板SB之表面地加以形成。第2孔部分SH1係呈連通於第1孔部分FH1地位置於第1孔部分FH1上，且具有較第1孔部分FH1的寬度為大之寬度。
對於第1孔部分FH1內係形成有保護圈用導電層GRP1之第1部分FP1，而對於第2孔部分SH1內係形成。有保護圈用導電層GRP1之第2部分SP1。
對於層間絕緣膜II1上係層積有絕緣膜BL1及層間絕緣膜II2。對於此等絕緣膜BL1，II2係形成有保護圈用孔GH2。此保護圈用孔GH2係在平面視中呈圍繞元件形成範圍的全周地加以形成，具有第1孔部分FH2，和第2孔部分SH2。第1孔部分FH2係呈到達於保護圈用導電層GRP1之表面地加以形成。第2孔部分SH2係呈連通於第1孔部分FH2地位置於第1孔部分FH2上，且具有較第1孔部分FH2的寬度D1A為大之寬度。
對於第1孔部分FH2內係形成有保護圈用導電層GRP2之第1部分FP2，而對於第2孔部分SH2內係形成有保護圈用導電層GRP2之第2部分SP2。經由此，保護圈用導電層GRP2係連接於保護圈用導電層GRP1。
與絕緣膜BL1，II2，保護圈用孔GH2(FH2，SH2)，保護圈用導電層GRP2(FP2，SP2)同樣作為，形成有絕緣膜BL2~BL7，II3~II8，保護圈用孔GH3~GH8(FH3~FH8，SH3~SH8)，保護圈用導電層 GRP3~GRP8(FP3~FP8，SP3~SP8)。經由相互層積於上下方向之複數的保護圈用導電層GRP3~GRP1而構成有保護圈層積體。
對於上述層間絕緣膜II8上係層積有絕緣膜BL8及層間絕緣膜II9。對於此等絕緣膜BL8，II9係形成有保護圈用孔GH9，對於此保護圈用孔GH9內係形成有插塞導電層PL。形成於層間絕緣膜II9上之最上層導電層TCL係介入存在此插塞導電層PL而電性連接於保護圈用導電層GRP8。
如此作為而構成有包含複數之保護圈用導電層GRP1~GRP8及最上層導電層TCL之保護圈GR。
參照圖3及圖4，在元件形成範圍(圖3)與保護圈範圍(圖4)附上相同符號之層間絕緣膜II1~II9彼此係由相同的層所成。另外，在元件形成範圍(圖3)與保護圈範圍(圖4)附上相同符號之絕緣膜ES，BL1~BL8彼此係由相同的層所成。另外，在元件形成範圍(圖3)與保護圈範圍(圖4)形成於相同的層間絕緣膜內之配線用導電層與保護圈用導電層係從相同的導電層相互分離加以形成者。
在本實施形態中，在元件形成範圍(圖3)與保護圈範圍(圖4)形成於相同的層間絕緣膜II3~116內之配線用導電層CL2~CL5與保護圈用導電層GRP3~GRP6之比較中，各保護圈用導電層GRP3~GRP6之寬度的最小尺寸D2A~D5A係較各配線用導電層CL2~CL5之寬度的最 小尺寸D2B~D5B為大。
在此，保護圈用導電層GRP3~GRP6之寬度係指在正交於保護圈GR所延伸存在之方向的剖面之寬度。同樣地，配線用導電層CL2~CL5之寬度係指在正交於各配線用導電層CL2~CL5所延伸存在之方向的剖面之寬度。
具體而言，保護圈用導電層GRP3之寬度的最小尺寸D2A係較配線用導電層CL2之寬度的最小尺寸D2B為大。保護圈用導電層GRP4之寬度的最小尺寸D3A係較配線用導電層CL3之寬度的最小尺寸D3B為大。保護圈用導電層GRP5之寬度的最小尺寸D4A係較配線用導電層CL4之寬度的最小尺寸D4B為大。保護圈用導電層GRP6之寬度的最小尺寸D5A係較配線用導電層CL5之寬度的最小尺寸D5B為大。
更具體而言，各配線用導電層CL2~CL5之寬度的最小尺寸D2B~D5B係例如為90nm。對此，保護圈用導電層GRP3之寬度的最小尺寸D2A係例如為110nm。另外，保護圈用導電層GRP4之寬度的最小尺寸D3A係例如為130nm。另外，保護圈用導電層GRP5之寬度的最小尺寸D4A係例如為150nm。另外，保護圈用導電層GRP6之寬度的最小尺寸D5A係例如為170nm。
另外，在本實施形態中，故複數層之保護圈用導電層GRP2~GRP6之寬度的最小尺寸係越上層側之保護圈用導電層越大。
具體而言，保護圈用導電層GRP3之寬度的最小尺寸D2A係較保護圈用導電層GRP2之寬度的最小尺寸D1A為大。另外，保護圈用導電層GRP4之寬度的最小尺寸D3A係較保護圈用導電層GRP3之寬度的最小尺寸D2A為大。另外，保護圈用導電層GRP5之寬度的最小尺寸D4A係較保護圈用導電層GRP4之寬度的最小尺寸D3A為大。另外，保護圈用導電層GRP6之寬度的最小尺寸D5A係較保護圈用導電層GRP5之寬度的最小尺寸D4A為大。
更具體而言，各保護圈用導電層GRP2，GRP3，GRP4，GRP5，GRP6之寬度的最小尺寸D1A，D2A，D3A，D4A，D5A係例如為90nm，110nm，130nm，150nm，170nm。然而，各保護圈用導電層GRP3~GRP6之寬度的最小尺寸D1A~D5A係如為100nm~1000nm之範圍內為佳。
然而，各複數之保護圈用導電層GRP2~GRP6之寬度係相互亦可為相同。
另外，埋入保護圈用導電層GRP2~GRP6之第1孔部分FH2~FH6內之各第1部分FP2~FP6係在圖7呈舉例第1部分FP6所示地具有，通常，在剖面形狀中，越下側尺寸變越小之推拔形狀。此情況，在上述中保護圈用導電層GRP2~GRP6之寬度的最小尺寸D1A~D5A係成為第1部分FP2~FP6之最下端的寬度。
在本實施形態中，係各複數層之保護圈用導 電層GRP2~GRP6之寬度的最小尺寸D1A~D5A係較各保護圈用導電層GRP2~GRP6之形成時之光罩的重疊偏移量為大。
具體而言，各複數層之保護圈用導電層GRP2~GRP6之寬度的最小尺寸D1A~D5A係各保護圈用導電層GRP2~GRP6之形成時之光罩的重疊偏移量之1.2倍以上10倍以下者為佳。
更具體而言，保護圈用導電層GRP3之光罩的重疊偏移量則例如為100nm，保護圈用導電層GRP3之寬度的最小尺寸D2A係例如為110nm。另外，保護圈用導電層GRP4之光罩的重疊偏移量則例如為120nm，保護圈用導電層GRP4之寬度的最小尺寸D3A係例如為130nm。另外，保護圈用導電層GRP5之光罩的重疊偏移量則例如為140nm，保護圈用導電層GRP5之寬度的最小尺寸D4A係例如為150nm。另外，保護圈用導電層GRP6之光罩的重疊偏移量則例如為160nm，保護圈用導電層GRP6之寬度的最小尺寸D5A係例如為170nm。然而，光罩之重疊偏移量係通常，越上層側變越大。
參照圖5(A)及(B)，在本實施形態中，各保護圈用導電層GRP(GRP2~GRP6)係經由分割曝光加以形成。因此，在經由使用第1光罩之曝光所形成之保護圈用導電層GRP之第1圖案部分GRL(圖中左側的部分)，和經由使用第2光罩之曝光所形成之保護圈用導電層GRP之第2圖案部分GRR(圖中右側的部分)之間， 有產生位置偏移之情況。
即使在產生有上述位置偏移之情況，如根據本實施形態時，維持有第1圖案部分GRL與第2圖案部分GRR之連接。但於第1圖案部分GRL與第2圖案部分GRR之邊界部(範圍R)產生有階差ST之情況。經由此階差ST之存在，可辨識經由分割曝光而形成有本實施形態之半導體裝置之情況者。
如圖6(A)所示，經由光罩之重疊偏移，在第1圖案部分GRL中，係相互層積加以形成之保護圈用導電層GRP1~GRP6之各自係相互偏移(偏移於圖中左右方向)而加以形成。如圖6(B)所示，在第1圖案部分GRR中，亦經由光罩之重疊偏移，相互層積加以形成之保護圈用導電層GRP1~GRP6之各自係相互偏移(偏移於圖中左右方向)而加以形成。
但在本實施形態中係如上述，構成有保護圈用導電層GRP1~GRP6之寬度之故，而如圖6(C)所示，在第1圖案部分GRL之保護圈用導電層GPR1~GPR6之各自，和在第2圖案部分GRR之保護圈用導電層GPR1~GPR6之各自係相互加以連接，於雙方之間未產生有間隙。
接著，對於分割曝光而使用圖8及圖9加以說明。
參照圖8，在分割曝光中，首先使用第1光罩僅將1個半導體晶片範圍CHR之一部分的範圍EX1(以圖8中1 點鎖線圍繞之範圍)加以曝光。
參照圖9，之後，使用第2光罩僅將1個半導體晶片範圍CHR之殘留的範圍EX2(以圖9中2點鎖線圍繞之範圍)加以曝光。經由此複數次之曝光而將1個半導體晶片範圍CHR之全體加以曝光，曝光範圍EX1之曝光圖案與曝光範圍EX2之曝光圖案則相互連繫。
之後，經由顯像施以上述曝光之光阻劑(未圖示)之時而形成有光阻劑圖案。然而，在上述中係例如對於經由2次曝光而將1個半導體晶片範圍CHR之全體進行曝光的情況已做過說明，但經由3次以上曝光而將1個半導體晶片範圍CHR之全體進行曝光亦可。
接著，對於使用上述分割曝光而於層間絕緣膜II2內形成配線用導電層CL1與保護圈用導電層GRP2之方法，使用圖10~圖22加以說明。
圖10(A)~圖22(A)係顯示經由圖8及圖9所示之第1光罩加以曝光之元件形成範圍內的一部分之剖面。另外，圖10(B)~圖22(B)係顯示經由圖8及圖9所示之第1光罩加以曝光，對應沿著保護圈範圍內之XB-XB線之部分的剖面之剖面。另外，圖10(C)~圖22(C)係顯示經由圖9所示之第2光罩加以曝光，對應沿著保護圈範圍內之XC-XC線之部分的剖面之剖面。
參照圖10(A)~(C)，首先於層間絕緣膜II1上，依序層積形成有例如SiCO或SiCN所成之絕緣膜BL1，和例如Low-k膜所成之層間絕緣膜II2。之後，於 層間絕緣膜II2上形成有矽氧化膜OX，於其矽氧化膜OX上塗佈有光阻劑PR1。於此光阻劑PR1，進行使用圖8所示之第1光罩之分割曝光。經由此，將圖10(A)，(B)之光阻劑PR1中所示之虛線作為邊界而產生有加以曝光之範圍與未加以曝光之範圍。另一方面，圖10(C)所示之光阻劑PR1係未施以使用第1光罩之曝光。
參照圖11(A)~(C)，於光阻劑PR1，進行使用圖9所示之第2光罩之分割曝光。經由此，將圖11(C)之光阻劑PR1中所示之虛線作為邊界而產生有加以曝光之範圍與未加以曝光之範圍。之後，將光阻劑PR1加以顯像。
參照圖12(A)~(C)，經由上述顯像，光阻劑PR1係加以圖案化而形成有光阻劑圖案PR1。將此光阻劑圖案PR1作為光罩而於下側之矽氧化膜OX與層間絕緣體II2施以向異性蝕刻。
參照圖13(A)~(C)，經由上述之蝕刻而選擇性地除去矽氧化膜OX與層間絕緣膜II2，形成有到達至絕緣膜BL1的孔VH1，FH2。此時，孔FH2係其寬度呈較孔VH1之寬度為大地加以形成。之後，光阻劑圖案PR1則例如經由電漿洗淨等加以除去。
參照圖14(A)~(C)，經由上述之光阻劑圖案PR1之除去而露出有矽氧化膜OX的表面。
參照圖15(A)~(C)，以光阻劑PR2加以埋入各孔VH1，FH2。之後，於矽氧化膜OX上塗佈光阻 劑PR3。於此光阻劑PR3，進行使用圖8所示之第1光罩之分割曝光。經由此，將圖15(A)，(B)之光阻劑PR3中所示之虛線作為邊界而產生有加以曝光之範圍與未加以曝光之範圍。另一方面，圖15(C)所示之光阻劑PR3係未施以使用第1光罩之曝光。
參照圖16(A)~(C)，於光阻劑PR3，進行使用圖9所示之第2光罩之分割曝光。經由此，將圖16(C)之光阻劑PR3中所示之虛線作為邊界而產生有加以曝光之範圍與未加以曝光之範圍。之後，將光阻劑PR3加以顯像。
然而，在圖15及圖16之工程所使用之第1及第2光罩係具有與在圖10及圖11之工程所使用之第1及第2光罩不同之圖案。
參照圖17(A)~(C)，經由上述顯像，光阻劑PR3係加以圖案化而形成有光阻劑圖案PR3。將此光阻劑圖案PR3作為光罩而於下側之矽氧化膜OX與層間絕緣膜II2施以向異性蝕刻。
參照圖18(A)~(C)，經由上述蝕刻，於層間絕緣膜II2形成有溝IT1，SH2。之後，例如經由電漿洗淨等而除去光阻劑圖案PR2，PR3。
參照圖19(A)~(C)，經由上述電漿洗淨而露出有矽氧化膜OX之表面同時，從各孔VH1，FH2露出有絕緣膜BL1。
參照圖20(A)~(C)，將矽氧化膜OX與 層間絕緣膜II2作為光罩，於從各孔VH1，FH2露出之絕緣膜BL1施以向異性蝕刻。經由此而選擇性地除去絕緣膜BL1，露出有配線用導電層IL的表面之一部分與保護圈用導電層GRP1之第2部分SP1之表面的一部分。另外，深度形成有溝IT1，SH2，形成有配線溝IT1，和保護圈用孔GH2之第2孔部分SH2。經由此第1孔部分FH2與第2孔部分SH2而構成有保護圈用孔GH2。
參照圖21(A)~(C)，呈埋入貫孔VH1及配線溝IT1，和保護圈用孔GH2地，於矽氧化膜OX上形成有導電層CDL。於此導電層CDL之上面，施以化學機械研磨(CMP：Chemical Mechanical Polishing)。此化學機械研磨係至露出有層間絕緣膜II2之表面為止加以進行。
參照圖22(A)~(C)，形成有經由上述化學機械研磨而埋入貫穿孔VH1及配線溝IT1內之配線用導電層CL1，與埋入於保護圈用孔GH2內之保護圈用導電層GRP2。
之後，經由重複與圖10~圖22之工程同樣的工程，形成圖3所示之多層配線構造，與圖4所示之保護圈GR。
接著，對於本實施形態之作用效果，與圖23及圖24所示之比較例做對比加以說明。
參照圖3及圖4，將各保護圈用導電層GRP2~GRP6之寬度的最小尺寸D1A~D5A與配線用導電層 CL2~CL5之寬度的最小尺寸D1B~D5B作為相同尺寸之構成，作為比較例。也就是，在此比較例中，成立有D1A=D2A=D3A=D4A=D5A=D1B=D2B=D3B=D4B=D5B之關係。
通常，從高集成化之觀點，在元件形成範圍內中係有必要縮小各部之尺寸。因此，在上述之比較例中，當各配線用導電層CL2~CL5之寬度的最小尺寸D1B~D5B變小時，配合此，各保護圈用導電層GRP2~GRP6之寬度的最小尺寸D1A~D5A亦變小。
另一方面，經由分割曝光而形成保護圈用導電層之情況，在由第1光罩所形成之第1圖案部分產生有光罩重疊誤差，另外在由第2光罩所形成之第2圖案部分亦產生有光罩重疊偏移。經由此重疊誤差，如圖23及圖24所示，保護圈用導電層之第1圖案部分與第2圖案部分則為連結，而有產生於雙方之間發生間隙之情況。當產生有如此之間隙時，在圖23(A)，(B)以箭頭所示之路徑，通過其間隙，從保護圈之外周側水分(濕氣)侵入於內周側之元件形成範圍而元件的信賴性則下降。
對此，在本實施形態中，各保護圈用導電層GRP3~GRP6之寬度的最小尺寸D2A~D5A係較形成於與其保護圈用導電層相同之層間絕緣膜內之各配線用導電層CL2~CL5之寬度的最小尺寸D2B~D5B為大。因此，經由在分割曝光之光罩的重疊誤差而如圖5(A)，(B)所示，保護圈用導電層GRP之第1圖案部分GRL與第2圖案部分GRR則即使相互偏移，亦可抑制其第1圖案部分 GRL與第2圖案部分GRR之偏離情況。也就是，抑制產生有間隙於第1圖案部分GRL與第2圖案部分GRR之間情況。因而，抑制水分則通過其間隙從保護圈之外周側侵入至內周側之情況，而元件的信賴性則提升。
另外，在本實施形態中，各複數層之保護圈用導電層GRP2~GRP6之寬度的最小尺寸D1A~D5A係各保護圈用導電層GRP2~GRP6之形成時之光罩的重疊偏移量之1.2倍以上10倍以下者為佳。由作為1.2倍以上者，如圖5所示，可確實地防止產生有間隙於保護圈用導電層GRP之第1圖案部分GRL與第2圖案部分GRR之間情況。另外，當超出10倍時，如圖4所示，保護圈用孔GH3~GH6之第1部分FH3~FH6之尺寸D2A~D5A則變為過大，將其第1部分FH3~FH6，埋入在導電層之情況變為困難。
另外，通常，在半導體裝置之層積構造中係越上層，光罩的重疊偏移量則變越大。因此，以分割曝光而形成保護圈用導電層之情況，越上層之保護圈用導電層，以分割曝光所形成之第1圖案部分與第2圖案部分之偏移量則變越大，成為容易產生有間隙於雙方之圖案部分之間。
對此，在本實施形態中係如圖4所示，各複數層之保護圈用導電層GRP2~GRP6之寬度的最小尺寸D1A~D5A係越上層側之保護圈用導電層越大。因此，如上述，即使越上層，光罩之重疊偏移變越大，亦可抑制在 其上層之保護圈用導電層產生有間隙於以分割曝光所形成之第1圖案部分與第2圖案部分之間的情況。
在上述中，如圖4所示，對於各保護圈用導電層GRP2~GRP6則具有第1部分FP2~FP6與第2部分SP2~SP6，其寬度則非連續地變化於層間絕緣膜II2~II6之厚度方向(於側壁有階差)之情況已做過說明，但並非限定於此剖面形狀者。如圖25所示，經由各保護圈用導電層GRP2~GRP6之側壁延伸成直線狀之時，各保護圈用導電層GRP2~GRP6之寬度連續地變化於層間絕緣膜II2~II6之厚度方向亦可。也就是，各保護圈用孔GH2~GH6之壁面係直線狀地延伸於層間絕緣膜II2~II6之厚度方向而貫通層間絕緣膜II2~II6亦可。
然而，除此以外之圖25的構成係與上述之圖1~圖5的構成略相同之故，對於同一要素係附上同一符號，不重覆其說明。
(實施形態2)
為了抑制產生有間隙於以分割曝光形成保護圈用導電層之情況之以各曝光所形成之圖案間，而保護圈用導電層之平面形狀具有交叉形狀亦可。以下，作為實施形態2而說明具有交叉形狀之保護圈用導電層。
參照圖26及圖27，本實施形態之保護圈用導電層GRP(例如，圖4所示之保護圈用導電層GRP2~GRP6)係經由分割曝光所形成。因此，此保護圈用導電 層GRP係具有經由使用第1光罩之曝光所形成之保護圈用導電層之第1圖案部分GRL(圖中左側之部分)，和經由使用第2光罩之曝光所形成之保護圈用導電層之第2圖案部分GRR(圖中右側之部分)。
第1圖案部分GRL係具有框部GRL1，和彎曲部GRL2。框部GRL1係在平面視中圍繞元件形成範圍之周圍(矩形之元件形成範圍之例如3邊的周圍)。彎曲部GRL2係連接於各其框部GRL1之兩端，且對於框部GRL1而言加以彎曲的部分。彎曲部GRL2係對於框部GRL1而言例如呈彎曲成直角地加以連接。
第2圖案部分GRR係與第1圖案部分GRL同樣地，具有框部GRR1，和彎曲部GRR2。框部GRR1係在平面視中圍繞元件形成範圍之周圍(矩形之元件形成範圍之例如3邊的周圍)。彎曲部GRR2係連接於各其框部GRR1之兩端，且對於框部GRR1而言加以彎曲的部分。彎曲部GRR2係對於框部GRR1而言例如呈彎曲成直角地加以連接。另外，在平面視之框部GRL1的寬度w1a與彎曲部GRL2之寬度w1b係例如為相同。
上述第1圖案部分GRL之彎曲部GRL2與第2圖案部分GRR之框部GRR1則構成交叉形狀。在此之交叉形狀係指意味彎曲部GRL2與框部GRR1則在平面視中構成十字狀(相互正交而交叉之形狀)或X字狀(交互傾斜交叉之形狀)者。在平面視中之彎曲部GRL2與框部GRR1之交叉角度係例如為90°，但如為較0°大而不足180°即 可。另外，在平面視之框部GRR1的寬度w2a與彎曲部GRR2之寬度w2b係例如為相同，但亦可為不同。
另外，第2圖案部分GRR之彎曲部GRR2與第1圖案部分GRL之框部GRL1則構成交叉形狀。彎曲部GRR2與框部GRL1之交叉形狀的意味及交叉角度係與彎曲部GRL2與框部GRR1之此等同樣。
另外，保護圈用導電層GRP之剖面形狀則如圖4之保護圈用導電層GRP2~GRP6所示，具有寬度窄之第1部分FP2~FP6與寬度寬之第2部分SP2~SP6之情況，第1部分FP2~FP6及第2部分SP2~SP6之雙方則具有框部GRL1，GRR1與彎曲部GRL2，GRR2。
然而，除此以外之本實施形態的構成係與上述之實施形態1的構成略相同之故，對於同一要素係附上同一符號，不重覆其說明。
另外，亦可組合在本實施形態之交叉形狀，和實施形態1記載之保護圈用導電層之寬度(較元件形成範圍內之配線用導電層之寬度為大之寬度等)。
在本實施形態中，如圖27所示，保護圈用導電層之第1圖案部分GRL與第2圖案部分GRR則具有相互交叉之形狀。因此，可抑制作為分割曝光而產生有間隙於第1圖案部分與第2圖案部分之間的情況。
如上述，框部GRL1(或GRR1)與彎曲部GRL2(或GRR2)則相互具有相同寬度，且作為相互正交之構成係例如採用如圖28~圖30所示之形狀亦可。
另外，如圖31~圖34所示，框部GRL1(或GRR1)與彎曲部GRL2(或GRR2)則相互具有相同寬度，且相互構成銳角之角度θ 1亦可。
另外，如圖35~圖38所示，框部GRL1(或GRR1)與彎曲部GRL2(或GRR2)則相互具有相同寬度，且相互構成鈍角之角度θ 1亦可。
另外，如圖39~圖42所示，框部GRL1(或GRR1)與彎曲部GRL2(或GRR2)則相互具有相同寬度，且相互作為正交亦可。在圖39~圖42之構成中，顯示彎曲部GRL2(或GRR2)之寬度(w1b(或w2b)：圖39)則較框部GRL1(或GRR1)之寬度(w1a(或w2a)：圖39)為大之情況。但，彎曲部GRL2(或GRR2)之寬度(w1b(或w2b)係較框部GRL1(或GRR1)之寬度(w1a(或w2a)為小亦可。
另外，如圖31~圖48之構成中，框部GRL1(或GRR1)與彎曲部GRL2(或GRR2)則相互具有不同寬度亦可。
另外，保護圈用導電層之第1圖案部分GRL與第2圖案部分GRR則如具有相互交叉之形狀時，彎曲部GRL2(或GRR2)係如圖43所示具有曲折形狀亦可，另外具有如圖44所示之格子形狀亦可。
另外，在上述中，對於保護圈用導電層之第1圖案部分GRL與第2圖案部分GRR之雙方則具有彎曲部GRL2，GRR2之情況已做過說明，但如圖45及圖46所 示，未具有彎曲部亦可。
參照圖45及圖46，在此構成中，第1圖案部分GRL係具有沿著元件形成範圍之矩形的平面形狀之一邊的部分GRLa，與對於此部分GRLa之兩端各自而言構成鈍角或銳角的角度θ 2所連接之2個傾斜部GRLb。另外，第2圖案部分GRR係具有沿著元件形成範圍之矩形的平面形狀之一邊的部分GRRa，與對於此部分GRRa之兩端各自而言構成鈍角或銳角的角度θ 2所連接之2個傾斜部GRRb。並且，第1圖案部分GRL之傾斜部GRLb與第2圖案部分GRR之傾斜部GRRb則相互交叉。
然而，本實施形態之半導體裝置係例如亦可為35mm全尺寸感測器。另外，本實施形態之半導體裝置係例如僅為35mm全尺寸感測器之畫素部分亦可，另外，僅為35mm全尺寸感測器之控制電路部分亦可。僅畫素部份之情況，對於其半導體晶片係例如包含有畫素PX，時間產生電路TG，畫素驅動器VSCAN，可程式化增益放大器PGA。另外，僅控制電路部分之情況，對於其半導體晶片係例如包含有類比-數位變換電路ADC，和同步信號附加電路BRIDGE，和輸出驅動器LVDS。
以上，將經由本發明者所成之發明，依據實施形態已具體做過說明，但本發明並不限定於前述實施形態，在不脫離其內容之範圍當然可做各種變更。
BL1‧‧‧絕緣膜
BL2~BL8‧‧‧絕緣膜
D1A‧‧‧寬度
D2A~D5A‧‧‧寬度的最小尺寸
ES‧‧‧蝕刻停止用絕緣膜
FH1、FH2‧‧‧第1孔部分
FH3~FH6‧‧‧第1部分
FH7、FH8‧‧‧保護圈用孔
FP1~FP6‧‧‧第1部分
FP7~FP8‧‧‧保護圈用導電層
GH1~GH8‧‧‧保護圈用孔
GH9‧‧‧保護圈用孔
GRP1、GRP2‧‧‧保護圈用導電層
GRP3~GRP8‧‧‧保護圈用導電層
II1~II9‧‧‧層間絕緣膜
IR‧‧‧元件分離構造
PAL‧‧‧保護膜
PL‧‧‧插塞導電層
SB‧‧‧半導體基板
SH1、SH2‧‧‧第2孔部分
SH3~SH8‧‧‧保護圈用孔
SP1~SP6‧‧‧第2部分
SP7~SP8‧‧‧保護圈用導電層
TCL‧‧‧最上層導電層

Claims (9)

  1. 一種半導體裝置，係於1個晶片範圍內具有元件形成範圍，和在平面視中圍繞前述元件形成範圍之周圍的保護圈範圍，且經由分割曝光而形成有前述1個晶片範圍之半導體裝置(SC)，其特徵為具備：具有形成於前述元件形成範圍之貫穿孔(VH2~VH5)和在前述貫穿孔(VH2~VH5)上連通於前述貫穿孔(VH2~VH5)之配線溝(IT2~IT5)，且在前述保護圈範圍中呈圍繞前述元件形成範圍地延伸存在之保護圈用孔(GH3~GH6)之層間絕緣膜(II3~II6)，和具有形成於前述貫穿孔(VH2~VH5)及前述配線溝(IT2~IT5)內之部分的配線用導電層(CL2~CL5)，和形成於前述保護圈用孔(GH3~GH6)內之部分的保護圈用導電層(GRP3~GRP6)，前述保護圈用導電層(GRP3~GRP6)之寬度的最小尺寸(D2A~D5A)係較在前述貫穿孔(VH2~VH5)內之前述配線用導電層(CL2~CL5)之寬度的最小尺寸(D2B~D5B)為大。
  2. 如申請專利範圍第1項記載之半導體裝置，其中，對於前述保護圈範圍，係形成有具有將複數之前述保護圈用導電層(GRP3~GRP6)相互層積於上下之構造的保護圈層積體，前述保護圈層積體之各複數之前述保護圈用導電層(GRP3~GRP6)之寬度的最小尺寸(D1A~D5A)係越上 層側之前述保護圈用導電層(GRP3~GRP6)越大。
  3. 如申請專利範圍第1項記載之半導體裝置，其中，前述保護圈用孔(GH3~GH6)係具有第1孔部(FH3~FH6)，和第2孔部(SH3~SH6)，前述第2孔部(SH3~SH6)係在前述第1孔部(FH3~FH6)上連通於前述第1孔部(FH3~FH6)，且具有較前述第1孔部(FH3~FH6)之寬度為大之寬度，在前述第1孔部(FH3~FH6)內之前述保護圈用導電層(GRP3~GRP6)之寬度的最小尺寸(D2A~D5A)係較在前述貫穿孔(VH2~VH5)內之前述配線用導電層(CL2~CL5)之寬度的最小尺寸(D2B~D5B)為大。
  4. 如申請專利範圍第1項記載之半導體裝置，其中，前述保護圈用孔(GH3~GH6)之壁面係在前述保護圈用孔(GH3~GH6)之延伸存在方向交叉之剖面中延伸成直線狀而貫通前述層間絕緣膜(II3~II6)。
  5. 一種半導體裝置，係於1個晶片範圍具有元件形成範圍，和圍繞前述元件形成範圍之周圍的保護圈範圍，經由分割曝光而形成有前述1個晶片範圍之半導體裝置(SC)，其特徵為具備：具有在前述保護圈範圍中呈圍繞前述元件形成範圍地延伸存在之保護圈用孔(GH3~GH6)之層間絕緣膜(II3~II6)，和埋入在前述保護圈用孔(GH3~GH6)內之保護圈用導電層(GRP，GRP3~GRP6)， 前述保護圈用導電層(GRP，GRP3~GRP6)係具有在平面視中，延伸於相互不同之方向的第1及第2部分(GRL1，GRL2，GRR1，GRR2)，具有前述第1及第2部分(GRL1，GRL2，GRR1，GRR2)相互交叉之形狀者。
  6. 如申請專利範圍第5項記載之半導體裝置，其中，在平面視中之前述第1及第2部分(GRL1，GRL2，GRR1，GRR2)之交叉角度係較0°為大而不足180°。
  7. 如申請專利範圍第6項記載之半導體裝置，其中，前述第1及第2部分(GRL1，GRL2，GRR1，GRR2)之線寬(w1a，w1b，w2a，w2b)則為相同，前述第1及第2部分(GRL1，GRL2，GRR1，GRR2)則相互作為正交。
  8. 如申請專利範圍第6項記載之半導體裝置，其中，前述第1及第2部分(GRL1，GRL2，GRR1，GRR2)之線寬(w1a，w1b，w2a，w2b)則為相互不同，前述第1及第2部分(GRL1，GRL2，GRR1，GRR2)則相互作為正交。
  9. 如申請專利範圍第6項記載之半導體裝置，其中，前述第1及第2部分(GRL1，GRL2，GRR1，GRR2)則相互傾斜交叉。
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