WO2017098754A1

WO2017098754A1 - 駆動回路

Info

Publication number: WO2017098754A1
Application number: PCT/JP2016/074547
Authority: WO
Inventors: 青木　大輔
Original assignee: 株式会社東海理化電機製作所
Priority date: 2015-12-10
Filing date: 2016-08-23
Publication date: 2017-06-15
Also published as: EP3389155A1; JP2017108561A; EP3389155A4; US20180351344A1

Abstract

駆動回路（１２）は、複数の負荷素子（１６Ａ）～（１６Ｄ）を駆動する駆動用トランジスタ（１８Ａ）～（１８Ｄ）と、動作制限回路（２０）とを備えている。動作制限回路（２０）は、論理積回路（２２Ａ）～（２２Ｄ）と論理和回路（２４Ａ）～（２４Ｄ）とを組み合わせた論理回路により構成されている。動作制限回路（２０）では、異常入力により、複数の制御信号が入力されると、制御信号が入力される複数の駆動用トランジスタ（１８Ａ）～（１８Ｄ）がオフ動作とされる。

Description

駆動回路

　本発明は、駆動回路に関し、特に複数の負荷を個別に駆動する複数の駆動用トランジスタを備えた駆動回路に関する。

　下記特許文献１には、過電流保護装置が開示されている。過電流保護装置は、外部入力端子と外部出力端子との間に接続されたドライバトランジスタと、過電流制限回路と、過電流検出回路とを備えている。ドライバトランジスタは負荷を駆動する。過電流制限回路では、ドライバトランジスタのゲート電極が制御され、過電流が制限される。一方、過電流検出回路では、ドライバトランジスタのソース領域とドレイン領域との間に流れる電流が検出され、ゲート電極が制御される。

　上記過電流保護装置では、複数の負荷をそれぞれ駆動する複数のドライバトランジスタが設けられると、ドライバトランジスタ毎に過電流制限回路及び過電流検出回路が必要になる。このため、過電流保護装置の回路規模が負荷数の増加に伴い増大するので、改善の余地があった。

特許５４３４１７０号公報

　本発明は、上記事実を考慮し、過電流に対して保護することができ、回路規模を小さくして複数の負荷を駆動することができる駆動回路を提供する。

　本発明の第１実施態様に係る駆動回路は、一方の主電極領域が電源に接続され、他方の主電極領域が第１負荷及び第２負荷に別々に接続される第１駆動用トランジスタ及び第２駆動用トランジスタと、第１駆動用トランジスタの第１制御電極及び第２駆動用トランジスタの第２制御電極に接続され、第１駆動用トランジスタ又は第２駆動用トランジスタの一方をオン動作させる１つの制御信号が入力すると、第１駆動用トランジスタ又は第２駆動用トランジスタの一方をオン動作させ、第１駆動用トランジスタ及び第２駆動用トランジスタの双方をオン動作させる複数の制御信号が入力すると、第１駆動用トランジスタ及び第２駆動用トランジスタの双方をオフ動作させる動作制限回路と、を備えている。

　第１実施態様に係る駆動回路では、第１駆動用トランジスタ及び第２駆動用トランジスタと、動作制限回路とを備える。第１駆動用トランジスタの一方の主電極領域及び第２駆動用トランジスタの一方の主電極領域は電源に接続される。第１駆動用トランジスタの他方の主電極領域は第１負荷に接続され、第２駆動用トランジスタの他方の主電極領域は第２負荷に接続される。動作制限回路は、第１駆動用トランジスタの第１制御電極及び第２駆動用トランジスタの第２制御電極に接続される。

　ここで、動作制限回路は、第１駆動用トランジスタ又は第２駆動用トランジスタの一方をオン動作させる１つの制御信号が入力すると、第１駆動用トランジスタ又は第２駆動用トランジスタの一方をオン動作させる。また、動作制限回路は、第１駆動用トランジスタ及び第２駆動用トランジスタの双方をオン動作させる複数の制御信号が入力すると、第１駆動用トランジスタ及び第２駆動用トランジスタの双方をオフ動作させる。このため、第１駆動用トランジスタ及び第２駆動用トランジスタの双方が同時にオン動作することが無いので、双方のオン動作に伴う過電流の発生が無くなる。加えて、動作制限回路では、１つの制御信号によるオン動作と複数の制御信号によるオフ動作を実現する回路構成が、小さい面積により簡易に実現することができる。

　本発明の第２実施態様に係る駆動回路は、第１実施態様に係る駆動回路において、動作制限回路は、第１駆動用トランジスタに入力される制御信号と第２駆動用トランジスタに入力される制御信号との論理積の制御信号を第１駆動用トランジスタの第１制御電極に出力する第１論理積回路と、第２駆動用トランジスタに入力される制御信号と第１駆動用トランジスタに入力される制御信号との論理積の制御信号を第２駆動用トランジスタの第２制御電極に出力する第２論理積回路と、を備えている。

　第２実施態様に係る駆動回路では、動作制限回路は第１論理積回路及び第２論理積回路を備える。第１論理積回路、第２論理積回路は、いずれも小さい面積により簡易に実現可能である。

　本発明の第３実施態様に係る駆動回路は、第２実施態様に係る駆動回路において、動作制限回路は、第２駆動用トランジスタに入力される制御信号の論理和の制御信号を第１論理積回路に出力する第１論理和回路又は第１否定回路と、第１駆動用トランジスタに入力される制御信号の論理和の制御信号を第２論理積回路に出力する第２論理和回路又は第２否定回路と、を備えている。

　第３実施態様に係る駆動回路では、動作制限回路は、第１論理和回路又は第１否定回路と第２論理和回路又は第２否定回路とを備える。これらの論理回路は、いずれも小さい面積により簡易に実現可能である。

　本発明によれば、過電流に対して保護することができ、回路規模を小さくして複数の負荷を駆動することができる駆動回路を提供することができるという優れた効果を有する。

本発明の第１実施の形態に係る駆動回路及びこの駆動回路を含む駆動システムの回路ブロック図である。本発明の第２実施の形態に係る駆動回路及びこの駆動回路を含む駆動システムの回路ブロック図である。

　以下、図１及び図２を用いて、本発明の実施の形態に係る駆動回路及びこの駆動回路を含む駆動システムを説明する。

　［第１実施の形態］
　（駆動回路及び駆動システムの構成）
　図１を用いて、本発明の第１実施の形態に係る駆動回路及び駆動システムを説明する。図１に示されるように、駆動システム１０は、半導体集積回路として構成された駆動回路１２と、駆動回路１２の入力側に設けられたスイッチ回路１４と、駆動回路１２の出力側に設けられた負荷１６とを含んで構成されている。

　スイッチ回路１４は、本実施の形態では、４つのスイッチ素子１４Ａ～１４Ｄを備えている。スイッチ素子１４Ａ～１４Ｄのそれぞれの一端は固定電源３０に接続されている。固定電源３０は、例えば車載用バッテリから図示省略の電源回路を経て回路動作に必要な電圧に調整された電源電圧Ｖｃｃを供給する。電源電圧Ｖｃｃは例えば５Ｖとされ、電源電圧Ｖｃｃは駆動回路１２を駆動する制御信号として使用される。スイッチ素子１４Ａ～１４Ｄの他端はそれぞれ駆動回路１２の入力端子２６Ａ～２６Ｄに接続されている。

　負荷１６はスイッチ素子１４Ａ～１４Ｄによりそれぞれ駆動される４つの負荷素子１６Ａ～１６Ｄを備えている。本実施の形態において、それぞれの負荷素子１６Ａ～１６ＤにはＬＥＤ（light emitting diode）が使用されている。負荷素子１６Ａ～１６Ｄの一端側のアノード領域は固定電源３２に接続されている。固定電源３２は電源電圧Ｖｃｃを供給する。負荷素子１６Ａ～１６Ｄの他端側のカソード領域はそれぞれ駆動回路１２の出力端子２８Ａ～２８Ｄに接続されている。

　駆動回路１２は、出力回路１８と、動作制限回路２０とを含んで構成されている。詳しく説明すると、出力回路１８は、４つの負荷素子１６Ａ～１６Ｄに対応させた４つの駆動用トランジスタ１８Ａ～１８Ｄを含んで構成されている。駆動用トランジスタ１８Ａは本実施の形態では第１駆動用トランジスタとして使用され、駆動用トランジスタ１８Ｂは第２駆動用トランジスタとして使用される。また、駆動用トランジスタ１８Ｂが第１駆動用トランジスタとして使用される場合、駆動用トランジスタ１８Ｃは第２駆動用トランジスタとして使用される。同様に、駆動用トランジスタ１８Ｃが第１駆動用トランジスタとして使用される場合、駆動用トランジスタ１８Ｄは第２駆動用トランジスタとして使用される。

　駆動用トランジスタ１８Ａ～１８Ｄはいずれも同一構造のｎチャネル型絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ：Insulated Gate Field Effect Transistor）により構成されている。ＩＧＦＥＴには金属－酸化物－半導体型電界効果トランジスタ（MOSFET：Metal
Oxide Semiconductor Field Effect Transistor）、金属－絶縁物－半導体型電界効果トランジスタ（MISFET：Metal Insulator Semiconductor Field Effect Transistor）等が含まれている。駆動用トランジスタ１８Ａ～１８Ｄのそれぞれの一方の主電極領域はソース領域として使用され、このソース領域は固定電源３４に接続されている。固定電源３４は、電源電圧Ｖｃｃと異なり、電源電圧Ｖｃｃよりも低い例えば０Ｖ（接地）に設定されている。駆動用トランジスタ１８Ａ～１８Ｄの他方の主電極領域はドレイン領域である。駆動用トランジスタ１８Ａのドレイン領域は配線４０及び出力端子２８Ａを介して負荷素子１６Ａの他端に接続されている。同様に、駆動用トランジスタ１８Ｂのドレイン領域は配線４０及び出力端子２８Ｂを介して負荷素子１６Ｂの他端に接続されている。駆動用トランジスタ１８Ｃのドレイン領域は配線４０及び出力端子２８Ｃを介して負荷素子１６Ｃの他端に接続されている。そして、駆動用トランジスタ１８Ｄのドレイン領域は配線４０及び出力端子２８Ｄを介して負荷素子１６Ｄの他端に接続されている。

　動作制限回路２０は、４つの駆動用トランジスタ１８Ａ～１８Ｄに対応させた４つの論理積（ＡＮＤ）回路２２Ａ～２２Ｄと、４つの論理和（ＯＲ）回路２４Ａ～２４Ｄとを組み合わせた論理回路により構成されている。第１論理和回路としての論理和回路２４Ａは第１論理積回路としての論理積回路２２Ａの前段に設けられ、論理和回路２４Ａの３つの入力は入力端子２６Ａ以外の入力端子２６Ｂ～２６Ｄに接続されている。論理和回路２４Ａの出力は論理積回路２４Ａの一方の入力に接続されている。論理積回路２２Ａの他の入力は入力端子２６Ａに接続され、論理積回路２２Ａの出力は駆動用トランジスタ１８Ａの制御電極としてのゲート電極に接続されている。

　論理積回路２２Ａ及び論理和回路２４Ａは、駆動用トランジスタ１８Ａをオン動作させる１つの制御信号が入力すると、駆動用トランジスタ１８Ａをオン動作させる。また、論理積回路２２Ａ及び論理和回路２４Ａは、駆動用トランジスタ１８Ａと他の駆動用トランジスタ１８Ｂ～１８Ｄの少なくともいずれか１つとをオン動作させる複数の制御信号が入力すると、駆動用トランジスタ１８Ａを含み制御信号が入力される駆動用トランジスタ１８Ｂ～１８Ｄのいずれかをオフ動作させる。

　同様の構成により、第２論理和回路としての論理和回路２４Ｂは第２論理積回路としての論理積回路２２Ｂの前段に設けられ、論理和回路２４Ｂの３つの入力は入力端子２６Ｂ以外の入力端子２６Ａ、２６Ｃ及び２６Ｄに接続されている。論理和回路２４Ｂの出力は論理積回路２２Ｂの一方の入力に接続されている。論理積回路２２Ｂの他の入力は入力端子２６Ｂに接続され、論理積回路２２Ｂの出力は駆動用トランジスタ１８Ｂのゲート電極に接続されている。論理積回路２２Ｂ及び論理和回路２４Ｂは、駆動用トランジスタ１８Ｂをオン動作させる１つの制御信号が入力すると、駆動用トランジスタ１８Ｂをオン動作させる。また、論理積回路２２Ｂ及び論理和回路２４Ｂは、駆動用トランジスタ１８Ｂと他の駆動用トランジスタ１８Ａ、１８Ｃ及び１８Ｄの少なくともいずれか１つとをオン動作させる複数の制御信号が入力すると、駆動用トランジスタ１８Ｂを含み制御信号が入力される駆動用トランジスタ１８Ａ、１８Ｃ及び１８Ｄのいずれかをオフ動作させる。

　論理和回路２４Ｃは論理積回路２２Ｃの前段に設けられ、論理和回路２４Ｃの３つの入力は入力端子２６Ｃ以外の入力端子２６Ａ、２６Ｂ及び２６Ｄに接続されている。論理和回路２４Ｃの出力は論理積回路２２Ｃの一方の入力に接続されている。論理積回路２２Ｃの他の入力は入力端子２６Ｃに接続され、論理積回路２２Ｃの出力は駆動用トランジスタ１８Ｃのゲート電極に接続されている。駆動用トランジスタ１８Ｃと同様に、論理積回路２２Ｂが第１論理積回路及び論理和回路２４Ｂが第１論理和回路として使用される場合、論理積回路２２Ｃは第２論理積回路及び論理和回路２４Ｃは第２論理和回路としてそれぞれ使用される。また、論理積回路２２Ｃは第１論理積回路及び論理和回路２４Ｃは第１論理和回路としてそれぞれ使用される。論理積回路２２Ｃ及び論理和回路２４Ｃは、駆動用トランジスタ１８Ｃをオン動作させる１つの制御信号が入力すると、駆動用トランジスタ１８Ｃをオン動作させる。また、論理積回路２２Ｃ及び論理和回路２４Ｃは、駆動用トランジスタ１８Ｃと他の駆動用トランジスタ１８Ａ、１８Ｂ及び１８Ｄの少なくともいずれか１つとをオン動作させる複数の制御信号が入力すると、駆動用トランジスタ１８Ｃを含み制御信号が入力される駆動用トランジスタ１８Ａ、１８Ｂ及び１８Ｄのいずれかをオフ動作させる。

　論理和回路２４Ｄは論理積回路２２Ｄの前段に設けられ、論理和回路２４Ｄの３つの入力は入力端子２６Ｄ以外の入力端子２６Ａ～２６Ｃに接続されている。論理和回路２４Ｄの出力は論理積回路２２Ｄの一方の入力に接続されている。論理積回路２２Ｄの他の入力は入力端子２６Ｄに接続され、論理積回路２２Ｄの出力は駆動用トランジスタ１８Ｄのゲート電極に接続されている。駆動用トランジスタ１８Ｄと同様に、論理積回路２２Ｃが第１論理積回路及び論理和回路２４Ｃが第１論理和回路として使用される場合、論理積回路２２Ｄは第２論理積回路及び論理和回路２４Ｄは第２論理和回路としてそれぞれ使用される。論理積回路２２Ｄ及び論理和回路２４Ｄは、駆動用トランジスタ１８Ｄをオン動作させる１つの制御信号が入力すると、駆動用トランジスタ１８Ｄをオン動作させる。また、論理積回路２２Ｄ及び論理和回路２４Ｄは、駆動用トランジスタ１８Ｄと他の駆動用トランジスタ１８Ａ～１８Ｃの少なくともいずれか１つとをオン動作させる複数の制御信号が入力すると、駆動用トランジスタ１８Ｄを含み制御信号が入力される駆動用トランジスタ１８Ａ～１８Ｃのいずれかをオフ動作させる。

　（本実施の形態の作用及び効果）
　本実施の形態に係る駆動回路１２は、図１に示されるように、４つの負荷素子１６Ａ～１６Ｄを駆動する４つの駆動用トランジスタ１８Ａ～１８Ｄと、動作制限回路２０とを備える。例えばスイッチ素子１４Ａがオンとされ、他のスイッチ素子１４Ｂ～１４Ｄがオフとされると、固定電源３０からハイレベルの信号が入力端子２６Ａを通して動作制限回路２０の論理積回路２２Ａの他方の入力に入力する。一方、論理和回路２４Ａの３つの入力にはすべてロウレベルの信号が入力されるので、論理和回路２４Ａはハイレベルの信号を論理積回路２２Ａの一方の入力に出力する。論理積回路２２Ａは、２つの入力にハイレベルの信号が入力されるので、駆動用トランジスタ１８Ａのゲート電極にハイレベルの信号を出力し、駆動用トランジスタ１８Ａをオン動作させる。これにより、固定電源３２から負荷素子１６Ａ、出力端子２８Ａ及び駆動用トランジスタ１８Ａを通して固定電源３４に電流が流れる。負荷素子１６ＡにはＬＥＤが使用されているので、電流が流れるとＬＥＤが発光する。

　ここで、何らかの異常入力によりスイッチ素子１４Ａ及びスイッチ素子１４Ｂが同時にオンとされた際に、入力端子２６Ａ及び入力端子２６Ｂを通して動作制限回路２０の論理積回路２２Ａ及び論理積回路２２Ｂの他方の入力にハイレベルの信号が入力する。論理和回路２４Ａでは、３つの入力のうち１つにハイレベルの信号が入力されるが、他の２つにはロウレベルの信号が入力される。このため、論理和回路２４Ａの出力はロウレベルの信号とされ、論理積回路２２Ａの出力もロウレベルの信号となるので、駆動用トランジスタ１８Ａはオフ動作とされる。一方、論理和回路２４Ｂでは、３つの入力のうち１つにハイレベルの信号が入力されるが、他の２つにはロウレベルの信号が入力される。このため、論理和回路２４Ｂの出力はロウレベルの信号とされ、論理積回路２２Ｂの出力もロウレベルの信号となるので、駆動用トランジスタ１８Ａと同様に、駆動用トランジスタ１８Ｂはオフ動作とされる。すなわち、複数の負荷素子１６Ａ～１６Ｄを同時に駆動する必要が無い場合に、予め複数の駆動用トランジスタ１８Ａ～１８Ｄを同時にオン動作させない機能が動作制限回路２０に設けられている。

　このため、複数の駆動用トランジスタ１８Ａ～１８Ｄが同時にオン動作することが無いので、駆動システム１０では、駆動回路１２に流れ込む過電流の発生が無くなる。加えて、動作制限回路２０では、１つの制御信号によるオン動作と複数の制御信号によるオフ動作を実現する回路構成が、駆動用トランジスタ１８Ａ～１８Ｄの例えばゲート幅寸法よりも小さいゲート幅寸法を有する複数の素子、例えばＩＧＦＥＴにより構築されるので、小さい面積により簡易に実現可能である。従って、本実施の形態に係る駆動回路１２によれば、過電流に対して保護することができ、回路規模を小さくして複数の負荷素子１６Ａ～１６Ｄを駆動することができる。

　また、本実施の形態に係る駆動回路１２では、動作制限回路２０の論理積回路２２Ａ～２２Ｄが、上記の通り、駆動用トランジスタ１８Ａ～１８Ｄの例えばゲート幅寸法よりも小さいゲート幅寸法を有する複数の素子により構築される。論理積回路２２Ａ～２２Ｄは、小さい面積により形成され、しかも一般的な論理回路を用いて簡易に構成可能である。

　さらに、本実施の形態に係る駆動回路１２では、動作制限回路２０の論理和回路２４Ａ～２４Ｄも、論理積回路２２Ａ～２２Ｄと同様に、小さい面積により形成され、しかも一般的な論理回路を用いて簡易に構成することができる。

　また、本実施の形態に係る駆動回路１２では、過電流の発生が無くなるので、駆動用トランジスタ１８Ａ～１８Ｄのそれぞれと出力端子２８Ａ～２８Ｄのそれぞれとを接続する配線４０の例えば配線幅を小さくすることができる。この点でも、駆動回路１２の回路規模を小さくすることができる。

　［第２実施の形態］
　図２を用いて、本発明の第２実施の形態に係る駆動回路１２及び駆動システム１０を説明する。なお、本実施の形態において、第１実施の形態に係る駆動回路１２及び駆動システム１０の構成要素と同一又は同等の機能を有する構成要素には同一符号を付し、重複する説明は省略する。

　（駆動回路及び駆動システムの構成）
　図２に示されるように、本実施の形態に係る駆動回路１２は、駆動システム１０の２個の負荷素子１６Ａ及び負荷素子１６Ｂを有する負荷１６を駆動する構成とされている。このため、駆動回路１２は、２個の第１駆動用トランジスタとしての駆動用トランジスタ１８Ａと第２駆動用トランジスタとしての駆動用トランジスタ１８Ｂとを備えている。そして、駆動回路１２は、これらの駆動用トランジスタ１８Ａ及び駆動用トランジスタ１８Ｂの動作を制御する動作制限回路２０を備えている。

　動作制限回路２０では、第１実施の形態の動作制限回路２０の論理和回路２４Ａ及び論理和回路２４Ｂに代えて、否定（ＮＯＴ）回路４２Ａ及び否定回路４２Ｂが設けられている。否定回路４２Ａの入力は入力端子２６Ｂに接続され、出力は論理積回路２２Ａの一方の入力に接続されている。否定回路４２Ｂの入力は入力端子２６Ａに接続され、出力は論理積回路２２Ｂの一方の入力に接続されている。動作制限回路２０の動作は、第１実施の形態の動作制限回路２０の動作と同一である。

　本実施の形態に係る駆動回路１２及び駆動システム１０によれば、第１実施の形態に係る駆動回路１２及び駆動システム１０により得られる作用効果と同一の作用効果を得ることができる。

　［上記実施の形態の補足説明］
　本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において例えば以下の通り変形可能である。例えば、本発明は、負荷としてモータを使用してもよい。また、本発明は、駆動回路の駆動用トランジスタとしてバイポーラトランジスタを使用してもよい。また、本発明は、駆動システムの負荷として、３つ又は５つ以上の負荷素子を設けてもよい。この場合、駆動回路の駆動用トランジスタは負荷素子数と一致されている。

Claims

　一方の主電極領域が電源に接続され、他方の主電極領域が第１負荷及び第２負荷に別々に接続される第１駆動用トランジスタ及び第２駆動用トランジスタと、
　前記第１駆動用トランジスタの第１制御電極及び前記第２駆動用トランジスタの第２制御電極に接続され、前記第１駆動用トランジスタ又は前記第２駆動用トランジスタの一方をオン動作させる１つの制御信号が入力すると、当該第１駆動用トランジスタ又は当該第２駆動用トランジスタの一方をオン動作させ、前記第１駆動用トランジスタ及び前記第２駆動用トランジスタの双方をオン動作させる複数の制御信号が入力すると、当該第１駆動用トランジスタ及び当該第２駆動用トランジスタの双方をオフ動作させる動作制限回路と、
　を備えた駆動回路。
　前記動作制限回路は、
　前記第１駆動用トランジスタに入力される制御信号と前記第２駆動用トランジスタに入力される制御信号との論理積の制御信号を前記第１駆動用トランジスタの前記第１制御電極に出力する第１論理積回路と、
　前記第２駆動用トランジスタに入力される制御信号と前記第１駆動用トランジスタに入力される制御信号との論理積の制御信号を前記第２駆動用トランジスタの前記第２制御電極に出力する第２論理積回路と、
　を備えている請求項１に記載の駆動回路。
　前記動作制限回路は、
　前記第２駆動用トランジスタに入力される制御信号の論理和の制御信号を前記第１論理積回路に出力する第１論理和回路又は第１否定回路と、前記第１駆動用トランジスタに入力される制御信号の論理和の制御信号を前記第２論理積回路に出力する第２論理和回路又は第２否定回路と、
　を備えている請求項２に記載の駆動回路。