JPH10136647A - 電源回路 - Google Patents

Abstract

(57)【要約】 【課題】 電圧共振コンデンサの容量を上げることを可
能とし、結果として出力スイッチング素子の損失、及び
ノイズ量を抑え、スプリアス対策部品のコストを下げる
ことができる電源回路を提供すること。 【解決手段】 入力電源電圧Ｅi が上昇または下降する
と、その電圧に見合った検出信号が検出回路２５より出
力され、この信号はデッドタイム可変可能な制御回路２
４Ａに加えられる。これによりデッドタイムを入力電源
電圧Ｅi の高低に応じてダイナミックに増減することが
でき、電圧共振コンデンサ１１の容量を上げることが可
能となるため、出力スイッチング素子の損失及びノイズ
量の軽減を比較的低コストで実現することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はテレビジョン受像機
などの電子機器に用いる電源回路に関するもので、特に
出力スイッチ素子の損失及びノイズ量の軽減を図った電
源回路に関する。

【０００２】

【従来の技術】最近の電子機器においては、ＩＣ化によ
る高性能，小形，軽量化が進むとともに、これらの装置
に不可欠な電源装置についても同様に高性能，小形，軽
量化が要求される。この要求を満たす安定化電源とし
て、スイッチング方式による電源回路がある。

【０００３】スイッチング方式による安定化直流電源回
路は、入力の直流電源電圧をトランジスタなどの高速ス
イッチング素子でオン，オフし、そのオン時間を変化さ
せたり、オン・オフ周波数を変化させることによって、
出力として得られる直流電圧を一定とするように制御す
るものである。

【０００４】スイッチング電源回路には種々の方式があ
るが、ここでは高周波インバータによるＤＣ−ＤＣコン
バータ方式の電源回路について説明する。

【０００５】図４は、従来の電源回路の回路図を示す。
図４において、商用交流電源１からの電源電圧はブリッ
ジ整流ダイオード回路で構成される整流回路２で全波整
流され、さらに平滑コンデンサ３で平滑されて、ＤＣ−
ＤＣコンバータ３０に供給される。

【０００６】ＤＣ−ＤＣコンバータ３０は、前記平滑コ
ンデンサ３の正極側の出力端と基準電位点間に、ＭＯＳ
ＦＥＴで構成される第１，第２のスイッチング素子
４，５を直列に接続し、これら第１，第２のスイッチン
グ素子４，５の各スイッチング電流とは逆方向に電流が
流れる極性に前記第１，第２のスイッチング素子４，５
のそれぞれと並列に第１，第２のダイオード６，７が配
置されている。即ち、第１のスイッチング素子４のドレ
イン，ソースにそれぞれ第１のダイオード６のカソー
ド，アノードが配置され、第２のスイッチング素子５の
ドレイン，ソースにそれぞれ第２のダイオード７のカソ
ード，アノードが配置されている。これらの第１，第２
のダイオード６，７は、ＭＯＳ ＦＥＴがその構成上内
蔵している寄生ダイオードである。

【０００７】第１，第２のスイッチング素子４，５の各
ゲートには、制御回路２４から第１，第２のスイッチン
グ素子４，５を交互にオン，オフさせるためのゲートパ
ルスが供給されるようになっている。第１のスイッチン
グ素子４と第１のダイオード６から成る第１の並列回路
と第２のスイッチング素子５と第２のダイオード７から
成る第２の並列回路との接続点と、基準電位点との間
に、トランス８の１次コイル９と電流共振コンデンサ１
０の直列回路を接続する一方電圧共振コンデンサ１１を
接続し、トランス８の２次コイル１２から所定の交流電
圧を出力させるようにしている。

【０００８】第１のスイッチング素子４と第１のダイオ
ード６の第１の並列回路、第２のスイッチング素子５と
第２のダイオード７の第２の並列回路、１次コイル９と
共振コンデンサ１０の直列回路、及び制御回路２４は、
直流を交流に変換するハーフブリッジ型の高周波インバ
ータ３１を構成している。

【０００９】トランス８の２次コイル１２の一端は整流
ダイオード１３を介して直流電圧出力端子１６に接続
し、２次コイル１２の他端は整流ダイオード１４を介し
て直流電圧出力端子１６に接続し、２次コイル１２の中
点は基準電位点に接続し、ダイオード１３，１４の各カ
ソードの接続点と基準電位点との間には、平滑コンデン
サ１５が接続されている。トランス８の２次コイル１２
側に構成される、各アノードが２次コイル１２の両端に
接続し各カソードが共通接続した整流ダイオード１３，
１４と、２次コイル１２の中点に接続したアースライン
とは、全波整流回路を構成している。

【００１０】直流電圧出力端子１６からの直流電圧ＥB
は抵抗１７を介して誤差増幅器１８に供給されており、
この誤差増幅器１８で基準値との誤差出力を得、その誤
差出力に応じて抵抗１９と発光ダイオード２１の直列回
路に電流が流れ、発光ダイオード２１と受光トランジス
タ２２によるフォトカプラ２０を通して、誤差信号が受
光トランジスタ２２側へ伝達され、抵抗２３を経て制御
回路２４へ制御信号として帰還されるようになってい
る。制御回路２４は、ＭＯＳ ＦＥＴである第１，第２
のスイッチング素子４，５を交互にオン，オフさせる制
御を行うもので、前記の帰還された制御信号によって第
１，第２のスイッチング素子４，５に供給するゲートパ
ルスの周波数を変え、第１，第２のスイッチング素子
４，５のオン，オフの周波数を制御することによって、
出力電圧ＥB を常に一定とするよう制御する。

【００１１】次に、図４の回路の動作を図５を参照して
説明する。図５(a) 〜(f) は、図４におけるＤＣ−ＤＣ
コンバータ３０の各部の電圧及び電流の波形を示す図で
ある。

【００１２】図５(a) ，(b) のＶG1，ＶG2はそれぞれ第
１，第２のスイッチング素子４，５のゲートパルスを示
している。Ｔ1 は第１のダイオード６又は第１のスイッ
チング素子４が導通している期間、Ｔ2 は第２のダイオ
ード７又は第２のスイッチング素子５が導通している期
間、Ｔはスイッチング動作の１周期を示し、１周期Ｔに
は、１周期の動作における、両方のスイッチング素子
（第１のスイッチング素子４と第１のダイオード６、及
び第２のスイッチング素子５と第２のダイオード７）が
共に非導通となる期間（デッドタイムｔd ）が設けられ
ている。図５(c)のＶCiは電流共振コンデンサ１０に生
じる正弦波電圧（共振電圧）を示す。図５(c) における
Ｅi は、ブリッジ整流ダイオード回路２で全波整流した
電圧を平滑コンデンサ３で平滑して得られる入力電圧で
ある。図５(d) のＩr は１次コイル９及び電流共振コン
デンサ１０に流れる正弦波電流（共振電流）を示す。こ
の電流Ｉr の正方向は、図４の矢印にて示す方向であ
る。図５(e) ，(f) のＶDS1 ，ＶDS2 はそれぞれ第１，
第２のスイッチング素子４，５のドレイン・ソース間電
圧を示す。

【００１３】図６(a) 〜(f) は、高周波インバータの出
力電流である電流Ｉr についての、１周期の動作を説明
するための図である。以下、図４，図５及び図６を参照
して説明する。

【００１４】図６(f) に示すように１周期前の期間４′
におけるｔ4 時刻に第２のスイッチング素子５のゲート
パルスＶG2がなくなると第２のスイッチング素子５はオ
フする。このとき、第１のスイッチング素子４もオフし
ており、デッドタイム期間ｔd に相当する。同時にイン
バータ出力回路は開路状態となるため、スイッチングト
ランス８の１次コイル９のインダクタンス（ＬＰ）と電
圧共振コンデンサ１１（ＣV ）とが並列共振し、ハーフ
ブリッジ回路の中点電圧（＝ＶDS＝ＶB ）は徐々に上昇
し、期間４′（ｔ＝ｔ4 〜ｔ4 ′）の間にアースから電
流共振コンデンサ１０とスイッチングトランス８の１次
コイル９を通り電圧共振コンデンサ１１に流れ込んでい
た電流Ｉr は時刻０に第１のダイオード６を通り、図６
(a) に示す期間１（ｔ＝０〜ｔ1 ；第１のダンパー期
間）だけ流れる。

【００１５】時刻ｔ＝０以降はすでにゲートパルスＶG1
が第１のスイッチング素子４に供給されているため時刻
ｔ1 に達し、電流が正になると第１のダイオード６はオ
フし、電流Ｉr は第１のスイッチング素子４を通り図６
(b) に示すように期間２（ｔ＝ｔ1 〜ｔ2 ）だけ流れ
る。次に、時刻ｔ2 に至るとゲートパルスＶG1がなくな
るため第１のスイッチング素子４はオフし、このとき両
方のスイッチング素子４，５が共に非導通となるため
（デッドタイムｔd ）、インバータ出力回路は開路状態
となりハーフブリッジ回路の中点電圧（＝ＶDS＝ＶB ）
は徐々に下降し、電流Ｉr はアースから電圧共振コンデ
ンサ１１を通りスイッチングトランス８の１次コイル９
と電流共振コンデンサ１０に図６(c) に示すように期間
２′（ｔ＝ｔ2 〜ｔ2′；電圧共振期間）だけ流れる。

【００１６】ハーフブリッジ回路の中点電圧（＝ＶDS＝
ＶB ）が零になる時刻ｔ2 ′で第２のダイオード７がオ
ンし、電流Ｉr は第２のダイオード７を通り図６(d) に
示すように期間３（ｔ＝ｔ2 ′〜ｔ3 ；第２のダンパー
期間）だけ流れる。時刻ｔ2′以降はすでにゲートパル
スＶGSが第２のスイッチング素子５に供給されているた
め時刻ｔ3 に達し、電流Ｉr が負の期間に入ると第２の
ダイオード７はオフし、電流Ｉr は第２のスイッチング
素子５を通り図６(e) に示すように期間４（ｔ＝ｔ3 〜
ｔ4 ）の間流れる。時刻ｔ4 に第２のスイッチング素子
５のゲートパルスＶG2がなくなり、第２のスイッチング
素子５がオフするとハーフブリッジ回路の中点電圧（＝
ＶDS＝ＶB ）は徐々に上昇し、電流Ｉr はアースから電
流共振コンデンサ１０とスイッチングトランス８の１次
コイル９を通り電圧共振コンデンサ１１に図６(f) に示
すように期間４′（ｔ＝ｔ4 〜ｔ4´ ；電圧共振期間）
の間流れ、時刻ｔ＝０の動作に戻る。

【００１７】以上の１周期の動作における電圧共振期間
（上記期間２′，期間４′）は電圧共振コンデンサ１１
の容量により決定されその容量はデッドタイムｔd （両
方のスイッチング素子４，５が共に非導通となる期間）
により制限される。

【００１８】図７に、デッドタイムの許容範囲を示す。
図７は図５におけるｔ＝ｔ2 〜ｔ3を拡大した図であ
る。図７(a) は第２のスイッチング素子５のドレイン・
ソース間電圧ＶDS2（＝ＶB）、図７(b) は第２のスイッ
チング素子５のドレイン電流ＩD2 、図７(c) は第２の
スイッチング素子５のゲートパルス電圧ＶG2 、図７(d)
は第１のスイッチング素子４のゲートパルス電圧ＶG1
を示している。

【００１９】図７において、時刻ｔ2 では、第１のスイ
ッチング素子４のゲートパルスＶG1がなくなると第１の
スイッチング素子４がオフ、時刻ｔ2 前に、電圧共振コ
ンデンサ１１に交流電源１の電圧を整流・平滑した電圧
（入力電圧Ｅi ）で蓄積されていた電荷の放電を開始し
徐々に下降する。放電が完了した時点（時刻ｔ2´ ；第
２のスイッチング素子５のドレイン・ソース間電圧ＶDS
2（ＶB）＝０）で第２のスイッチング素子５の寄生ダイ
オード７がオンし、ダンパー期間を経て時刻ｔ3 に至
る。

【００２０】この一連の動作において第２のスイッチン
グ素子５ゲートパルスＶG2の立ち上がるタイミング、即
ち第２のスイッチング素子５のオンするタイミングは、
第２のスイッチング素子５の寄生ダイオード７のオン期
間（ダンパー期間）内でなくてはならない。ここでデッ
ドタイムｔd は制御回路２４により一意的に決められて
いる期間であるため、電圧共振期間ＴV 及び第２のスイ
ッチング素子５の寄生ダイオード７のオン期間（ダンパ
ー期間）ＴD は逆にデッドタイムｔd に制限されること
になり、以下の条件を満足できない場合、スイッチング
素子であるＭＯＳ ＦＥＴのオン特性の悪化（オンロス
という）、及びノイズ量が増加する。

【００２１】 ＴV ＜ デッドタイムｔd ＜ ＴV ＋ＴD ……(Ａ) ここで、ＴV ；電圧共振動作期間（第１のスイッチング
素子４のオフ〜第２のスイッチング素子５の寄生ダイオ
ード７のオンまでの期間） ＴD ；第２のスイッチング素子５の寄生ダイオード７の
オン期間（ダンパー期間） このときのデッドタイムマージンは、−側マージンが
(Ａ)式より電圧共振期間ＴV からデッドタイムｔd を引
いた値（ＴV −ｔd）で表し、＋側マージンが(Ａ)式よ
り（電圧共振期間ＴV ＋ダンパー期間ＴD ）からデッド
タイムｔd を引いた値（ＴV ＋ＴD −Ｔd ）によってそ
れぞれ表される。

【００２２】また、図７に示すｔ＝ｔ2 〜ｔ3 期間にお
いてデッドタイムマージンは入力電圧Ｅi により変化
し、点線波形(1)で示すように入力電圧Ｅiが高くなる程
−側マージンは少なくなり、また点線波形(2)で示すよ
うに入力電圧Ｅiが低くなる程＋側マージンは少なくな
る。この傾向は、入力交流電源１がワイドレンジ（ＡＣ
１１０〜２４０Ｖ）即ち電源電圧の変化範囲が広い程、
顕著に表れデッドタイムマージン、特に−側マージンを
ある程度確保するためには電圧共振期間ＴV を長くする
ことができず、従来の共振回路では電圧共振コンデンサ
１１の容量を上げられないのが現状である。このため出
力側となるスイッチング素子４又は５に掛かるドレイン
・ソース間電圧ＶDSの時間変化ｄｖ／ｄｔが抑えられず
スイッチング素子であるＭＯＳ ＦＥＴのオフ特性の悪
化（オフロスという）及びノイズ量の軽減が難しいこと
で、スプリアス対策部品など、コストアップを招いてい
る。

【００２３】

【発明が解決しようとする課題】上記の如く、従来のＤ
Ｃ−ＤＣコンバータは電圧共振コンデンサの容量を上げ
ることができず、出力側スイッチング素子のオン，オフ
時の損失及びノイズの軽減が難しく、スプリアス対策部
品がコスト高となる欠点があった。

【００２４】そこで、本発明は上記の問題に鑑み、電圧
共振コンデンサの容量を上げることを可能とし、結果と
して出力スイッチング素子の損失、及びノイズ量を抑
え、使用部品のコストを下げることができる電源回路を
提供することを目的とするものである。

【００２５】

【課題を解決するための手段】請求項１記載の発明によ
る電源回路は、交流電源と、前記交流電源の電圧を全波
整流する整流回路と、前記整流回路で整流された電圧を
平滑する平滑回路と、前記平滑回路で平滑された直流電
圧を、２つのスイッチング素子を交互にオン／オフ動作
させる高周波インバータで交流にした後、トランスで所
定の電圧に変換してから、整流・平滑して所望の直流電
圧を出力電圧として得、該出力電圧を検出した値に基づ
いて前記高周波インバータのスイッチング周波数を変化
させ、前記出力電圧が一定となるよう制御することが可
能であり、さらに前記２つのスイッチング素子を同時に
オフさせている期間（デッドタイム）を設定することが
可能なＤＣ−ＤＣコンバータと、前記整流回路で整流さ
れた電圧を検出し、該検出電圧により前記デッドタイム
を前記交流電源の電源電圧の変化に応じて変化させる検
出手段とを具備したものである。

【００２６】請求項１記載の発明によれば、入力電源電
圧を検出する検出手段を設け、この検出された信号をデ
ッドタイム可変可能な制御回路に伝える構成とすること
で、デッドタイムを入力電源電圧の変化に応じて可変す
ることができ、電圧共振コンデンサの容量を上げること
が可能となり、出力スイッチング素子の損失、及びノイ
ズ量の軽減を図ることができる。

【００２７】請求項２記載の発明は、請求項１に記載の
電源回路における前記ＤＣ−ＤＣコンバータは、第１の
スイッチング素子とこの第１のスイッチング素子のスイ
ッチング電流とは逆方向に電流が流れる極性に前記第１
のスイッチング素子と並列に第１のダイオードが接続さ
れ、前記第１のスイッチング素子と前記第１のダイオー
ドのカソードとの接続点には前記整流回路からの直流電
圧が供給される第１の並列回路と、第２のスイッチング
素子とこの第２のスイッチング素子のスイッチング電流
とは逆方向に電流が流れる極性に前記第２のスイッチン
グ素子と並列に第２のダイオードが接続され、前記第２
のスイッチング素子と前記第２のダイオードのカソード
との接続点は前記第１のスイッチング素子と前記第１の
ダイオードのアノードとの接続点に接続され、前記第２
のスイッチング素子と前記第２のダイオードのアノード
との接続点は基準電位点に接続される第２の並列回路
と、前記第１の並列回路と前記第２の並列回路との接続
点と基準電位点との間に接続された電圧共振コンデンサ
と、前記第１の並列回路と前記第２の並列回路との接続
点と基準電位点との間に、１次コイルと電流共振コンデ
ンサの直列回路が接続され、２次コイルに所定の交流電
圧を出力するトランスと、このトランスの２次コイルに
発生する交流電圧を、整流・平滑して出力する第３の整
流回路と、前記第１のスイッチング素子と前記第２のス
イッチング素子を交互にオン，オフさせるものであっ
て、前記第３の整流回路からの直流電圧を検出した電圧
に基づいて前記第１，第２のスイッチング素子のオン，
オフ周波数を変化させ、前記第３の整流回路からの直流
電圧が一定となるよう制御することが可能であり、さら
に前記第１，第２のスイッチング素子を同時にオフさせ
ている期間（デッドタイム）を前記検出手段からの制御
信号により設定することが可能な制御回路とを具備した
ものである。

【００２８】請求項３記載の発明は、請求項１又は２に
記載の電源回路における前記検出手段は、前記整流回路
の出力端と基準電位点との間に直列接続した第１，第２
の抵抗で構成され、交流電源電圧を検出する検出回路
と、前記検出回路で検出された電圧を、第３の抵抗を通
してデッドタイム制御信号として出力する伝達回路とを
具備したことを特徴とする。

【００２９】請求項３記載の発明によれば、入力電源電
圧が上昇または下降すると、その電圧に見合った検出信
号が検出回路より出力され、この信号はデッドタイム可
変可能な制御回路に加えられる。これにより、デッドタ
イムを入力電源電圧に応じてダイナミックに可変するこ
とができ、電圧共振コンデンサの容量を上げることが可
能となるため、出力スイッチング素子の損失及びノイズ
量の軽減が比較的低コストで実現することができる。

【００３０】

【発明の実施の形態】発明の実施の形態について図面を
参照して説明する。図１は本発明の一実施例の電源回路
を示す回路図である。図４と同一機能を有する部分には
同一符号を付して説明する。

【００３１】図１においては、制御回路２４Ａとしては
デッドタイム可変可能な制御回路とし、図４の従来回路
における整流回路２の出力端と基準電位点との間に、抵
抗２６，２７を直列接続して構成される検出回路２５
と、この検出回路２５の抵抗２６，２７の接続点で検出
された電圧を、抵抗２８を介してデッドタイム制御信号
としてデッドタイム可変可能な前記制御回路２４Ａに供
給する構成としたものである。検出電圧は、制御回路２
４Ａのデッドタイム制御ピンに供給されるようになって
いる。

【００３２】図１において、商用交流電源１からの電源
電圧はブリッジ整流ダイオード回路で構成される整流回
路２で全波整流され、さらに平滑コンデンサ３で平滑さ
れて、ＤＣ−ＤＣコンバータ３０Ａに供給される。

【００３３】ＤＣ−ＤＣコンバータ３０Ａは、前記平滑
コンデンサ３の正極側の出力端と基準電位点間に、ＭＯ
Ｓ ＦＥＴで構成される第１，第２のスイッチング素子
４，５を直列に接続し、これら第１，第２のスイッチン
グ素子４，５の各スイッチング電流とは逆方向に電流が
流れる極性に前記第１，第２のスイッチング素子４，５
のそれぞれと並列に第１，第２のダイオード６，７が配
置されている。即ち、第１のスイッチング素子４のドレ
イン，ソースにそれぞれ第１のダイオード６のカソー
ド，アノードが配置され、第２のスイッチング素子５の
ドレイン，ソースにそれぞれ第２のダイオード７のカソ
ード，アノードが配置されている。これらの第１，第２
のダイオード６，７は、ＭＯＳ ＦＥＴがその構成上内
蔵している寄生ダイオードである。

【００３４】第１，第２のスイッチング素子４，５の各
ゲートには、制御回路２４Ａから第１，第２のスイッチ
ング素子４，５を交互にオン，オフさせるためのゲート
パルスが供給されるようになっている。第１のスイッチ
ング素子４と第１のダイオード６から成る第１の並列回
路と第２のスイッチング素子５と第２のダイオード７か
ら成る第２の並列回路との接続点と、基準電位点との間
に、トランス８の１次コイル９と電流共振コンデンサ１
０の直列回路を接続する一方電圧共振コンデンサ１１を
接続し、トランス８の２次コイル１２から所定の交流電
圧を出力させるようにしている。

【００３５】第１のスイッチング素子４と第１のダイオ
ード６の第１の並列回路、第２のスイッチング素子５と
第２のダイオード７の第２の並列回路、１次コイル９と
共振コンデンサ１０の直列回路、及び制御回路２４Ａ
は、直流を交流に変換するハーフブリッジ型の高周波イ
ンバータ３１Ａを構成している。

【００３６】トランス８の２次コイル１２の一端は整流
ダイオード１３を介して直流電圧出力端子１６に接続
し、２次コイル１２の他端は整流ダイオード１４を介し
て直流電圧出力端子１６に接続し、２次コイル１２の中
点は基準電位点に接続し、ダイオード１３，１４の各カ
ソードの接続点と基準電位点との間には、平滑コンデン
サ１５が接続されている。トランス８の２次コイル１２
側に構成される、各アノードが２次コイル１２の両端に
接続し各カソードが共通接続した整流ダイオード１３，
１４と、２次コイル１２の中点に接続したアースライン
とは、全波整流回路を構成している。

【００３７】直流電圧出力端子１６からの直流電圧ＥB
は抵抗１７を介して誤差増幅器１８に供給されており、
この誤差増幅器１８で基準値との誤差出力を得、その誤
差出力に応じて抵抗１９と発光ダイオード２１の直列回
路に電流が流れ、発光ダイオード２１と受光トランジス
タ２２によるフォトカプラ２０を通して、誤差信号が受
光トランジスタ２２側へ伝達され、抵抗２３を経て制御
回路２４Ａへ制御信号として帰還されるようになってい
る。また、制御回路２４Ａには、前記検出回路２５から
の電源電圧の検出値が、デッドタイム制御信号として供
給されるようになっている。制御回路２４Ａは、ＭＯＳ
ＦＥＴである第１，第２のスイッチング素子４，５を
交互にオン，オフさせる制御を行うもので、前記の帰還
された制御信号によって第１，第２のスイッチング素子
４，５に供給するゲートパルスの周波数を変え、第１，
第２のスイッチング素子４，５のオン，オフの周波数を
制御することによって、出力電圧ＥB を常に一定とする
よう制御する一方、第１，第２のスイッチング素子４，
５を同時にオフさせている期間（デッドタイム）を入力
電源電圧Ｅi の変化に応じて変えるよう制御している。
入力電源電圧Ｅi が高くなると、制御回路２４Ａはスイ
ッチングゲートパルスＶG1，ＶG2を制御して、スイッチ
ングゲートパルスＶG1，ＶG2間のデッドタイムを大きく
するように制御する。

【００３８】次に、図１の動作を説明する。図１の回路
において、入力電源電圧（入力電圧Ｅi ）の上昇または
下降によって、抵抗２６，２７で分圧された電圧Ｅ1 も
同時に上昇、下降する。この検出電圧Ｅ1 は、抵抗２８
を介して制御回路２４Ａのデッドタイム制御ピンに伝え
られる。制御回路２４Ａは、予めこの検出電圧Ｅ1 が上
昇すると、デッドタイムが長くなるように設定される。

【００３９】図２は、入力電圧Ｅi に対するデッドタイ
ムｔd の変化の様子を示している。図２(a) は第２のス
イッチング素子５のドレイン・ソース間電圧ＶDS 、図
２(b)は第２のスイッチング素子５のドレイン電流（寄
生ダイオード７も含む）、図２(c) は第２のスイッチン
グ素子５のゲート電圧ＶG2、図２(d) は第１のスイッチ
ング素子４のゲート電圧ＶG1をそれぞれ示している。実
線は入力電圧Ｅi が低いときの波形を示し、点線は入力
電圧Ｅi が高いときの波形を示す。

【００４０】図２(a) に示すように、入力電圧Ｅi の上
昇と共に電圧共振期間も伸びるが、入力電圧Ｅi の上昇
を検出した後はゲート電圧ＶG2の立ち上がりが図２(c)
に示すように遅くなりデッドタイムが長くなるように動
作するため、図２(b) に示すように入力電圧Ｅi の上昇
（変化）に対する−側デッドタイムマージンを増加させ
ることができ、従来のように入力電圧Ｅi の上昇に伴う
デッドタイムマージンの減少を緩和することができる。
これにより、電圧共振期間を従来より長くすること、即
ち電圧共振コンデンサ１１の容量を上げることが可能と
なる。

【００４１】図３は、出力側となるスイッチング素子
（ＭＯＳ ＦＥＴ）４又は５のドレイン・ソース間電圧
ＶDSの時間変化ｄＶ／ｄｔとオンロスＰW の関係を説明
する図である。図３(a) は出力側スイッチング素子のド
レイン電流ＩD とドレイン・ソース間電圧ＶDSを示す。
本発明では、上述のように電圧共振期間を従来より長く
すること、即ち電圧共振コンデンサ１１の容量を上げる
ことが可能となり、コンデンサ１１の容量をあげること
により出力側スイッチング素子のドレイン・ソース間電
圧ＶDSは実線に示す波形から点線に示す波形のように傾
斜が緩やかとなり、ＶDSの時間変化ｄＶ／ｄｔを減少さ
せることができる。従って、図３(a) におけるＩD とＶ
DSとを掛け算して得られるオンロスＰW の波形は、図３
(b) に示すように、従来例（実線）から点線に示すよう
に小さなものとなり、オンロスを減少させることができ
る。なお、図３では、オンロスについて説明したが、オ
フロスについても同様に減少させることができる。

【００４２】

【発明の効果】以上述べたように本発明によれば、従来
の電源回路と比較し電圧共振コンデンサの容量を上げる
ことができるため、出力側スイッチング素子の損失及び
ノイズ量を軽減することが可能となり、従来必要であっ
たスプリアス対策部品のコストを下げることができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態の電源回路を示す回路
図。

【図２】図１の回路動作を説明する波形図。

【図３】図１の回路動作を説明する波形図。

【図４】従来の電源回路を示す回路図。

【図５】図４の回路動作を説明する波形図。

【図６】図４の回路動作を説明する波形図。

【図７】図４の回路動作を説明する波形図。

【符号の説明】

１…交流電源 ２…全波整流回路 ３…平滑コンデンサ ４，５…第１，第２のスイッチング素子（ＭＯＳ ＦＥ
Ｔ） ６，７…第１，第２のダイオード ８…トランス ９…１次コイル １０…電流共振コンデンサ １１…電圧共振コンデンサ １２…２次コイル １３，１４…整流ダイオード １３及び１４…全波整流回路 １５…平滑コンデンサ １６…安定化直流電圧の出力端子 １８…誤差増幅器 ２０…フォトカプラ ２４Ａ…制御回路 ３０Ａ…ＤＣ−ＤＣコンバータ ３１Ａ…高周波インバータ

Claims (3)

【特許請求の範囲】
1. 【請求項１】交流電源と、 前記交流電源の電圧を全波整流する整流回路と、 前記整流回路で整流された電圧を平滑する平滑回路と、 前記平滑回路で平滑された直流電圧を、２つのスイッチ
   ング素子を交互にオン／オフ動作させる高周波インバー
   タで交流にした後、トランスで所定の電圧に変換してか
   ら、整流・平滑して所望の直流電圧を出力電圧として
   得、該出力電圧を検出した値に基づいて前記高周波イン
   バータのスイッチング周波数を変化させ、前記出力電圧
   が一定となるよう制御することが可能であり、さらに前
   記２つのスイッチング素子を同時にオフさせている期間
   （デッドタイム）を設定することが可能なＤＣ−ＤＣコ
   ンバータと、 前記整流回路で整流された電圧を検出し、該検出電圧に
   より前記デッドタイムを前記交流電源の電源電圧の変化
   に応じて変化させる検出手段とを具備したことを特徴と
   する電源回路。
2. 【請求項２】前記ＤＣ−ＤＣコンバータは、 第１のスイッチング素子とこの第１のスイッチング素子
   のスイッチング電流とは逆方向に電流が流れる極性に前
   記第１のスイッチング素子と並列に第１のダイオードが
   接続され、前記第１のスイッチング素子と前記第１のダ
   イオードのカソードとの接続点には前記整流回路からの
   直流電圧が供給される第１の並列回路と、 第２のスイッチング素子とこの第２のスイッチング素子
   のスイッチング電流とは逆方向に電流が流れる極性に前
   記第２のスイッチング素子と並列に第２のダイオードが
   接続され、前記第２のスイッチング素子と前記第２のダ
   イオードのカソードとの接続点は前記第１のスイッチン
   グ素子と前記第１のダイオードのアノードとの接続点に
   接続され、前記第２のスイッチング素子と前記第２のダ
   イオードのアノードとの接続点は基準電位点に接続され
   る第２の並列回路と、 前記第１の並列回路と前記第２の並列回路との接続点と
   基準電位点との間に接続された電圧共振コンデンサと、 前記第１の並列回路と前記第２の並列回路との接続点と
   基準電位点との間に、１次コイルと電流共振コンデンサ
   の直列回路が接続され、２次コイルに所定の交流電圧を
   出力するトランスと、 このトランスの２次コイルに発生する交流電圧を、整流
   ・平滑して出力する第３の整流回路と、 前記第１のスイッチング素子と前記第２のスイッチング
   素子を交互にオン，オフさせるものであって、前記第３
   の整流回路からの直流電圧を検出した電圧に基づいて前
   記第１，第２のスイッチング素子のオン，オフ周波数を
   変化させ、前記第３の整流回路からの直流電圧が一定と
   なるよう制御することが可能であり、さらに前記第１，
   第２のスイッチング素子を同時にオフさせている期間
   （デッドタイム）を前記検出手段からの制御信号により
   設定することが可能な制御回路とを具備したことを特徴
   とする請求項１に記載の電源回路。
3. 【請求項３】前記検出手段は、 前記整流回路の出力端と基準電位点との間に直列接続し
   た第１，第２の抵抗で構成され、交流電源電圧を検出す
   る検出回路と、 前記検出回路で検出された電圧を、第３の抵抗を通して
   デッドタイム制御信号として出力する伝達回路とを具備
   したことを特徴とする請求項１又は２に記載の電源回
   路。