JP2010178437A - ドライバ回路およびそれを用いた電子機器 - Google Patents
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Abstract
【課題】デッドタイムの長さの設定値が短くなればなるほどその測定は難しい。
【解決手段】ドライバ回路100において、2つの出力トランジスタMH1、ML1は、第1電源電圧Vddと接地電位との間に直列に設けられる。デッドタイム生成回路30は、通常動作時は、2つの出力トランジスタMH1、ML1のオンオフを制御する駆動信号SH1’、SL1’に2つの出力トランジスタMH1、ML1が同時にオンとならないようにデッドタイム用遅延を付与して2つの出力トランジスタMH1、ML1に出力し、デッドタイム用遅延の長さのテスト時は、デッドタイム用遅延と所定の関係を有し、デッドタイム用遅延より長いテスト用のテスト用遅延を駆動信号に付与してトランジスタへ出力する。
【選択図】図1
【解決手段】ドライバ回路100において、2つの出力トランジスタMH1、ML1は、第1電源電圧Vddと接地電位との間に直列に設けられる。デッドタイム生成回路30は、通常動作時は、2つの出力トランジスタMH1、ML1のオンオフを制御する駆動信号SH1’、SL1’に2つの出力トランジスタMH1、ML1が同時にオンとならないようにデッドタイム用遅延を付与して2つの出力トランジスタMH1、ML1に出力し、デッドタイム用遅延の長さのテスト時は、デッドタイム用遅延と所定の関係を有し、デッドタイム用遅延より長いテスト用のテスト用遅延を駆動信号に付与してトランジスタへ出力する。
【選択図】図1
Description
本発明は、出力段にトランジスタを用いるドライバ回路に関する。
電源電圧と接地電位との間でトランジスタを直列に接続したハーフブリッジ型の出力回路では、直列に接続されたトランジスタが同時にオンとなると電源が接地に短絡された状態となり、トランジスタに過大な電流が流れ得る。したがって直列に接続されたトランジスタのオンオフを制御する際には、フェーズの切り替わりにデッドタイムと呼ばれる、全てのトランジスタがオフとなる期間を設けるのが一般的である。このデッドタイムの長さは出力回路ごとに適切な値に設定される(特許文献1参照)。
近年の電子回路の高速化に伴い、デッドタイムの長さの設定値も小さくなる傾向にある。デッドタイムの長さの設定値が短くなればなるほどその測定は難しくなる。特にデッドタイムの長さが100ns程度に設定される回路も有り、このレベルになると高価な高速のテスタが必要となる。
このような問題はハーフブリッジ型の出力回路に限らず、出力にトランジスタを用いるどのような出力回路、たとえばフルブリッジ型の出力回路においても起こりうる。
このような問題はハーフブリッジ型の出力回路に限らず、出力にトランジスタを用いるどのような出力回路、たとえばフルブリッジ型の出力回路においても起こりうる。
本発明はこうした状況に鑑みてなされたものであり、そのある態様の例示的な目的は、デッドタイムの長さが精度良く測定されるドライバ回路の提供にある。
本発明のある態様は、ドライバ回路に関する。このドライバ回路は、第1固定電圧と、第1固定電圧とは異なる第2固定電圧との間に直列に設けられた2つの出力トランジスタと、通常動作時は、2つの出力トランジスタのオンオフを制御する駆動信号に2つの出力トランジスタが同時にオンとならないようにデッドタイム用遅延を付与して2つの出力トランジスタに出力し、デッドタイム用遅延の長さのテスト時は、デッドタイム用遅延と所定の関係を有し、デッドタイム用遅延より長いテスト用のテスト用遅延を駆動信号に付与して2つの出力トランジスタへ出力するデッドタイム生成回路と、を備える。
「所定の関係」とは、テスト用遅延の長さが決まればデッドタイム用遅延の長さが決まる関係をいい、たとえば比例の関係などデッドタイム用遅延の長さがテスト用遅延の長さの関数として定まる関係であってもよい。
この態様によると、テスト用遅延の長さはデッドタイム用遅延より長いので、安価なテスタでも容易に測定できる。そして測定されたテスト用遅延の長さを既知である所定の関係を用いてデッドタイム用遅延の長さに変換することで、直接測定することなくデッドタイム用遅延を知ることができる。
デッドタイム生成回路は、一端の電圧が固定されたキャパシタと、駆動信号のエッジを契機としてキャパシタの充放電を開始する電流源と、を含んでもよい。通常動作時は、電流源によってキャパシタの他端に供給される第1電流とキャパシタの容量とによって定まる時定数に応じたデッドタイム用遅延を駆動信号に付与し、デッドタイム用遅延の長さのテスト時は、電流源によってキャパシタの他端に供給される第2電流であって第1電流より少ない第2電流、とキャパシタの容量とによって定まる時定数に応じたテスト用遅延を駆動信号に付与してもよい。この場合、所定の関係が、第1電流と第2電流との比を係数とした比例の関係として定まる。
「エッジ」は、トランジスタにオンとなることを指示するエッジであってもよい。
「エッジ」は、トランジスタにオンとなることを指示するエッジであってもよい。
電流源は、通常動作時にキャパシタの他端に第1電流を供給する第1電流源と、デッドタイム用遅延の長さのテスト時にキャパシタの他端に第2電流を供給する第2電流源と、を有してもよい。第1電流源は、第1電流に対応する第1基準電流が入力される第1カレントミラー回路と、第1カレントミラー回路のオンオフを切り替える第1スイッチと、を有してもよい。第2電流源は、第2電流に対応する第2基準電流が入力される第2カレントミラー回路と、第2カレントミラー回路のオンオフを切り替える第2スイッチと、を有してもよい。ドライバ回路はさらに、通常動作時は第1カレントミラー回路がオン、第2カレントミラー回路がオフとなるように、デッドタイム用遅延の長さのテスト時は第1カレントミラー回路がオフ、第2カレントミラー回路がオンとなるように第1スイッチおよび第2スイッチを制御するテスト制御部を備えてもよい。この場合、第1電流と第2電流との切替を好適に実現できる。
デッドタイム生成回路は、一端の電圧が固定されたキャパシタと、駆動信号のエッジを契機としてキャパシタの充放電を開始する電流源と、を含んでもよい。通常動作時は、キャパシタの電圧が第1所定量変化するのに要する時間に応じたデッドタイム用遅延を駆動信号に付与し、デッドタイム用遅延の長さのテスト時は、キャパシタの電圧が第1所定量より多い第2所定量変化するのに要する時間に応じたテスト用遅延を駆動信号に付与してもよい。この場合、第1所定量と第2所定量とから所定の関係が定まる。
2つの出力トランジスタの間の接続ノードに駆動対象のモータのコイルの一端が接続され、2つの出力トランジスタは、デッドタイム生成回路によって出力される駆動信号によってオンオフされることでモータのコイルに駆動電流を供給してもよい。
モータが使用される回転数は高くなってきており、それに伴いモータを駆動するためのパルス幅変調の周波数もまた高くなっている。したがってデッドタイムの長さの設定値は短くなる傾向にある。上述のドライバ回路ではデッドタイムの長さが短くても精度良く測定されるのでそのようなモータへの用途に適している。
モータが使用される回転数は高くなってきており、それに伴いモータを駆動するためのパルス幅変調の周波数もまた高くなっている。したがってデッドタイムの長さの設定値は短くなる傾向にある。上述のドライバ回路ではデッドタイムの長さが短くても精度良く測定されるのでそのようなモータへの用途に適している。
本発明の別の態様は、電子機器である。この電子機器は、可動機構に取り付けられたモータと、モータを駆動する上述のドライバ回路と、を備える。
なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
本発明のある態様によれば、デッドタイムの長さが精度良く測定される。
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材には、同一の符号を付するものとし、適宜重複した説明は省略する。また、各図面において本発明に係る実施の形態を説明する上で重要ではない部材の一部は省略して表示する。
本明細書において、「部材Aが部材Bに接続された状態」とは、部材Aと部材Bが物理的に直接的に接続される場合や、部材Aと部材Bが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
本発明の実施の形態は、一眼レフカメラやデジタルカメラのレンズドライバに搭載されるモータのドライバ回路に好適に用いられる。また、ハードディスクやDVD(Digital Versatile Disc)再生装置の駆動機構に搭載されるモータのドライバ回路にも好適に用いられる。
実施の形態に係るドライバ回路は、電源電圧と接地電位との間に直列に2つのMOSFET(Metal Oxide Semiconductor Field Effect Transistor)などのトランジスタを備え、その2つのトランジスタを相補的にオンオフすることでモータを駆動する。この駆動の際、2つのトランジスタが同時にオンとならないように、デッドタイムと呼ばれる、2つのトランジスタが同時にオフとなる期間が駆動フェーズの切り替わりに設けられる。
デッドタイムは、トランジスタを駆動する駆動信号のエッジのうちトランジスタにオンとなることを指示するエッジに遅延(デッドタイム用遅延と呼ぶ)を付与することによって設定される。このデッドタイム用遅延の長さを知るため、デッドタイム用遅延と既知の関係を有し、デッドタイム用遅延よりも長く測定に適した別の遅延(テスト用遅延と呼ぶ)が生成される。
たとえばドライバ回路の製造後に行われるテストにおいては、デッドタイムの長さが基準を満たしているか否かがテストされる(パスフェイルの判定と呼ぶ)。この際、駆動信号のエッジにはテスト用遅延が付与される。既知の関係を用いればデッドタイムの長さの基準から、テスト用遅延の長さが入るべき範囲が定まる。測定されたテスト用遅延の長さがかかる範囲に入っているか否かを見ることで、直接デッドタイム用遅延の長さを測定することなくパスフェイルの判定を行うことができる。
図1は、実施の形態に係るドライバ回路100の構成を示す回路図である。ドライバ回路100は、入力信号Sinを受けて出力段の2つのトランジスタを駆動し、モータを駆動する出力信号Soutを出力する。
ドライバ回路100は、ロジック部10と、テスト制御部20と、デッドタイム生成回路30と、出力段40と、を備える。
ドライバ回路100は、ロジック部10と、テスト制御部20と、デッドタイム生成回路30と、出力段40と、を備える。
出力段40は、第1ハイサイドトランジスタMH1と、第1ローサイドトランジスタML1と、を含み、いわゆるハーフブリッジを構成する。第1ハイサイドトランジスタMH1、第1ローサイドトランジスタML1は第1電源電圧Vddと接地電位との間に直列に接続される。第1ハイサイドトランジスタMH1および第1ローサイドトランジスタML1が相補的にオンオフされることにより、第1ハイサイドトランジスタMH1と第1ローサイドトランジスタML1との接続点の出力信号Soutのレベルが第1電源電圧Vddと接地電位との間で切り替わる。
実施の形態において、第1ハイサイドトランジスタMH1はPチャンネルMOSFETである。また、第1ローサイドトランジスタML1はNチャンネルMOSFETである。これらのトランジスタは、すべてNチャンネルMOSFETであってもよいし、あるいは、バイポーラトランジスタであってもよい。
ロジック部10は、入力信号Sinを受け、第1ハイサイドトランジスタMH1のオンオフを制御するためのハイサイド制御信号SH1’および第1ローサイドトランジスタML1のオンオフを制御するためのローサイド制御信号SL1’を生成する。ロジック部10は第1ハイサイドトランジスタMH1および第1ローサイドトランジスタML1を相補的にオンオフする。
テスト制御部20は、通常動作を行うか、デッドタイム用遅延の長さをテストするかを外部からの指示などから判断し、テスト信号Stestを後述するスイッチSW1に出力してスイッチSW1を制御する。
デッドタイム生成回路30は通常動作時は、第1ハイサイドトランジスタMH1および第1ローサイドトランジスタML1が同時にオンとならないようにデッドタイムDTを設定する。デッドタイム生成回路30は、デッドタイム付与回路32と、可変電流源34aと、キャパシタC1と、を含む。
キャパシタC1は、その一端P1がデッドタイム付与回路32と接続される。キャパシタC1の他端P2の電圧は接地電位に固定される。
可変電流源34aは、デッドタイム付与回路32に可変の電流を供給する。可変電流源34aは、通常動作用電流源IS1と、テスト用電流源IS2と、スイッチSW1と、を有する。スイッチSW1はテスト信号Stestによって制御され、通常動作時は通常動作用電流源IS1が生成する通常動作用電流I1、デッドタイム用遅延の長さのテスト時はテスト用電流源IS2が生成するテスト用電流I2を選択してデッドタイム付与回路32に供給する。たとえば、スイッチSW1はテスト信号Stestがアサートされるとテスト用電流I2を選択してもよい。
可変電流源34aは、デッドタイム付与回路32に可変の電流を供給する。可変電流源34aは、通常動作用電流源IS1と、テスト用電流源IS2と、スイッチSW1と、を有する。スイッチSW1はテスト信号Stestによって制御され、通常動作時は通常動作用電流源IS1が生成する通常動作用電流I1、デッドタイム用遅延の長さのテスト時はテスト用電流源IS2が生成するテスト用電流I2を選択してデッドタイム付与回路32に供給する。たとえば、スイッチSW1はテスト信号Stestがアサートされるとテスト用電流I2を選択してもよい。
通常動作用電流源IS1はロジック回路用の第2電源電圧Vccから通常動作用電流I1を生成する。テスト用電流源IS2は第2電源電圧Vccから、通常動作用電流I1より少ないテスト用電流I2を生成する。後述するがデッドタイム付与回路32は可変電流源34aから供給された電流をキャパシタC1へ供給するので、言い換えると可変電流源34aがキャパシタC1へ電流を供給する。
デッドタイム付与回路32は、ハイサイド制御信号SH1’のエッジのうち第1ハイサイドトランジスタMH1のオンを指示するエッジを契機としてキャパシタC1への電流の供給を開始する。ここでキャパシタC1へ供給される電流は、可変電流源34aからデッドタイム付与回路32へ供給される電流である。デッドタイム付与回路32は、キャパシタC1へ供給する電流とキャパシタC1の容量C1とによって定まる時定数に応じた遅延を、第1ハイサイドトランジスタMH1のオンを指示するエッジに付与する。デッドタイム付与回路32は、遅延が付与されたハイサイド制御信号SH1’をハイサイド駆動信号SH1として第1ハイサイドトランジスタMH1のゲートへ出力する。デッドタイム付与回路32は、ローサイド制御信号SL1’についても同様の処理を行い、遅延が付与されたローサイド制御信号SL1’をローサイド駆動信号SL1として第1ローサイドトランジスタML1のゲートへ出力する。
なお、通常動作時、デッドタイム付与回路32へ可変電流源34aから通常動作用電流I1が供給されている場合、遅延は時定数C1/I1に応じたデッドタイム用遅延である。また、デッドタイム用遅延の長さのテスト時は遅延は時定数C1/I2に応じたテスト用遅延である。
したがってデッドタイム用遅延とテスト用遅延とは所定の関係を有する。より具体的には、デッドタイム用遅延は、テスト用遅延をI2/I1倍した値に対応する。また、テスト用電流I2は通常動作用電流I1よりも少ないので、テスト用遅延はデッドタイム用遅延よりも長くなる。特にテスト用遅延は、デッドタイム生成回路30と出力段40との間に設けられるプリドライバ(不図示)を信号が伝搬する際の遅延などの伝搬遅延が無視できる程度に長く設定される。たとえばテスト用遅延は、測定に適した長さ、たとえばデッドタイム用遅延の10倍程度に設定されるのが好ましい。
したがってデッドタイム用遅延とテスト用遅延とは所定の関係を有する。より具体的には、デッドタイム用遅延は、テスト用遅延をI2/I1倍した値に対応する。また、テスト用電流I2は通常動作用電流I1よりも少ないので、テスト用遅延はデッドタイム用遅延よりも長くなる。特にテスト用遅延は、デッドタイム生成回路30と出力段40との間に設けられるプリドライバ(不図示)を信号が伝搬する際の遅延などの伝搬遅延が無視できる程度に長く設定される。たとえばテスト用遅延は、測定に適した長さ、たとえばデッドタイム用遅延の10倍程度に設定されるのが好ましい。
図2は、デッドタイム付与回路32とキャパシタC1とを合わせてデッドタイム付与回路50と呼ぶとき、そのデッドタイム付与回路50の構成を示す回路図である。デッドタイム付与回路50は、ハイサイド遅延回路52aと、ローサイド遅延回路52bと、ローサイドインバータ54と、を含む。ハイサイド遅延回路52aは、ハイサイド制御信号SH1’を受け、第1ハイサイドトランジスタMH1のオンを指示するエッジである立ち下がりエッジに遅延を付与しハイサイド駆動信号SH1として出力する。
ハイサイド遅延回路52aは、遅延インバータ56と、入力トランジスタ58と、キャパシタC1と、を含む。入力トランジスタ58は、そのゲートにハイサイド制御信号SH1’が入力されるNチャンネルMOSFETである。入力トランジスタ58のソースは接地電位に固定される。キャパシタC1の一端P1は、入力トランジスタ58のドレインに接続され、その接続ノードには可変電流源34aから電流が供給される。
キャパシタC1の一端P1の電圧(キャパシタC1の電圧)は遅延インバータ56に入力され、所定のしきい値電圧と比較される。遅延インバータ56はハイサイド駆動信号SH1を出力する。
ハイサイド遅延回路52aは、遅延インバータ56と、入力トランジスタ58と、キャパシタC1と、を含む。入力トランジスタ58は、そのゲートにハイサイド制御信号SH1’が入力されるNチャンネルMOSFETである。入力トランジスタ58のソースは接地電位に固定される。キャパシタC1の一端P1は、入力トランジスタ58のドレインに接続され、その接続ノードには可変電流源34aから電流が供給される。
キャパシタC1の一端P1の電圧(キャパシタC1の電圧)は遅延インバータ56に入力され、所定のしきい値電圧と比較される。遅延インバータ56はハイサイド駆動信号SH1を出力する。
ハイサイド制御信号SH1’がハイレベルをとる場合、入力トランジスタ58はオンとなり、キャパシタC1の一端P1は接地電位となる。ハイサイド制御信号SH1’がローレベルに切り替わると、入力トランジスタ58はオフとなり、キャパシタC1への充電が開始される。そして入力トランジスタ58の一端P1の電圧が所定のしきい値電圧を超えると、遅延インバータ56の出力であるハイサイド駆動信号SH1はハイレベルからローレベルに切り替わる。
したがってハイサイド制御信号SH1’がローレベルに切り替わってからキャパシタC1の一端P1の電圧が所定のしきい値電圧を超えるまでの期間がハイサイド駆動信号SH1に付与される遅延となる。
したがってハイサイド制御信号SH1’がローレベルに切り替わってからキャパシタC1の一端P1の電圧が所定のしきい値電圧を超えるまでの期間がハイサイド駆動信号SH1に付与される遅延となる。
ローサイド遅延回路52bはハイサイド遅延回路52aと同等の構成を有する。ローサイド遅延回路52bは、ローサイド制御信号SL1’を受け、ローサイドインバータ54を介してローサイド駆動信号SL1として出力する。ローサイド駆動信号SL1が駆動する第1ローサイドトランジスタML1は、ローサイド駆動信号SL1の立ち上がりエッジでオンされる。しかしローサイド駆動信号SL1はローサイドインバータ54を介して出力されるので、ローサイド制御信号SL1’のエッジのうち立ち下がりエッジが、第1ローサイドトランジスタML1のオンを指示するエッジである。
図3は、可変電流源34aと同等の機能を実現する別の可変電流源34bの構成を示す回路図である。可変電流源34bは、通常動作用電流源62aと、テスト用電流源62bと、を含む。通常動作用電流源62aは通常動作時にデッドタイム付与回路32へ通常動作用電流I1を供給する。通常動作用電流源62aは、出力側トランジスタ64と、基準側トランジスタ66と、第1電流切替トランジスタ68と、第1基準電流源70と、を含む。出力側トランジスタ64と、基準側トランジスタ66と、第1基準電流源70と、はいわゆるカレントミラー回路を構成する。出力側トランジスタ64および基準側トランジスタ66はその特性がほぼ同一のpnp型バイポーラトランジスタであり、カレントミラー回路のミラー比はほぼ1に設定される。
第1基準電流源70は、基準側トランジスタ66のコレクタと接地電位との間に設けられ、通常動作用電流I1を供給する。第1電流切替トランジスタ68は、カレントミラー回路のベースと第2電源電圧Vccとの間に設けられる。この第1電流切替トランジスタ68がオンされると、出力側トランジスタ64のエミッタとベースとが等電位となるのでカレントミラー回路はオフとされる。
通常動作時は、テスト制御部20によって出力される第1テスト信号St1によって第1電流切替トランジスタ68がオフされ、通常動作用電流源62aは通常動作用電流I1をデッドタイム付与回路32へ出力する。デッドタイム用遅延の長さのテスト時は、第1テスト信号St1によって第1電流切替トランジスタ68がオンされ、通常動作用電流源62aはデッドタイム付与回路32への通常動作用電流I1の供給をやめる。
なお、上述のカレントミラー回路のミラー比を変更し、当該ミラー比を用いて第1基準電流源70が供給する基準電流を設定してもよい。また、上述のカレントミラー回路はバイポーラトランジスタによって構成されたが、MOSFETによって構成されてもよい。
なお、上述のカレントミラー回路のミラー比を変更し、当該ミラー比を用いて第1基準電流源70が供給する基準電流を設定してもよい。また、上述のカレントミラー回路はバイポーラトランジスタによって構成されたが、MOSFETによって構成されてもよい。
テスト用電流源62bは通常動作用電流源62aと、第2基準電流源72が供給する電流の値を除いて同等の構成を有する。第2基準電流源72は、テスト用電流I2を供給する。テスト用電流源62bは第1電流切替トランジスタ68と同様の第2電流切替トランジスタ74を有する。デッドタイム用遅延の長さのテスト時は、テスト制御部20によって出力される第2テスト信号St2によって第2電流切替トランジスタ74がオフされ、テスト用電流源62bはテスト用電流I2をデッドタイム付与回路32へ出力する。通常動作時は、第2テスト信号St2によって第2電流切替トランジスタ74がオンされ、テスト用電流源62bはデッドタイム付与回路32へのテスト用電流I2の供給をやめる。
可変電流源34bによれば、通常動作用電流I1とテスト用電流I2との切替を好適に実現できる。
可変電流源34bによれば、通常動作用電流I1とテスト用電流I2との切替を好適に実現できる。
以上のように構成されたドライバ回路100の動作について説明する。通常動作時とテスト時に分けて説明する。
1.通常動作時
図4は、図1のドライバ回路100の通常動作時の動作状態を示すタイムチャートである。図4は、上から順に、ハイサイド制御信号SH1’、ローサイド制御信号SL1’、ハイサイド駆動信号SH1、ローサイド駆動信号SL1、出力信号Sout、を示す。
図4は、図1のドライバ回路100の通常動作時の動作状態を示すタイムチャートである。図4は、上から順に、ハイサイド制御信号SH1’、ローサイド制御信号SL1’、ハイサイド駆動信号SH1、ローサイド駆動信号SL1、出力信号Sout、を示す。
第1期間φ1では、ハイサイド制御信号SH1’はローレベル、ローサイド制御信号SL1’はハイレベルであり、したがってハイサイド駆動信号SH1、ローサイド駆動信号SL1共にローレベルとなる。この状態では第1ハイサイドトランジスタMH1はオン、第1ローサイドトランジスタML1はオフとなるので、出力信号Soutは第1電源電圧Vddとなる。
第2期間φ2では、第1期間φ1におけるハイサイド制御信号SH1’およびローサイド制御信号SL1’が論理反転される。したがって出力信号Soutは接地電位となる。
ドライバ回路100は第1期間φ1と第2期間φ2とを繰り返すことによってドライバ回路100の出力に接続されるモータなどを駆動する。
デッドタイムDTは第1期間φ1と第2期間φ2との間の期間であり、その長さはデッドタイム用遅延の長さDdとなる。デッドタイムDTでは、ハイサイド駆動信号SH1はハイレベル、ローサイド駆動信号SL1はローレベルとなるので、第1ハイサイドトランジスタMH1、第1ローサイドトランジスタML1共にオフとなる。したがって出力段40の出力はハイインピーダンス状態となり、出力信号Soutは不定である。
第2期間φ2では、第1期間φ1におけるハイサイド制御信号SH1’およびローサイド制御信号SL1’が論理反転される。したがって出力信号Soutは接地電位となる。
ドライバ回路100は第1期間φ1と第2期間φ2とを繰り返すことによってドライバ回路100の出力に接続されるモータなどを駆動する。
デッドタイムDTは第1期間φ1と第2期間φ2との間の期間であり、その長さはデッドタイム用遅延の長さDdとなる。デッドタイムDTでは、ハイサイド駆動信号SH1はハイレベル、ローサイド駆動信号SL1はローレベルとなるので、第1ハイサイドトランジスタMH1、第1ローサイドトランジスタML1共にオフとなる。したがって出力段40の出力はハイインピーダンス状態となり、出力信号Soutは不定である。
2.テスト時
デッドタイム用遅延の長さをテストする場合、たとえば図1に示されるように、出力段40の出力に1〜2mA程度(Im)の定電流源ISmを接続した状態で出力段40の出力を測定して測定信号Smを得る。この測定信号Smによってパスフェイルの判定を行う。
デッドタイム用遅延の長さをテストする場合、たとえば図1に示されるように、出力段40の出力に1〜2mA程度(Im)の定電流源ISmを接続した状態で出力段40の出力を測定して測定信号Smを得る。この測定信号Smによってパスフェイルの判定を行う。
図5は、図1のドライバ回路100の、デッドタイム用遅延の長さのテスト時の動作状態を示すタイムチャートである。図5は、上から順に、入力信号Sin、ハイサイド制御信号SH1’、ローサイド制御信号SL1’、ハイサイド駆動信号SH1、ローサイド駆動信号SL1、測定信号Sm、を示す。
時刻t1において入力信号Sinに立ち上がりエッジが現れると、ハイサイド制御信号SH1’はハイレベルからローレベルへ、ローサイド制御信号SL1’はローレベルからハイレベルへ切り替わる。それに伴いローサイド駆動信号SL1もハイレベルからローレベルに切り替わる。ハイサイド制御信号SH1’にはテスト用遅延が付与されるので、ハイサイド駆動信号SH1はハイレベルを保つ。すると第1ハイサイドトランジスタMH1はオフのままとなり、第1ローサイドトランジスタML1もオフとなる。出力段40の出力には電流Imが供給されているので、測定信号Smは−Vfとなる。ここで電圧Vfは、出力段40の2つのトランジスタの順方向電圧に基づく。
時刻t1からテスト用遅延の長さDt後の時刻t2に、ハイサイド駆動信号SH1はローレベルとなり、第1ハイサイドトランジスタMH1がオンとされる。すると測定信号Smは第1電源電圧Vddをとる。
時刻t1からテスト用遅延の長さDt後の時刻t2に、ハイサイド駆動信号SH1はローレベルとなり、第1ハイサイドトランジスタMH1がオンとされる。すると測定信号Smは第1電源電圧Vddをとる。
ドライバ回路100のパスフェイルを判定する場合、まずデッドタイム用遅延の長さDdの許容範囲2δを定める。次にDd±δにI1/I2に応じた値をかけたテスト用許容範囲Dt±2Δを定める。そして測定されたテスト用遅延の長さ(上述の例では(t2−t1))がそのテスト用許容範囲Dt±2Δに入っているか否かを判定する。
ここで2Δは、2δをDt/Dd倍した値よりも小さな値に設定される。このように設定すれば、上述のテストをパスしたドライバ回路100のデッドタイム用遅延の長さは、設定上の値の±δの範囲に入ることが確かとなる。
ここで2Δは、2δをDt/Dd倍した値よりも小さな値に設定される。このように設定すれば、上述のテストをパスしたドライバ回路100のデッドタイム用遅延の長さは、設定上の値の±δの範囲に入ることが確かとなる。
本実施の形態に係るドライバ回路100によれば、デッドタイム用遅延とテスト用遅延との間に与えられた所定の関係と、テスト用遅延の測定値と、を用いてデッドタイム用遅延を導出することができる。テスト用遅延は測定に適した値に設定される。したがって、デッドタイムDTが短く設定されている場合でも、高価な高速テスタを使わずにデッドタイムDTを導出することができる。
また、本実施の形態に係るドライバ回路100によれば、デッドタイム用遅延とテスト用遅延との間に与えられた所定の関係を用いて、テスト用遅延の測定値が入るべき範囲を設定する。パスフェイルの判定においてはテスト用遅延を測定する。測定されたテスト用遅延がその入るべき範囲に入っていればパスと判定する。これにより、容易にデッドタイム用遅延の長さのパスフェイルを判定できる。
短いデッドタイム用遅延を測定するための比較技術としては、プリドライバなどでの伝搬遅延の影響を避けるため、デッドタイム生成回路の出力端子に別途検査用の端子を設けることがある。この検査用の端子でデッドタイムを測定すれば伝搬遅延の影響を避けることができる。しかしながらかかる構成では、デッドタイムの測定のために検査用の端子を別途設ける必要があり、回路面積の面で不利である。そこで本実施の形態に係るドライバ回路100では、テスト用遅延の長さを、たとえばデッドタイム生成回路30と出力段40との間に設けられるプリドライバ(不図示)での伝搬遅延が無視できる程度に長く設定できる。したがって出力段40の出力信号をそのまま検査用に使用できる。これにより、上述の比較技術と比べて、検査用の端子が不要となり、回路面積を削減できる。
また、本実施の形態に係るドライバ回路100は、キャパシタC1に供給される電流を通常動作用電流I1とテスト用電流I2との間で切り替えることによってデッドタイム用遅延とテスト用遅延とを切り替える。したがってデッドタイム用遅延とテスト用遅延との間の所定の関係は既知のI1/I2に対応する関係となるので、比較的簡単かつ正確に所定の関係を定めることができる。
本実施の形態に係るドライバ回路100におけるI1、I2の値およびDd、Dtの値の一例は以下の通りである。
通常動作時:
I1=20μA、Dd=85ns(設定値)。
遅延の長さのテスト時:
I2=2μA、Dt=680ns(設定値)。
プリドライバなどによる伝搬遅延が一般におよそ20nsであることを考えると、伝搬遅延の長さは、デッドタイム用遅延Ddの長さのおよそ25%に達しており、比較的大きい。しかしながら伝搬遅延の長さは、テスト時におけるテスト用遅延Dtの長さに対して無視できる程度となっている。これにより、テスト用遅延Dtを用いれば伝搬遅延の影響を低減できることが分かる。
通常動作時:
I1=20μA、Dd=85ns(設定値)。
遅延の長さのテスト時:
I2=2μA、Dt=680ns(設定値)。
プリドライバなどによる伝搬遅延が一般におよそ20nsであることを考えると、伝搬遅延の長さは、デッドタイム用遅延Ddの長さのおよそ25%に達しており、比較的大きい。しかしながら伝搬遅延の長さは、テスト時におけるテスト用遅延Dtの長さに対して無視できる程度となっている。これにより、テスト用遅延Dtを用いれば伝搬遅延の影響を低減できることが分かる。
実施の形態に係るドライバ回路100のアプリケーションについて説明する。
図6は、アプリケーションにかかるモータ駆動回路200の構成を示す回路図である。モータ駆動回路200は、第1出力端子202と第2出力端子204との間に接続されるモータ(不図示)を、入力端子206に入力されるFG(Frequency Generation)信号SFGを基に駆動する。FG信号SFGは、モータの回転数を示す信号である。
図6は、アプリケーションにかかるモータ駆動回路200の構成を示す回路図である。モータ駆動回路200は、第1出力端子202と第2出力端子204との間に接続されるモータ(不図示)を、入力端子206に入力されるFG(Frequency Generation)信号SFGを基に駆動する。FG信号SFGは、モータの回転数を示す信号である。
モータ駆動回路200は、Hブリッジ回路210と、プリドライバ220と、レベルシフト回路群230と、デッドタイム生成回路240と、ロジック部250と、テスト制御部20と、を備える。
Hブリッジ回路210は、第1ハイサイドトランジスタMH1、第2ハイサイドトランジスタMH2、第1ローサイドトランジスタML1、第2ローサイドトランジスタML2を含む。第1ハイサイドトランジスタMH1、第1ローサイドトランジスタML1は、第1電源電圧Vddと接地電位との間に直列に接続される。同様に、第2ハイサイドトランジスタMH2、第2ローサイドトランジスタML2も、第1電源電圧Vddと接地電位との間に直列に接続される。
Hブリッジ回路210は、第1ハイサイドトランジスタMH1、第2ハイサイドトランジスタMH2、第1ローサイドトランジスタML1、第2ローサイドトランジスタML2を含む。第1ハイサイドトランジスタMH1、第1ローサイドトランジスタML1は、第1電源電圧Vddと接地電位との間に直列に接続される。同様に、第2ハイサイドトランジスタMH2、第2ローサイドトランジスタML2も、第1電源電圧Vddと接地電位との間に直列に接続される。
本アプリケーションに係るモータ駆動回路200では、第1ハイサイドトランジスタMH1および第1ローサイドトランジスタML1の第1の組に対して実施の形態に係るドライバ回路100の構成が適用されてデッドタイム用遅延とテスト用遅延が設定される。同様に第2ハイサイドトランジスタMH2および第2ローサイドトランジスタML2の第2の組に対しても実施の形態に係るドライバ回路100の構成が適用される。
ロジック部250は、入力端子206に入力されるFG信号SFGを受けて、第1ハイサイド制御信号SH1’、第1ローサイド制御信号SL1’、第2ハイサイド制御信号SH2’、第2ローサイド制御信号SL2’を生成する。
デッドタイム生成回路240は、第1ハイサイド制御信号SH1’および第1ローサイド制御信号SL1’に遅延を付与する第1デッドタイム付与回路32aおよび第1キャパシタC1aと、第2ハイサイド制御信号SH2’および第2ローサイド制御信号SL2’に遅延を付与する第2デッドタイム付与回路32bおよび第2キャパシタC1bと、可変電流源34aと、を含む。可変電流源34aは第1デッドタイム付与回路32aおよび第2デッドタイム付与回路32bの両方へ電流を供給する。
デッドタイム生成回路240は、第1ハイサイド制御信号SH1’および第1ローサイド制御信号SL1’に遅延を付与する第1デッドタイム付与回路32aおよび第1キャパシタC1aと、第2ハイサイド制御信号SH2’および第2ローサイド制御信号SL2’に遅延を付与する第2デッドタイム付与回路32bおよび第2キャパシタC1bと、可変電流源34aと、を含む。可変電流源34aは第1デッドタイム付与回路32aおよび第2デッドタイム付与回路32bの両方へ電流を供給する。
レベルシフト回路群230は、第1レベルシフト回路232と、第2レベルシフト回路234と、第3レベルシフト回路236と、第4レベルシフト回路238と、を有する。第1レベルシフト回路232は、第1デッドタイム付与回路32aから出力される第1ハイサイド駆動信号SH1のハイレベルを第1電源電圧Vddへシフトさせる。第1ローサイド駆動信号SL1が入力される第2レベルシフト回路234、第2ハイサイド駆動信号SH2が入力される第3レベルシフト回路236、第2ローサイド駆動信号SL2が入力される第4レベルシフト回路238についても同様である。
プリドライバ220は、レベルシフト回路群230から出力される駆動信号にもとづき、Hブリッジ回路250を駆動する。プリドライバ220は、その駆動信号を増幅するバッファ回路を含んで構成される。
本アプリケーションに係るモータ駆動回路200によれば、Hブリッジ回路210などのいわゆるフルブリッジを出力段に採用する駆動回路においても、短く設定されたデッドタイムを容易に導出することができる。
上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
実施の形態では、デッドタイム生成回路30は、通常動作時は通常動作用電流I1とキャパシタC1の容量とによって定まる時定数に応じたデッドタイム用遅延を駆動信号に付与し、デッドタイム用遅延の長さのテスト時は通常動作用電流I1より少ないテスト用電流I2とキャパシタC1の容量とによって定まる時定数に応じたテスト用遅延を駆動信号に付与する場合について説明したが、これに限られない。たとえば、デッドタイム生成回路は、通常動作時はキャパシタC1の電圧が第1所定量変化するのに要する時間に応じたデッドタイム用遅延を駆動信号に付与し、デッドタイム用遅延の長さのテスト時は、キャパシタC1の電圧が第1所定量より多い第2所定量変化するのに要する時間に応じたテスト用遅延を駆動信号に付与してもよい。
図7は、変形例に係るデッドタイム生成回路400の構成を示す回路図である。デッドタイム生成回路400は、第1遅延回路410aと、第2遅延回路410bと、電圧選択回路420と、充電電流源IS3と、ローサイドインバータ54と、を含む。第1遅延回路410aには、ハイサイド制御信号SH1’が入力される。第1遅延回路410aは、ハイサイド駆動信号SH1を出力する。可変しきい値インバータ412と、キャパシタC1と、入力トランジスタ58と、を含む。第1遅延回路410aには充電電流源IS3から充電電流I3が供給され、キャパシタC1が充放電される。キャパシタC1の電圧は可変しきい値インバータ412によってしきい値電圧と比較される。
可変しきい値インバータ412のインバータ電源電圧は電圧選択回路420から供給される。この電圧選択回路420から供給されるインバータ電源電圧の値に応じて可変しきい値インバータ412のしきい値電圧が切り替わる。このしきい値の切り替わりに応じて制御信号に付与される遅延もまた変わる。
可変しきい値インバータ412のインバータ電源電圧は電圧選択回路420から供給される。この電圧選択回路420から供給されるインバータ電源電圧の値に応じて可変しきい値インバータ412のしきい値電圧が切り替わる。このしきい値の切り替わりに応じて制御信号に付与される遅延もまた変わる。
電圧選択回路420は、電圧スイッチSW2を含む。電圧スイッチSW2はテスト制御部20によって制御され、通常動作時は第2電源電圧Vcc、テスト時は第2電源電圧Vccよりも高い第3電源電圧Vcc’を選択して可変しきい値インバータ412に供給する。
第2遅延回路410bは、第1遅延回路410aと同等の構成である。第2遅延回路410bにはローサイド制御信号SL1’が入力される。第2遅延回路410bはローサイドインバータ54を介してローサイド駆動信号SL1を出力する。
第2遅延回路410bは、第1遅延回路410aと同等の構成である。第2遅延回路410bにはローサイド制御信号SL1’が入力される。第2遅延回路410bはローサイドインバータ54を介してローサイド駆動信号SL1を出力する。
可変しきい値インバータ412に供給される電源電圧が第2電源電圧Vccのとき、可変しきい値インバータ412は第1しきい値Vt1を有し、可変しきい値インバータ412に供給される電源電圧が第3電源電圧Vcc’のとき、可変しきい値インバータ412は第2しきい値電圧Vt2を有するとする。本変形例におけるテスト用遅延は、デッドタイム用遅延のVt2/Vt1倍に対応する値となる。
本変形例によると、電流ではなく電圧によって遅延量を制御できる。
本変形例によると、電流ではなく電圧によって遅延量を制御できる。
なお、可変しきい値インバータ412によって出力される信号は、可変しきい値インバータ412へ第2電源電圧Vccが供給されたかもしくは第3電源電圧Vcc’が供給されたかの別によってそのハイレベルが異なる。しかしながらレベルシフト回路群230は、その異なるハイレベルをどちらも第1電源電圧Vddにシフトさせて出力する。したがって、可変しきい値インバータ412によって出力される信号のハイレベルが異なったとしても、レベルシフト回路群230以降の処理は影響を受けない。
実施の形態では、可変電流源34aは、スイッチSW1と、通常動作用電流源IS1と、テスト用電流源IS2と、を備え、スイッチSW1はテスト信号Stestによって制御され、通常動作時は通常動作用電流源IS1が生成する通常動作用電流I1、テスト時はテスト用電流源IS2が生成するテスト用電流I2を選択してデッドタイム付与回路32に供給する場合について説明したが、これに限られない。たとえば、通常動作用電流源IS1をその一端に第1電源電圧Vccが印加される通常動作用抵抗R1に、テスト用電流源IS2をその一端に第1電源電圧Vccが印加されるテスト用抵抗R2に、置き換えてもよい。スイッチSW1はテスト信号Stestによって制御され、通常動作時は通常動作用抵抗R1の他端、テスト時はテスト用抵抗R2の他端を選択してもよい。これにより通常動作時に付与されるデッドタイム用遅延の長さは時定数C1・R1によって定まり、テスト時に付与されるテスト用遅延の長さは時定数C1・R2によって定まる。この場合、R1およびR2の値を適切に設定することにより、好適にデッドタイム用遅延の長さおよびテスト用遅延の長さを設定できる。
実施の形態に係るドライバ回路100は、モータを駆動する場合について説明したが、これに限られず、ドライバ回路100の出力段40を、同期整流型のスイッチングレギュレータの出力段として用いてもよい。また、ドライバ回路100の出力段40(ハーフブリッジ)およびアプリケーションで説明したHブリッジ回路210(フルブリッジ)は、放電灯や蛍光管を点灯するためのインバータとしても好適に使用される。
実施の形態で説明した回路において、信号のハイレベル、ローレベルの論理値の設定は一例であって、インバータなどによって適宜反転させることにより自由に変更することが可能である。
10 ロジック部、 20 テスト制御部、 30 デッドタイム生成回路、 32 デッドタイム付与回路、 34a 可変電流源、 C1 キャパシタ、 40 出力段、 100 ドライバ回路、 200 モータ駆動回路。
Claims (6)
- 第1固定電圧と、前記第1固定電圧とは異なる第2固定電圧との間に直列に設けられた2つの出力トランジスタと、
通常動作時は、前記2つの出力トランジスタのオンオフを制御する駆動信号に前記2つの出力トランジスタが同時にオンとならないようにデッドタイム用遅延を付与して前記2つの出力トランジスタに出力し、前記デッドタイム用遅延の長さのテスト時は、前記デッドタイム用遅延と所定の関係を有し、前記デッドタイム用遅延より長いテスト用のテスト用遅延を前記駆動信号に付与して前記2つの出力トランジスタへ出力するデッドタイム生成回路と、を備えることを特徴とするドライバ回路。 - 前記デッドタイム生成回路は、
一端の電圧が固定されたキャパシタと、
前記駆動信号のエッジを契機として前記キャパシタの充放電を開始する電流源と、を含み、
通常動作時は、前記電流源によって前記キャパシタの他端に供給される第1電流と前記キャパシタの容量とによって定まる時定数に応じた前記デッドタイム用遅延を前記駆動信号に付与し、前記デッドタイム用遅延の長さのテスト時は、前記電流源によって前記キャパシタの他端に供給される第2電流であって前記第1電流より少ない第2電流、と前記キャパシタの容量とによって定まる時定数に応じた前記テスト用遅延を前記駆動信号に付与することを特徴とする請求項1に記載のドライバ回路。 - 前記電流源は、
通常動作時に前記キャパシタの他端に前記第1電流を供給する第1電流源と、
前記デッドタイム用遅延の長さのテスト時に前記キャパシタの他端に前記第2電流を供給する第2電流源と、を有し、
前記第1電流源は、
前記第1電流に対応する第1基準電流が入力される第1カレントミラー回路と、
前記第1カレントミラー回路のオンオフを切り替える第1スイッチと、を有し、
前記第2電流源は、
前記第2電流に対応する第2基準電流が入力される第2カレントミラー回路と、
前記第2カレントミラー回路のオンオフを切り替える第2スイッチと、を有し、
当該ドライバ回路はさらに、通常動作時は前記第1カレントミラー回路がオン、前記第2カレントミラー回路がオフとなるように、前記デッドタイム用遅延の長さのテスト時は前記第1カレントミラー回路がオフ、前記第2カレントミラー回路がオンとなるように前記第1スイッチおよび前記第2スイッチを制御するテスト制御部を備えることを特徴とする請求項2に記載のドライバ回路。 - 前記デッドタイム生成回路は、
一端の電圧が固定されたキャパシタと、
前記駆動信号のエッジを契機として前記キャパシタの充放電を開始する電流源と、を含み、
通常動作時は、前記キャパシタの電圧が第1所定量変化するのに要する時間に応じた前記デッドタイム用遅延を前記駆動信号に付与し、前記デッドタイム用遅延の長さのテスト時は、前記キャパシタの電圧が前記第1所定量より多い第2所定量変化するのに要する時間に応じた前記テスト用遅延を前記駆動信号に付与することを特徴とする請求項1に記載のドライバ回路。 - 前記2つの出力トランジスタの間の接続ノードに駆動対象のモータのコイルの一端が接続され、
前記2つの出力トランジスタは、前記デッドタイム生成回路によって出力される駆動信号によってオンオフされることで前記モータのコイルに駆動電流を供給することを特徴とする請求項1から4のいずれかに記載のドライバ回路。 - 可動機構に取り付けられたモータと、
前記モータを駆動する請求項5に記載のドライバ回路と、を備えることを特徴とする電子機器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009015908A JP2010178437A (ja) | 2009-01-27 | 2009-01-27 | ドライバ回路およびそれを用いた電子機器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2009015908A JP2010178437A (ja) | 2009-01-27 | 2009-01-27 | ドライバ回路およびそれを用いた電子機器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010178437A true JP2010178437A (ja) | 2010-08-12 |
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ID=42708841
Family Applications (1)
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JP (1) | JP2010178437A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9148078B2 (en) | 2012-11-19 | 2015-09-29 | Rohm Co., Ltd. | Switch driving circuit |
-
2009
- 2009-01-27 JP JP2009015908A patent/JP2010178437A/ja active Pending
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US9148078B2 (en) | 2012-11-19 | 2015-09-29 | Rohm Co., Ltd. | Switch driving circuit |
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