JP2004023302A - 電子ボリュームおよび電子ボリュームのテスト方法 - Google Patents
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Abstract
【解決手段】アナログ回路9の可変抵抗器11、12の全てのタップが正常であるか否かをテストするとき、Vinから所定電圧のDC信号を入力し、ボリューム設定データでタップを順次切り換えながら、Voutを観察する。これを内蔵のアナログテスト回路20で行い、ボリューム設定データ入力前後でVoutが低下(上昇)したか否かをH/Lの2値の電圧として出力する。これにより、外部装置は、Voutを直接計測する必要がなく、テストを効率的に行うことができる。
【選択図】 図1
Description
【発明の属する技術分野】
この発明は、出荷テストを効率化した電子ボリュームおよび該電子ボリュームのテスト方法に関する。
【0002】
【従来の技術】
アナログオーディオ信号のボリューム調整用の素子として、半導体素子の電子ボリュームが普及している。電子ボリュームは、図11に示すように、複数のタップを有しタップ選択信号(ボリューム設定値)に基づいていずれかのタップを接続する可変抵抗器およびアンプ等からなるアナログ回路を内蔵したアナログLSIである。近年の電子ボリュームはタップの段数が多くなり、256段のタップを有するものも珍しくなくなってきている。
【0003】
この電子ボリュームの製造時において、出荷テストが行われるが、この出荷テストには上記可変抵抗器の全てのタップに短絡等がなく且つ正常に接続されるかのテストも含まれる。このテストは、図12(A)に示すように電子ボリュームLSIにロジックテスタを接続して行われ、電子ボリュームに一定のDC電圧(Vin)を入力し、ボリューム設定値を切り換えて全てのタップを順次接続し、各ボリューム設定値に対してそれに対応する正常なアナログ電圧Voutが出力されるかをDC電圧測定回路で測定してテストしていた。
【0004】
【発明が解決しようとする課題】
しかし、1ステップのボリューム設定値に対応する出力電圧Voutの変化量は数mV程度のわずかなものであり、これを正確に測定するためには、出力電圧が安定するまで待って高精度のDC電圧測定回路で測定する必要があり、測定器の精度が要求されるうえに、図12(B)に示すように1ステップの測定に数ms〜数十msの時間を要していた。このため、256ステップのボリューム設定値制御が可能な電子ボリュームの場合、その全てのステップをテストするためには、1秒〜数秒の時間を要し、また、ステレオ用、マルチチャンネル用の電子ボリュームの場合には、さらにそのチャンネル数分の時間が掛かってしまうという問題点があった。
【0005】
そこでこの発明は、上記課題を解決し、電子ボリュームの出荷時のテストを効率化した電子ボリュームおよびそのテスト方法を提供することを目的とする。
【0006】
【課題を解決するための手段】
請求項1の発明は、外部から入力されたアナログ信号の信号レベルを複数ステップのボリューム設定値に基づいて制御して出力信号として出力するアナログ回路と、外部から指示されたボリューム設定値を前記アナログ回路に入力する制御部と、前記出力信号を入力し、アナログ回路にボリューム設定値が入力されたとき該ボリューム設定値が入力される前後の前記出力信号の信号レベルの大小を比較し、その比較結果を2値の電圧値として出力するテスト回路を備えたことを特徴とする。
【0007】
請求項2の発明は、外部から入力されたアナログ信号の信号レベルを複数ステップのボリューム設定値に基づいて制御して出力信号として出力するアナログ回路を複数チャンネル分備え、外部から指示された各チャンネルのボリューム設定値を対応するチャンネルの前記アナログ回路に入力する制御部を備え、前記出力信号を入力し、アナログ回路にボリューム設定値が入力されたとき該ボリューム設定値が入力される前後の前記出力信号の信号レベルの大小を比較し、その比較結果を出力するテスト回路を各チャンネルに対応して設けるとともに、各チャンネルの比較結果を論理積または論理和した結果を2値の電圧値として出力するエンコード回路を設けたことを特徴とする。
【0008】
請求項3の発明は、前記テスト回路は、前記出力信号の信号レベルの大小の比較をチョッパ型コンパレータで行うことを特徴とする。
【0009】
請求項4の発明は、請求項1、請求項2または請求項3に記載の電子ボリュームに対して、前記アナログ信号として所定電圧のDC信号を入力しながら、1ステップずつ下降または上昇するボリューム設定値を順次入力し、これに対応して出力される前記2値の電圧値を監視することにより、前記電子ボリュームの良、不良を判断することを特徴とする。
【0010】
電子ボリュームのテストは、上述したように、アナログ信号として所定電圧のDC信号を入力するとともに、複数ステップのボリューム設定値を順次入力して、それに対応したDC電圧がアナログ回路から出力されるか否かを監視するものである。この発明では、外部からボリューム設定値が入力されたとき、このボリューム設定値に応じてアナログ回路の出力電圧が正常に変化したか否かを検出するテスト回路を内蔵し、その検出結果を出力することによってこのテストを効率化している。
【0011】
一般的に出荷テストでは、ボリューム設定値を最大値から最小値まで1ステップずつ下げてゆくか、または最小値から最大値まで1ステップずつ上げてゆき、アナログ回路からこれに対応した電圧を出力させる。そこで、この発明では、ボリューム設定値が入力された前後のアナログ回路の出力電圧を比較し、その比較結果を出力するテスト回路を設け、ボリューム設定値の各ステップ毎に出力電圧が前の電圧よりも下降または上昇しているかの比較結果を出力できるようにした。たとえば、アナログ回路が出力する電圧がその前よりも低下したときL(=0V)を出力し、その前よりも上昇したときH(=5V)を出力するようにすればよい。
【0012】
これにより、この電子ボリュームをテストするテスト装置は、前記テスト回路から出力される2値の電圧値を監視することでテストをすることがでるため、簡略なコンパレータを用いることができるとともに、測定時間を大幅に短縮することができる。
【0013】
なお、上記テスト回路は、電子ボリューム(LSI)に内蔵されているため、結線による浮遊容量や抵抗が極めて小さいため、出力電圧の静定が早く電圧の精度も高い。また、電圧を絶対値で測定するのでなく直前の電圧と今回の電圧を比較するのみであるので回路構成も簡略になる。
【0014】
さらに、テスト回路の出力はアナログ回路の動作が正常であるか不良であるかの判定結果であるため、複数チャンネルの電子ボリュームであっても、全てのチャンネルを同時にテストすることができる。すなわち、複数チャンネルの電子ボリュームの場合には、1つのチャンネルでも正常に動作していなければ不良であるため、全チャンネルの判定結果を論理積し(比較結果の出力が正常=Lの場合には電気的には論理和となる。)、複数チャンネルのいずれか1チャンネルでも不良の場合には、出力が反転するようにしておけば、複数チャンネルを一度にテストすることが可能になる。
【0015】
【発明の実施の形態】
図面を参照してこの発明の実施形態である電子ボリューム(電子ボリュームLSI)およびそのテスト方法について説明する。
図2は同電子ボリューム(LSI)1が適用されるオーディオアンプの概略ブロック図である。CDプレーヤやチューナなどの前段の回路から入力されたアナログオーディオ信号は、バッファ2を介して電子ボリューム1のVin端子に入力される。なお、バッファ2はインピーダンス変換をするためのアナログバッファアンプであり、必須のものではない。電子ボリューム1は、図1のような構成になっており、可変抵抗器11、12を制御することによって、このアナログオーディオ信号の信号レベルを調整してVout端子から出力する。電子ボリューム1から出力されたアナログオーディオ信号はパワーアンプ3で増幅され、スピーカ4から放音される。
【0016】
電子ボリューム1には、制御用のマイクロコンピュータ5が接続されている。マイクロコンピュータ5は電子ボリューム1に対してアナログオーディオ信号の信号レベルを制御するためのデータであるボリューム制御データを出力する。このボリューム制御データが電子ボリューム1内でタップ選択信号にデコードされ、可変抵抗器11、12に入力される。
【0017】
オーディオアンプのユーザによってロータリエンコーダ6が操作されたとき、その操作に応じたパルス信号がマイクロコンピュータ5に入力される。マイクロコンピュータ5は、この操作量に応じてボリューム設定値を変更する。ボリューム設定値を変更すると、その設定値を表示部7に表示するとともに、このボリューム設定値に対応したボリューム制御データを発生する。マイクロコンピュータ5は、ボリューム制御データをシリアルデータSDATAIとして、シリアルクロック信号SCLKに同期して電子ボリューム1に入力する。電子ボリューム1にシリアルデータを入力するときは、電子ボリューム1のチップセレクト信号CSN(アクティブ・ロー)を“L”にして、シリアルデータの入力をイネーブルにする。シリアルデータ入力の後にチップセレクト信号CSNを“H”にすると、電子ボリューム1はこの立ち上がりでこのシリアルデータをラッチし、このデータ(ボリューム制御データ)に基づいてアナログオーディオ信号の信号レベルを制御する。このようにユーザが設定したボリューム設定値に対応して発生されるボリューム制御データおよび前記タップ選択信号がこの出願の各請求項におけるボリューム設定値に対応する。
【0018】
図1は前記電子ボリューム1の内部ブロック図である。この電子ボリュームは、可変抵抗器11、12、アンプ13からなるアナログ回路9、および、制御部10、デコーダ14、ゼロクロス検知回路15、発振器16、デコーダ17、S/P変換回路18を備え、さらに、上記アナログ回路9をテストするためのセレクタ19、アナログテスト回路20を備えている。また、外部入出力端子として、アナログ信号入力端子Vin、アナログ信号出力端子Vout、シリアルデータ出力端子SDATAO、チップセレクト信号入力端子CSN、シリアルクロック入力端子SCLK、シリアルデータ入力端子SDATAI、ゼロクロス制御端子ZCEN1、ZCEN2、テストモード設定端子TEST_MODEの各端子を有している。なお、以下の説明では、各端子の記号を端子から入出力される信号を表す記号としても用いる。
【0019】
アナログ信号入力端子Vinからアナログオーディオ信号が入力される。このアナログオーディオ信号は、可変抵抗器11およびゼロクロス検知回路15に供給される。可変抵抗器11、12は、組み合わせにより256段のタップを実現するものであり、タップ選択信号TS1、TS2によって選択されたいずれか1組のタップがアンプ13に接続される。この選択されたタップから前記入力されたアナログオーディオ信号が取り出されて、アンプ13に入力される。すなわち、選択するタップの位置によりアナログオーディオ信号のアッテネート量または増幅量を調整することができる。このタップ選択信号TS1、TS2は、前記マイクロコンピュータ5から入力される8ビットのボリューム制御データをデコーダ14でデコードしたものである。この8ビットのボリューム制御データにより、入力されたアナログオーディオ信号の信号レベル範囲を−∞〜+32dBの範囲で256ステップで制御することができる。
【0020】
前記マイクロコンピュータ5から入力されるボリューム制御データ(シリアルデータ)は、S/P(シリアル/パラレル)変換部18でチップセレクト端子CSNが“L”になったときシリアルクロックSCLKに同期してシリアルデータ入力端子SDATAIから入力されるデータとして取り込まれる。そして、チップセレクト端子CSNが“H”になったとき、取り込んだデータをラッチして制御部10に転送する。
【0021】
制御部10は、S/P変換部18から転送されたボリューム制御データをタップ選択信号としてデコーダ14を介して可変抵抗器11、12に設定するが、ゼロクロス制御信号ZCEN1およびZCEN2の組み合わせによりゼロクロス制御をしない設定とされている場合、S/P変換部18から転送されたボリューム制御データを即座にデコーダ14に出力し、デコーダ14はタップ選択信号TS1、TS2を可変抵抗器11、12に設定する。一方、ゼロクロス制御信号ZCEN1およびZCEN2の組み合わせによりゼロクロス制御が有効となるように設定されている場合、S/P変換部18から転送されたボリューム制御データをその直後のゼロクロスタイミングにデコーダ14に出力し、タップ選択信号TS1、TS2を可変抵抗器11、12に設定する。ここで、ゼロクロスタイミングとは、+側、−側の両側に振幅を有する入力アナログ信号が0Vを通過するタイミングであり、このタイミングにボリュームを変化させても振幅波形が不連続にならないためノイズが発生しない。このため、音質を重視する場合には、このタイミングを待ってタップ選択信号TS1、TS2を出力する。
【0022】
ゼロクロス検知回路15は、入力アナログ信号とGND電圧レベル(0V)とを比較しアナログ信号が0Vを通過するタイミングであるゼロクロスタイミングを検知して制御部10に通知する回路である。また、発振器16は、制御部10によってタイマとして使用される。すなわち、ボリュームのゼロクロス制御をする場合、ボリューム制御データが入力されたのちゼロクロス検知信号がゼロクスス検知回路15から入力されるまで待機するが、所定時間以上待機してもゼロクロス検知信号が入力されない場合(たとえばDCオフセットした小信号等)には、タイマによる上記所定時間の計時が完了したときゼロクロスでなくてもボリューム制御をするようにしている。
【0023】
なお、SDATAOは、S/P変換部18に蓄えられた設定データ(前回入力されたデータ)を出力するための端子である。S/P変換部18は、SDATAIから入力されるシリアルデータをバッファするシフトレジスタを有しており、その出力を先に入力されたビットから順にSDATAOを介して出力する。このSDATAO端子に他の同種の電子ボリュームのSDATAI端子をデージーチェーン接続し、図2のマイクロコンピュータ5が複数の電子ボリュームLSI分のボリューム制御データをシリアルに出力することによって全ての電子ボリュームLSIに対してボリューム制御データをセットすることができ、マルチチャンネルャンネルコントロールが可能になる。
【0024】
以上のように、入力されたアナログ信号は、シリアルデータ入力端子SDATAIを介して外部入力されたボリューム制御データにより、可変抵抗器11、12およびアンプ13からなるアナログ回路によってボリュームが制御されるが、このアナログ回路(とりわけ可変抵抗器11、12)が正常に動作するか否かをテストするためのアナログテスト回路20およびセレクタ19が、この電子ボリュームに内蔵されている。制御部10がテストモード設定信号TEをアナログテスト回路20およびセレクタ19に出力したとき(テストモード設定端子TEST_MODEを“H”にしたとき)、テストモード動作になる。
【0025】
図3、図4は上記アナログテスト回路20の回路構成図、図5は電子ボリュームの出荷テスト時の接続形態を示す図、図6はテスト時の各部の信号を示す図である。
【0026】
図5において、出荷テスト時には、電子ボリューム1にロジックテスタ8が接続される。ロジックテスタ8は、各種の信号を生成するピンドライバ8aおよび入力される電圧が所定のしきい値以上であるか以下であるかを判定するコンパレータ8bを備えている。ピンドライバ8aは、Vin、CSN、SCLK、SDATAI、TEST_MODEに接続される。ピンドライバ8aは、テストをスタートするとき、制御部10が、テストモードを指示する内部信号であるTEを“H”に立ち上げるようにTEST_MODEを設定し、テストを終了するとき制御部10がTEを“L”に落とすようにTEST_MODEを設定する。また、所定のDC電圧(Vin)を発生してVin端子に入力するとともに、チップセレクト信号CSN、シリアルクロック信号SCLKに同期してボリューム制御データSDATAIを出力する。SDATAIは、チップセレクト信号CSNごとにボリューム設定値を1ステップずつ下げてゆく。テストは可変抵抗器11、可変抵抗器12について別々に行うことができる。可変抵抗器11をテストするときは、可変抵抗器12のタップ選択信号TS2を(ゲインが最大になるように)固定し、可変抵抗器11のアッテネート量を制御するタップ選択信号TS1を1ステップずつ下げてゆくようなボリューム制御データをSDATAIに入力する。また、可変抵抗器12をテストするときは、可変抵抗器11のタップ選択信号TS1を(アッテネート量が最小になるように)固定し、可変抵抗器12のゲインを制御するタップ選択信号TS2を1ステップずつさげてゆくようなボリューム制御データをSDATAIに入力する。
【0027】
このようにボリューム制御データに対応して、電子ボリュームは図6(A)に示すように、入力電圧Vinに対して1ステップずつ段階的に低下してゆく出力電圧Voutを出力する。ただし、ロジックテスタ8はこのVoutを観察するのではなく、SDATAOを介して出力されるアナログテスト回路20の比較結果信号ATESTの“H/L”をコンパレータ8bによって観察する。アナログテスト回路20は、後述するように、チップセレクト信号CSNが“L”から“H”に立ち上がったとき、すなわち新たなボリューム制御データが入力されたときに、その前後におけるアナログ回路の出力電圧Voutを比較し、現在の電圧がそれまでの電圧よりも低下したときATESTとして“L”を出力し、出力電圧Voutが低下しなかったとき、ATESTを“H”にする。
【0028】
ロジックテスタ8のコンパレータ8bは、このSDATAOが“H”であるか“L”であるかを判定することにより、電子ボリュームが正常に動作しているか否かを判定することができ、数mVの電圧を正確に測定する必要がないため、極めて短時間(数百ns〜数μs)で1ステップのボリューム変化の正常/異常を判定することができる。
【0029】
図3において、電子ボリューム1に内蔵されるアナログテスト回路20は、インバータ31、PチャンネルMOSトランジスタ32およびコンデンサ33からなるいわゆるチョッパ型コンパレータ回路30を有している。すなわち、インバータ31とPチャンネルMOSトランジスタ32が並列に接続されて、PチャンネルMOSトランジスタ32にゲート信号(−のゲート電圧)が入力されてオンしたとき、インバータ31の入力側と出力側が短絡するようにされている。そしてインバータ31の入力側にはコンデンサ33(C1 )を介してアンプ13の出力であるVoutが供給される。さらに、インバータ31の入力側配線パターンとPチャンネルMOSトランジスタ32のゲート側の配線パターンとの間には微小な寄生容量(接続容量)Csが生じている。上記コンデンサ33の容量C1 は寄生容量Csの数倍以上に設定する。
【0030】
ゲート信号形成回路29は、制御部10からテストモード設定信号TEが入力されるとイネーブルとなり、チップセレクト信号CSNの入力に同期してPチャンネルゲート信号CNTPを出力する。
【0031】
上記チョッパ型コンパレータ回路30において、Pチャンネルゲート信号CNTPが“L”であるとPチャンネルMOSトランジスタ32がオンしてインバータ31の入力側と出力側を短絡する。このときインバータ31の入力端子の電位はローインピーダンスの出力端子の電位に吸い込まれ、入力側、出力側ともインバータ31のしきい値Vt1 で安定する。このとき、電圧VoutとしてVo1 の値の電圧が入力されているとすると、コンデンサ33の電極間の電位差はVo1 −Vt1 となり、この電位差分の電荷が蓄えられる。Pチャンネルゲート信号CNTPは、チップセレクト信号CSNに同期して出力されるものであるため、インバータ31が短絡されている間にボリューム制御データが入力される(チップセレクト信号CSNが“L”の区間でSDATAIが入力される)。
【0032】
こののち、チップセレクト信号CSNが立ち上がったとき、入力されたボリューム制御データによってアナログ回路の出力VoutがVo2 に変化するとともに、同時にPチャンネルゲート信号CNTPが“H”となりPチャンネルMOSトランジスタ32がオフし、この変化したVout=Vo2 がコンデンサ33の入力側の電極に現れる。このときにコンデンサ33が有する電位差は上記のようにVo1 −Vt1 であるため、コンデンサ33のインバータ31側にはVo2 −(Vo1 −Vt1 )の電位が現れる。すなわち、インバータ31のしきい値Vt1 よりもVo2 −Vo1 だけ変化した電位が現れる。もし、(上述したロジックテスタ8から入力される)ボリューム制御データによる制御によってVoutの値が1ステップ低下していれば、Vo2 −Vo1 は負の値となって現れ、インバータ31はこれに対応して“H”を出力する。一方、Vo2 −Vo1 が正の値の場合にはインバータ31は“L”を出力する。したがって、このチョッパ型コンパレータ30の出力電圧をATEST信号としてSDATAOから出力することにより、ボリューム制御データを1ステップ変化させたときにそれに応じたアナログ回路の出力電圧Voutの変化を“H/L”の2値で出力することができる。
【0033】
なお、もしVo2 とVo1 が同電位でVo2 −Vo1 =0であった場合には、インバータ31の出力電圧は不定であり、“H/L”の両方が出力されえるため、タップが短絡していた場合などCSNの前後で同じ電圧であったときの判定結果の信頼度が低下する。そこで、このチョッパ型コンパレータ30では、前記寄生容量Csを積極的に利用し、PチャンネルMOSトランジスタ32がオフしたとき寄生容量Csの電荷分の電圧がインバータ31に印加され、図6(A)に示すようなオフセットが生じるようにしている。これにより、インバータ31の出力はデフォルトで“L”側に振られ、Vo2 −Vo1 が正規の電圧変化をしたときのみインバータ31が“H”を出力するようにしている。
なお、インバータ34は、コンパレータのしきい値を出力に合わせて変換するとともに、チョッパ型コンパレータの出力をハイインピーダンスに保ち出力側に接続される回路による影響を防止するための回路である。
【0034】
図3では、チョッパ型コンパレータ30を1段のみ接続しているが、入力される電位差(Vo2 −Vo1 )に対してインバータ31のゲインが不足していると、インバータ31の出力が“H/L”のフルスイングにならず、線型増幅領域で中間値を出力する。この場合には、図4に示すようにチョッパ型コンパレータ30を2段直列に接続することにより、出力を“H/L”にフルスイングさせて2値出力にすることができる。この図4の構成の場合には、インバータが1つ増加するため、出力される電圧の“H/L”が反転するが、終段のバッファをインバータでなく非反転のバッファ35とすることで、出力される信号の極性を図3と同様にすることができる。
【0035】
図6(A)、(B)に示すATEST、SDATAOの各信号は、図4のようにチョッパ型コンパレータを2つ直列に接続した場合の波形を示している。同図(B)において、チップセレクト信号CSN(の“L”区間)は、シリアルクロックSCLKに同期したSDATAIのデータ長に相当するビット分の長さを有しており、数μs程度である。また、チップセレクト信号の間隔(CSN=“H”の区間)は、数μs〜10μs程度である。各チップセレクト信号に同期してボリューム制御データDが入力される。このボリューム制御データは、上述したように順次1ステップずつボリュームを下げてゆくようなデータである。ロジックテスタ8のコンパレータはチップセレクト信号CSNが“H”に立ち上がったのち数百ns〜数μsのタイミングのSDATAO(ATEST信号)を取り込んでその電圧の“H/L”を検出する。このときこの信号が“L”であれば、電子ボリュームのこのステップにおける動作は正常であると判断し、もしこの信号が“H”のままであればこの電子ボリュームは不良であると判定する。全てのステップで動作が正常であったとき、この電子ボリュームを良品と判定する。
【0036】
図7、図8は上記アナログテスト回路の他の実施形態を示す図である。このアナログテスト回路20′では、図3、図4に示したチョッパ型コンパレータのPチャンネルMOSトランジスタ32に代えてNチャンネルMOSトランジスタ32′を用いている。図1のアナログテスト回路20では、PチャンネルMOSトランジスタ32のゲート配線パターンがローアクティブであるため寄生容量Csがインバータ31の入力端子に正電荷を供給し、インバータ31の入力電圧Vaを正側にオフセットさせるが、図7のチョッパ型コンパレータではNチャンネルMOSトランジスタ32′のゲート配線パターンがハイアクティブであるため、寄生容量Cs′がインバータ31の入力端子に負電荷を供給し、インバータ31の入力電圧Vaを負側にオフセットさせる。そして、このアナログテスト回路のゲート信号形成回路29′は、チップセレクト信号に同期してNチャンネルゲート信号CNTNを出力する。同図(A)は、このNチャンネル形式のチョッパ型コンパレータ30′を1段のみ設けた例であり、同図(B)はNチャンネル形式のチョッパ型コンパレータ30′を2段設けた例である。
【0037】
図8は、図7(B)のアナログテスト回路を内蔵する電子ボリュームのテスト時の同アナログテスト回路およびロジックテスタの各部の信号を示す図である。同図(B)において、チップセレクト信号CSNの区間およびチップセレクト信号の間隔は、図6(B)の場合と同様である。各チップセレクト信号に同期してボリューム制御データが入力される。このボリューム制御データは、順次1ステップずつボリュームを上げてゆくようなデータである。ロジックテスタ8のコンパレータはチップセレクト信号CSNが“H”に立ち上がったのち数百ns〜数μsのタイミングのSDATAO(ATEST信号)を取り込んでその電圧の“H/L”を検出する。このときこの信号が“H”であれば、電子ボリュームのこのステップにおける動作は正常であると判断し、もしこの信号がロー”に落ちていればこの電子ボリュームは不良であると判定する。全てのステップで動作が正常であったとき、この電子ボリュームを良品と判定する。
【0038】
また、図9は、インバータ31にPチャンネルMOSトランジスタ32およびNチャンネルMOSトランジスタ32′の両方を接続したチョッパ型コンパレータ30″を備えたアナログテスト回路の例を示す図である。このアナログテスト回路のゲート信号形成回路29″は、Pチャンネルゲート信号CNTP、Nチャンネルゲート信号CNTNの両方を出力することができ、テストモード選択信号TEST_MODEPの“H/L”に応じていずれか一方を選択的に出力する。図1に示したTEST_MODEPはこの信号を示している。TEST_MODEPは図1におけるデコーダ17の入力TEST_MODE、ZCEN1、ZCEN2の組み合わせによって外部から設定することができ、当該組み合わせの信号が入力されたとき制御部10はTEST_MODEPをテスト回路に向けて出力する。また、TEST_MODE端子を2つにしてもよい。
【0039】
テストモード設定信号TEが“H”になったとき、同時にテストモード選択信号TEST_MODEPが“H”になれば、ゲート信号形成回路29″は、Nチャンネルゲート信号CNTNを“L”に固定してPチャンネルゲート信号をチップセレクト信号に同期して出力する。これにより、図6に示したようなVoutを1ステップずつ下降させるテストをすることができる。逆に、テストモード設定信号TEが“H”になったとき、テストモード選択信号TEST_MODEPが“L”であれば、ゲート信号形成回路29″は、Pチャンネルゲート信号CNTNを“H”に固定してNチャンネルゲート信号をチップセレクト信号に同期して出力する。これにより、図8に示したようなVoutを1ステップずつ上昇させるテストをすることができる。
【0040】
この実施形態では、外部にテストモード設定端子TEST_MODEを設け、テストモード設定端子TEST_MODEが“H”に立ち上げられたときテストモードになるようにしているが、SDATAIに特別のシリアルデータを入力したとき、制御部10がこれに対応して内部的にTEを“H”にするようにしてもよい。これにより、LSIの端子を節約することができる。なお、電子ボリュームの実装時には、テストモード設定端子TEST_MODEは接地して(“L”に固定して)用いる。
【0041】
上記説明は、説明を簡略化するために、アナログ回路が1チャンネルの電子ボリュームについて説明したが、複数チャンネルのアナログ回路を内蔵する電子ボリュームについても同様にこの発明を適用することができる。この場合には、図10に示すように複数チャンネルのアナログ回路9−1〜nのそれぞれにアナログテスト回路20−1〜nを設け、各アナログテスト回路の出力ATEST1〜nをエンコーダ40で1つの信号ATESTに集約したのちセレクタ19に出力すればよい。テストモードにおいてVoutが正常に下降または上昇の変化をしたとき、アナログテスト回路20が“H”を出力する場合には、全てのアナログテスト回路20が“H”を出力したときのみ“H”を出力するようにエンコーダ40をAND回路とし、テストモードにおいてVoutが正常に変化したときアナログテスト回路20が“L”を出力する場合には、全てのアナログテスト回路が“L”を出力したときのみ“L”を出力するようにエンコーダ40をOR回路(ローアクティブのAND回路)とする。上記TEST_MODEP信号に応じてエンコーダ40をAND回路またはOR回路に切り換えられるようにすればよい。
【0042】
このようにこの実施形態によれば、シリアルデータを出力するSDATAO端子を用いてアナログテスト回路20の比較結果信号ATESTを出力するようにしているため端子数を節約することができる。
また、この実施形態では、アナログテスト回路を電子ボリュームに内蔵し、ボリューム設定前後の電圧を比較するため、静定が迅速で且つ誤差の少ないテストをすることができる。また、Voutの絶対値測定をボリューム設定の何点かで別途行えばさらにテスト精度を上げることができる。
【0043】
【発明の効果】
以上のようにこの発明によれば、複数ステップにボリュームを制御できる電子ボリュームのテストを効率的に行うことができる。
【図面の簡単な説明】
【図1】この発明の実施形態である電子ボリュームのブロック図
【図2】同電子ボリュームが適用されるオーディオアンプのブロック図
【図3】同電子ボリュームのアナログテスト回路のブロック図
【図4】同電子ボリュームのアナログテスト回路のブロック図
【図5】同電子ボリュームとロジックテスタとの接続形態を示す図
【図6】同電子ボリュームのテスト時の各部の信号を示す図
【図7】アナログテスト回路の他の例を示す図
【図8】このアナログテスト回路によるテスト時の各部の信号を示す図
【図9】アナログテスト回路のさらに他の例を示す図
【図10】マルチチャンネルの電子ボリュームのアナログテスト回路の接続形態を示す図
【図11】一般的な電子ボリュームの内部構成を示す図
【図12】従来の電子ボリュームのテストを説明する図
【符号の説明】
1…電子ボリューム、2…入力バッファ、3…パワーアンプ、4…スピーカ、5…マイクロコンピュータ、6…ロータリエンコーダ、7…表示部、8…ロジックテスタ、8a…ピンドライバ、8b…コンパレータ、
9…アナログ回路、10…制御部、11、12…可変抵抗器、13…アンプ、14…デコーダ、15…ゼロクロス検知回路、16…発振器、17…デコーダ、18…S/P変換部、19…セレクタ、20…アナログテスト回路、
29、29′、29″…ゲート信号形成回路、30、30′、30″…チョッパ型コンパレータ、31…インバータ、32…PチャンネルMOSトランジスタ、32′…NチャンネルMOSトランジスタ、33…コンデンサ、34…インバータ、35…バッファ、40…エンコーダ
Claims (4)
- 外部から入力されたアナログ信号の信号レベルを複数ステップのボリューム設定値に基づいて制御して出力信号として出力するアナログ回路と、
外部から指示されたボリューム設定値を前記アナログ回路に入力する制御部と、
を備えた電子ボリュームにおいて、
前記出力信号を入力し、アナログ回路にボリューム設定値が入力されたとき該ボリューム設定値が入力される前後の前記出力信号の信号レベルの大小を比較し、その比較結果を2値の電圧値として出力するテスト回路を設けたことを特徴とする電子ボリューム。 - 外部から入力されたアナログ信号の信号レベルを複数ステップのボリューム設定値に基づいて制御して出力信号として出力するアナログ回路を複数チャンネル分備えるとともに、
外部から指示された各チャンネルのボリューム設定値を対応するチャンネルの前記アナログ回路に入力する制御部を備えた電子ボリュームにおいて、
前記出力信号を入力し、アナログ回路にボリューム設定値が入力されたとき該ボリューム設定値が入力される前後の前記出力信号の信号レベルの大小を比較し、その比較結果を出力するテスト回路を各チャンネルに対応して設けるとともに、各チャンネルの比較結果を論理積または論理和した結果を2値の電圧値として出力するエンコード回路を設けたことを特徴とする電子ボリューム。 - 前記テスト回路は、前記出力信号の信号レベルの大小の比較をチョッパ型コンパレータで行う請求項1または請求項2に記載の電子ボリューム。
- 請求項1、請求項2または請求項3に記載の電子ボリュームに対して、前記アナログ信号として所定電圧のDC信号を入力しながら、1ステップずつ下降または上昇するボリューム設定値を順次入力し、
これに対応して出力される前記2値の電圧値を監視することにより、前記電子ボリュームの良、不良を判断する電子ボリュームのテスト方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002173314A JP3882690B2 (ja) | 2002-06-13 | 2002-06-13 | 電子ボリュームおよび電子ボリュームのテスト方法 |
TW92116125A TWI279979B (en) | 2002-06-13 | 2003-06-13 | Electronic sound volume device and testing method of electronic sound volume |
CNB031427685A CN1312838C (zh) | 2002-06-13 | 2003-06-13 | 电子音量调节器及其测试方法 |
HK04102733A HK1059991A1 (en) | 2002-06-13 | 2004-04-19 | Electronic volume and method for testing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002173314A JP3882690B2 (ja) | 2002-06-13 | 2002-06-13 | 電子ボリュームおよび電子ボリュームのテスト方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004023302A true JP2004023302A (ja) | 2004-01-22 |
JP3882690B2 JP3882690B2 (ja) | 2007-02-21 |
Family
ID=30436992
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002173314A Expired - Fee Related JP3882690B2 (ja) | 2002-06-13 | 2002-06-13 | 電子ボリュームおよび電子ボリュームのテスト方法 |
Country Status (4)
Country | Link |
---|---|
JP (1) | JP3882690B2 (ja) |
CN (1) | CN1312838C (ja) |
HK (1) | HK1059991A1 (ja) |
TW (1) | TWI279979B (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009194815A (ja) * | 2008-02-18 | 2009-08-27 | Onkyo Corp | 音量調整装置及び音量調整プログラム |
JP2011130341A (ja) * | 2009-12-21 | 2011-06-30 | Oki Semiconductor Co Ltd | 信号処理装置及び信号処理方法 |
TWI385885B (zh) * | 2008-12-04 | 2013-02-11 | Htc Corp | 多媒體裝置以及音量控制方法 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101009481B (zh) * | 2006-01-25 | 2011-10-26 | 迈米电子株式会社 | 用于助听器等的音调控制电路 |
TWI408390B (zh) * | 2010-06-25 | 2013-09-11 | Princeton Technology Corp | 用於類比量測模組之控制電路與相關控制模組 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10270962A (ja) * | 1997-03-27 | 1998-10-09 | Matsushita Electric Ind Co Ltd | 自動音声出力可変装置 |
JPH11136059A (ja) * | 1997-10-28 | 1999-05-21 | Canon Inc | 自動音量制御装置 |
JP2000261263A (ja) * | 1999-03-05 | 2000-09-22 | Matsushita Electric Ind Co Ltd | 音量調節器 |
EP1137172A4 (en) * | 1999-08-10 | 2005-03-09 | Matsushita Electric Ind Co Ltd | VOLUME CONTROL FOR A TONE GENERATOR DEVICE |
-
2002
- 2002-06-13 JP JP2002173314A patent/JP3882690B2/ja not_active Expired - Fee Related
-
2003
- 2003-06-13 CN CNB031427685A patent/CN1312838C/zh not_active Expired - Fee Related
- 2003-06-13 TW TW92116125A patent/TWI279979B/zh not_active IP Right Cessation
-
2004
- 2004-04-19 HK HK04102733A patent/HK1059991A1/xx not_active IP Right Cessation
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Publication number | Priority date | Publication date | Assignee | Title |
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JP4613966B2 (ja) * | 2008-02-18 | 2011-01-19 | オンキヨー株式会社 | 音量調整装置及び音量調整プログラム |
US8036400B2 (en) | 2008-02-18 | 2011-10-11 | Onkyo Corporation | Volume control apparatus and volume control program |
TWI385885B (zh) * | 2008-12-04 | 2013-02-11 | Htc Corp | 多媒體裝置以及音量控制方法 |
JP2011130341A (ja) * | 2009-12-21 | 2011-06-30 | Oki Semiconductor Co Ltd | 信号処理装置及び信号処理方法 |
Also Published As
Publication number | Publication date |
---|---|
TWI279979B (en) | 2007-04-21 |
TW200405656A (en) | 2004-04-01 |
CN1471228A (zh) | 2004-01-28 |
JP3882690B2 (ja) | 2007-02-21 |
HK1059991A1 (en) | 2004-07-23 |
CN1312838C (zh) | 2007-04-25 |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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|
R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101124 Year of fee payment: 4 |
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|
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|
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