TWI697203B - 具有死區時間控制的脈波寬度調變驅動級和全橋式ｄ類功率放大器 - Google Patents

具有死區時間控制的脈波寬度調變驅動級和全橋式ｄ類功率放大器 Download PDF

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TWI697203B
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Abstract

一種脈波寬度調變驅動級，其包含一半橋式輸出級，一閘級控制電路，一偵測電路以及一控制邏輯。該半橋式輸出級具有一第一電晶體和一第二電晶體，其中該第一電晶體和該第二電晶體以串聯方式連接於一電源電壓和一基準電壓之間。該閘級控制電路用以輸出一脈波寬度調變信號以驅動該第一電晶體和該第二電晶體。該偵測電路用以在該下橋電晶體關閉時偵測該第一電晶體和該第二電晶體其中一者的一閘極電壓是否出現一突波電壓事件以產生一組控制碼。該控制邏輯用以根據該組控制碼以改變該脈波寬度調變信號的延遲時間。

Description

具有死區時間控制的脈波寬度調變驅動級和全橋式D類功率放大器
本發明係關於一種具有死區時間(dead time)控制的脈波寬度調變驅動級和使用該脈波寬度調變驅動級的全橋式D類功率放大器。
對半橋式輸出級而言，死區時間的控制十分重要。半橋式輸出級具有以串連方式連接在一供應電源電壓和一地端之間的一高側金氧半場效電晶體和一低側金氧半場效電晶體。死區時間的控制可以使該高側金氧半場效電晶體和該低側金氧半場效電晶體不會同時導通，進而避免電晶體因為短路電流而造成的損害。
然而，傳統的死區時間控制是經由數個簡單的邏輯閘組成，因此死區時間是固定的時間間隔。由於死區時間會被供應電源電壓和製程的變動而影響，有必要提出一種可適切調整死區時間的控制方法應用於該半橋式輸出級。
根據本發明一實施例之一種脈波寬度調變驅動 級，其包含一半橋式輸出級，一閘級控制電路，一偵測電路以及一控制邏輯。該半橋式輸出級具有一第一電晶體和一第二電晶體，其中該第一電晶體和該第二電晶體以串聯方式連接於一電源電壓和一基準電壓之間。該閘級控制電路用以輸出一脈波寬度調變信號以驅動該第一電晶體和該第二電晶體。該偵測電路用以在該下橋電晶體關閉時偵測該第一電晶體和該第二電晶體其中一者的一閘極電壓是否出現一突波電壓事件以產生一組控制碼。該控制邏輯用以根據該組控制碼以改變該脈波寬度調變信號的延遲時間。
根據本發明一實施例之一種全橋式D類功率放大器，其包含一第一半橋式輸出級，一第二半橋式輸出級，一閘級控制電路，一偵測電路以及一控制邏輯。該第一半橋式輸出級具有一第一電晶體和一第二電晶體，其中該第一電晶體和該第二電晶體以串聯方式連接於一電源電壓和一基準電壓之間。該第二半橋式輸出級具有一第一電晶體和一第二電晶體，其中該第一電晶體和該第二電晶體以串聯方式連接於該電源電壓和該基準電壓之間。該閘級控制電路用以輸出一第一脈波寬度調變信號以驅動該第一半橋式輸出級中的該第一電晶體和該第二電晶體，和輸出一第二脈波寬度調變信號以驅動該第二半橋式輸出級中的該第一電晶體和該第二電晶體。該偵測電路用以偵測該第一半橋式輸出級中的該第二電晶體和該第二半橋式輸出級中的該第二電晶體的其中一者 的一閘極電壓是否出現一突波電壓事件以產生一組控制碼。該控制邏輯用以根據該組控制碼以改變該第一脈波寬度調變信號和該第二脈波寬度調變信號的延遲時間。
100,500‧‧‧脈波寬度調變驅動級
12,12’,12”,12”’‧‧‧半橋式輸出級
14,14’,14”,14”’‧‧‧上橋驅動電路
16,16’,16”,16”’‧‧‧下橋驅動電路
18,18’,18”,18”’‧‧‧閘級控制電路
52,52’,52”‧‧‧偵測電路
54,54’,54”,54”’‧‧‧控制邏輯
72,72’‧‧‧電壓設定電路
74,74’‧‧‧比較單元
742‧‧‧電壓位移電路
744‧‧‧電壓位移電路
746‧‧‧比較器
76‧‧‧計數器
900‧‧‧全橋式D類功率放大器
CP‧‧‧寄生電容
IP‧‧‧可程式電流源
M1,M1P,M1N‧‧‧電晶體
M2,M2P,M2N‧‧‧電晶體
M3,M4,M5‧‧‧電阻
M6,M7‧‧‧電晶體
RL‧‧‧負載
402,404,406‧‧‧步驟
408,410,412‧‧‧步驟
414,416,418,420‧‧‧步驟
1302,1304,1306‧‧‧步驟
1308,1310,1312‧‧‧步驟
1314,1316,1318‧‧‧步驟
1320‧‧‧步驟
第一圖顯示結合本發明一實施例之一脈波寬度調變驅動級之方塊示意圖
第二圖顯示該脈波寬度調變驅動級驅動級的時序圖。
第三A顯示該等死區時間和該等電晶體的閘級切換轉變電壓的關係。
第三B顯示該等死區時間和該等電晶體的閘級切換轉變電壓的關係。
第三C顯示該等死區時間和該等電晶體的閘級切換轉變電壓的關係。
第四圖顯示結合本發明一實施例之本發明之死區時間控制方法之流程圖。
第五圖顯示結合本發明一實施例之一脈波寬度調變驅動級之方塊示意圖。
第六圖顯示該脈波寬度調變驅動級之對應信號的時序圖。
第七A圖顯示結合本發明一實施例之該偵測電路之電路圖。
第七B圖顯示該偵測電路在死區時間<0時的波形圖。
第七C圖顯示該偵測電路在死區時間>0時的波形圖。
第八圖顯示結合本發明一實施例之該偵測電路中的該電壓設定電路和該比較單元之電路圖。
第九圖顯示一具有雙端輸出級架構的全橋式D類功率放大器之方塊示意圖。
第十圖顯示結合本發明一實施例之該偵測電路之電路圖。
第十一A顯示當該全橋式D類功率放大器運作於AD模式時輸出端的信號。
第十一B顯示當該全橋式D類功率放大器運作於AD模式時，該第一半橋式輸出級、該第二半橋式輸出級和該負載的電流走向。
第十二A顯示當該全橋式D類功率放大器運作於BD模式時輸出端的信號。
第十二B顯示當該全橋式D類功率放大器運作於BD模式時，該第一半橋式輸出級、該第二半橋式輸出級和該負載的電流走向。
第十三圖顯示結合本發明一實施例之本發明之死區時間控制方法之流程圖。
在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，製造商可能會用不同的名詞來稱呼同樣的元件。本說 明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及後續的請求項當中所提及的「包含」或「包括」係為一開放式的用語，故應解釋成「包含但不限定於」。另外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段。因此，若文中描述一第一裝置耦接於一第二裝置，則代表該第一裝置可直接電氣連接於該第二裝置，或透過其他裝置或連接手段間接地電氣連接至該第二裝置。
第一圖顯示結合本發明一實施例之一脈波寬度調變(Pulse Width Modulation,PWM)驅動級100之方塊示意圖。參照第一圖，該脈波寬度調變驅動級100包含由一對電晶體組成的半橋式輸出級12、上橋驅動電路14、下橋驅動電路16以及一閘級控制電路18。
該半橋式輸出級12包含以串連方式連接在一供應電源電壓PVDD和一地端之間的一N通道金氧半場效電晶體M1和一N通道金氧半場效電晶體M2。該上橋驅動電路14具有以串連方式連接在一升壓電壓BOOT和該半橋式輸出級12的一輸出端之間的一P通道金氧半場效電晶體M1P和一N通道金氧半場效電晶體M1N。該上橋驅動電路14耦接至該電晶體M1的一閘級，藉以驅動該電晶體M1來穩定輸出電壓VOUT的電壓。該下橋驅動電路16具有以串連方式連接在一供應電源電壓GVDD和一地端之間的一P通道金氧半場效電晶體M2P和一 N通道金氧半場效電晶體M2N。該下橋驅動電路16耦接至該電晶體M2的一閘級，藉以驅動該電晶體M2來穩定該輸出電壓VOUT的電壓。
第二圖顯示該脈波寬度調變驅動級100的時序圖200。該時序圖200表示死區時間DT1和DT2如何基於該電晶體M1和該電晶體M2的閘級的切換轉變電壓VGLS和VGHS來決定。參照第二圖，為了避免該半橋式輸出級12的交越導通(cross-conduction)，該死區時間DT1會設置於下橋電晶體(例如該電晶體M2)的導通時間和上橋電晶體(例如該電晶體M1)的導通時間之間，而該死區時間DT2會設置於上橋電晶體(例如該電晶體M1)的導通時間和下橋電晶體(例如該電晶體M2)的導通時間之間。當該電晶體M2的閘級電壓VGLS>Vth時，該電晶體M2導通；當該電晶體M1的閘級電壓VGHS>VOUT+Vth時，該電晶體M1導通。在該等死區時間DT1和DT2期間，上橋電晶體(例如該電晶體M1)和下橋電晶體(例如該電晶體M2)都是截止的狀態。
第三A，三B和三C圖顯示該等死區時間DT1和DT2如何影響該電晶體M1和該電晶體M2的閘級的切換轉變電壓VGLS和VGHS。參照第三A和三C圖，如果該死區時間DT1<0，該半橋式輸出級12的該等電晶體M1和M2可能會同時導通，因此會有短路電流(short through current)和暫態電壓產生，其會對該等電晶體M1和M2造成損害。如果該死區時間 DT1>0，該電晶體M2的閘級電壓VGLS在下橋電晶體M2截止時會因為電晶體M1P和電晶體M2N的導通產生充電電流IC，該充電電流IC對寄生電容CP充電而出現突波(glitch)事件。亦即，該電晶體M2的閘級電壓VGLS會在一短暫時間由地端電位上升到一設定電壓，又下降到該地端電壓。類似的狀況會發生在上橋電晶體M1截止時，VGHS會因為死區時間DT2>0而出現突波事件，如第三B和三C圖所示。因此，適當的死區時間控制可以藉由監測上橋電晶體M1的閘級電壓VGHS和/或下橋電晶體M2的閘級電壓VGLS來獲得。以下以監測下橋電晶體M2的閘級電壓VGLS來說明本發明之死區時間控制方法，但本發明的範圍不受限定，其以之後的專利範圍為準。
為了使本領域通常知識者可以透過本實施範例的教導實施本發明，以下使用第四圖說明本發明之死區時間控制方法。熟悉本項技術者應體認本發明的施行並未限定於須逐一或準確地實施第四圖中的每一步驟。舉例而言，可於第四圖中的每一步驟之間增加中間步驟或進行局部修改。
參照第四圖，首先進行步驟402以進入校正模式。接著，在步驟404中，當進入校正模式時，時間間隔首先設定為0。在步驟406中，在該下橋電晶體M2截止時偵測該下橋電晶體M2的一閘極電壓VGLS是否出現一突波電壓事件。若該下橋電晶體M2的電壓VGLS出現該突波電壓事件，進行步驟408，若否，進行步驟410。在步驟408中，記錄該死區間隔。 在步驟410中，設定一最小時間間隔。接著，在步驟412中，再次在該下橋電晶體M2截止時偵測該下橋電晶體VGLS的電壓是否出現一突波電壓事件。若是，進行步驟408，若否，進行步驟414。在步驟414中，判斷此時時間間隔是否為最大。若是，在步驟410中，記錄該時間間隔。若否，在步驟418中，加大目前的時間間隔並且重覆執行步驟412至418，直至確認在該下橋電晶體M2截止時該下橋電晶體M2的電壓VGLS出現一突波電壓事件。
以下參考第五圖和第六圖說明本發明之死區時間控制方法之細節。第五圖顯示結合本發明一實施例之一脈波寬度調變驅動級500之方塊示意圖。參照第五圖，該脈波寬度調變驅動級500包含由一對電晶體組成的半橋式輸出級12’、該上橋驅動電路14、該下橋驅動電路16、一偵測電路52、一控制邏輯54以及一閘級控制電路18’。第五圖中類似第一圖之元件以類似的參考數字顯示，且電路的細節將不再贅述。第六圖顯示該脈波寬度調變驅動級500之對應信號的時序圖。
參照第五圖和第六圖，在時間t1，當電源開啟後，一電源開啟重置信號POR由邏輯0位準變成邏輯1位準。在時間t2，一信號校正信號CAL_EN首先設定為邏輯1位準，使得該脈波寬度調變驅動級500進入校正模式。當該脈波寬度調變驅動級500進入校正模式時，該閘級控制電路18’重覆產生導通週期為50%的輸出信號PWMA。亦即，輸出信號PWMA具有 交錯且時間相同的邏輯1和邏輯0位準。該偵測電路52在接收該信號校正信號CAL_EN後重置控制碼DT[3：0]=[1 1 1 1]，使得該控制邏輯54的輸出信號PWMA_HS和該閘級控制電路18’的輸出信號PWMA無時間間隔。亦即，該信號PWMA_HS和該信號PWMA為同相且無時間差異。在本實施例中，該控制邏輯54的輸出信號PWMA_HS和PWMA_LS為互補的信號。因此當該信號PWMA為邏輯1位準時，該半橋式輸出級12’的輸出信號VOUT’為邏輯0位準；當該信號PWMA為邏輯0位準時，該半橋式輸出級12’的輸出信號VOUT’為邏輯1位準。
接著，該偵測電路52在該下橋電晶體M2截止時偵測該下橋電晶體M2的該閘極電壓VGLS是否出現一突波電壓事件。若是，記錄控制碼DT[3：0]=[1 1 1 1]以在校正模式後的正常運作模式使用。若否，在時間t3，該偵測電路52輸出控制碼DT[3：0]=[0 0 0 0]，使得該控制邏輯54的輸出信號PWMA_LS和該閘級控制電路18’的輸出信號PWMA有一最小時間間隔，例如1ns。
接著，該偵測電路52在該下橋電晶體M2截止時持續偵測該下橋電晶體M2的該閘極電壓VGLS是否出現突波電壓事件。若是，記錄目前的控制碼DT[3：0]以在校正模式後的正常運作模式使用。若否，首先確認控制碼DT[3：0]是否已到最大值。亦即，該控制邏輯54的輸出信號PWMA_LS和該閘級控制電路18’的輸出信號PWMA的時間間隔以來到最大 值。當控制碼DT[3：0]已到最大值時，記錄目前的控制碼DT[3：0]以在校正模式後的正常運作模式使用。若否，該偵測電路52進位輸出控制碼DT[3：0]以加大時間間隔。在每次增加控制碼DT[3：0]時，該偵測電路52會偵測該下橋電晶體M2的該閘極電壓VGLS。若該下橋電晶體M2的該閘極電壓VGLS出現突波電壓事件，表示時間間隔已足夠。在本實施例中，在時間t4，該偵測電路52輸出控制碼DT[3：0]=[0 1 0 0]至該控制邏輯54，使得該控制邏輯54的輸出信號PWMA_LS和該閘級控制電路18’的輸出信號PWMA有一更新時間間隔，例如3ns。該偵測電路52繼續偵測該下橋電晶體M2的該閘極電壓VGLS。若該下橋電晶體M2的該閘極電壓VGLS出現突波電壓事件，表示時間間隔已足夠，故目前控制碼DT[3：0]=[0 1 0 0]會記錄下來以在校正模式後的正常運作模式使用。
在校正模式後結束後，亦即，該信號校正信號CAL_EN設定為邏輯0位準時，該脈波寬度調變驅動級500進入正常運作模式。此時，該偵測電路52不再運作，而該閘級控制電路18’不再重覆產生導通週期為50%的輸出信號PWMA，而是根據一脈波寬度調變信號PWM而動作。該控制邏輯54的輸出信號PWMA_LS和該脈波寬度調變信號PWM之間存在校正模式下儲存的時間間隔，其會由目前控制碼DT[3：0]所決定。依校正模式下所儲存的控制碼，該半橋式輸出級12‘的該等電晶體M1和M2可避免同時導通。
第七A圖顯示結合本發明一實施例之該偵測電路52之電路圖，第七B圖顯示該偵測電路52在死區時間<0時的波形圖，而第七C圖顯示該偵測電路52在死區時間>0時的波形圖。參照第七A圖，該偵測電路52包含一電壓設定電路72、一比較單元74和一計數器76。該電壓設定電路72用以產生一預設值電壓VSET。該比較單元74比較該下橋電晶體M2的電壓VGLS和該預設值電壓VSET，以產生一比較結果SPDT。該計數器76用以根據該比較結果SPDT、該信號CAL_EN和一時脈信號DT_CK以產生該控制碼DT[3：0]。
參照第七B和第七C圖，在死區時間<0時，當該下橋電晶體M2截止時，該下橋電晶體M2的該閘極電壓VGLS會由該供應電源電壓GVDD的位準下降到地端的位準。因此，該比較結果SPDT會由邏輯1位準變為邏輯0位準。然而，在死區時間>0時，當該下橋電晶體M2截止時，該下橋電晶體M2的該閘極電壓VGLS會由該供應電源電壓GVDD的位準先下降後，再因為充電電流IC對寄生電容充電而上升至大於該預設值電壓VSET，最後才下降到地端的位準。因此，如第七C圖所示，該比較結果SPDT會有邏輯1位準、邏輯0位準、邏輯1位準和邏輯0位準的變化。
參照第六圖，新的控制碼DT[3：0]會在該時脈信號DT_CK的正緣產生，當該比較單元74偵測到該下橋電晶體M2的電壓VGLS出現突波電壓事件後，該信號SPDT會有邏輯 1位準、邏輯0位準、邏輯1位準和邏輯0位準的變化，超過兩次的邏輯位準變化會使得該計數器76停止計數，讓該控制碼DT[3：0]栓鎖在現有輸出值。
第八圖顯示結合本發明一實施例之該偵測電路52中的該電壓設定電路72和該比較單元74之電路圖。參照第八圖，該比較單元包含電壓位移電路742和744以及一比較器746。該電壓位移電路742用以將該下橋電晶體M2的電壓VGLS增加一個電壓位準，而該電壓位移電路744用以將該預設值電壓VSET增加一個電壓位準。該比較器746比較位移後的電壓V1和V2以產生該比較結果SPDT。
參照第八圖，該電壓設定電路72包含一可程式電流源Ip和一N通道金氧半場效電晶體M7。該電晶體M7作為一電阻使用。該可程式電流源Ip由該電源電壓PVDD的電壓位準和一扭轉率(slew rate)設定碼SR來設定其電流值IS。該電流IS流過該電晶體M7以形成該預設值電壓VSET。因此，該預設值電壓VSET可由公式(1)所獲得：VSET=N×I S ×r M7 (1)
其中，數值N關聯於該電源電壓PVDD的電壓位準和該扭轉率設定碼S，而rM7為該電晶體M7的等效阻值。
參照第三A圖，當輸出信號PWMA_HS轉換為邏輯0位準，而輸出信號PWMA_LS轉換為邏輯1位準時，該下橋電晶體M2的電壓VGLS會因為由電壓BOOT到地端的充電電 流IC對寄生電容充電而上升。因此，電壓VGLS可根據公式(2)而獲得：VGLS=I C ×r M2N (2)
其中，rM2N為該電晶體M2N的導通阻值。
參照第八圖，當該電壓VGLS大於該預設值電壓VSET後，該比較器746會產生該比較結果SPDT，故依公式(1)和(2)可推導出該電流值IS如何設定：
Figure 108119647-A0101-12-0013-1
參考公式(3)，該電流值IS可經由該電晶體M2N的導通阻值對該電晶體M7的導通阻值的比例來進行調整。在設計上，該電晶體M7在佈局時會匹配於該電晶體M2N，例如該電晶體M7的寬長比W/L會比例於該下橋驅動電路16中的該電晶體M2N的寬長比W/L。
在另一實施例中，由於該電壓BOOT的位準等於該電源電壓PVDD的位準加上一增量，故該電流值IS會根據該增量而調整數值N。在又一實施例中，考量不同的扭轉率會影響充電電流IC，例如，在第三A圖，當扭轉率增大時代表電晶體M1P的驅動能力較強，故充電電流IC也會增大。因此，為了在較大的扭轉率下該電壓VGLS能等於該預設值電壓VSET，故N值將會適性加大。綜上所述，本發明的該電壓設定電路72所產生的該預設值電壓VSET會根據該上橋驅動電路14和該 下橋驅動電路16的變動，例如該電壓BOOT的位準和扭轉率變化，來進行調整，以能更忠實的反應該下橋電晶體M2的電壓VGLS的變化。
第五圖所例示的該脈波寬度調變驅動級500包含一半橋式輸出級12”。然而，該脈波寬度調變驅動級500也可使用於一雙端輸出級架構中。第九圖顯示一具有雙端輸出級架構的全橋式D類功率放大器900之方塊示意圖。參照第九圖，該全橋式D類功率放大器900包含一第一半橋式輸出級12”、一第二半橋式輸出級12’”、一偵測電路52’以及一閘級控制電路18”。該閘級控制電路18”接收一脈波寬度調變信號PWM以產生輸出信號PWMA和PWMB。
該控制邏輯54”接收該輸出信號PWMA並根據控制碼DT[3：0]產生互補的輸出信號PWMA_HS和PWMA_LS，其中該輸出信號PWMA_HS傳送至一上橋驅動電路14”以驅動該第一半橋式輸出級12”中的一上橋電晶體M1，而該輸出信號PWMA_LS傳送至一下橋驅動電路16”以驅動該第一半橋式輸出級12”中的一下橋電晶體M2。該控制邏輯54’”接收該輸出信號PWMB並根據控制碼DT[3：0]產生互補的輸出信號PWMB_HS和PWMB_LS，其中該輸出信號PWMB_HS傳送至一上橋驅動電路14’”以驅動該第二半橋式輸出級12’”中的一上橋電晶體M1，而該輸出信號PWMA_LS傳送至一下橋驅動電路16’”以驅動該第二半橋式輸出級12’”中的一下橋 電晶體M2。
第十圖顯示結合本發明一實施例之該偵測電路52’之電路圖。參照第十圖，該偵測電路52’包含一電壓設定電路72’、一比較單元74’和一計數器76。該電壓設定電路72’和第七圖中的該電壓設定電路72的不同點在於前者可接收一輸入信號MODE，其中該輸入信號MODE指示該全橋式D類功率放大器900在正常模式時是運作於AD模式或BD模式。
參照第十一A和十一B圖，當該全橋式D類功率放大器900運作於AD模式時，該輸出端OUTB的信號為該輸出端OUTA的反相信號。因此，在D類功率放大器900輸入信號為0時，該負載RL，例如一揚聲器上，獲得的信號會是一零信號。參照第十二A和十二B圖，當該全橋式D類功率放大器900運作於BD模式時，該輸出端OUTB的信號為該輸出端OUTA的同相延遲信號。因此，在D類功率放大器900輸入信號為0時，該揚聲器上獲得信號會是一差動電壓。
如第十一B和十二B圖所示，當該脈波寬度調變驅動級900進入校正模式時，第十圖的該閘級控制電路18”重覆產生導通週期為50%的輸出信號PWMA和PWMB。然而，由於在AD模式和BD模式下該第一半橋式輸出級12”的電晶體M1和M2以及該第二半橋式輸出級12’”中的電晶體M1和M2的導通狀況不同。因此，第十圖中的該電壓設定電路72’會隨 該模式信號MODE指定的模式產生不同的該預設值電壓VSET。由於在AD模式下，該脈波寬度調變驅動級900進入校正模式時會有一電流ICAL流過該負載RL，而在BD模式下，不會有電流流過該負載RL，故在AD模式下該預設值電壓VSET會低於在BD模式下該預設值電壓VSET。
在校正模式下，該全橋式D類功率放大器900之死區時間控制方法和電路近似於該脈波寬度調變驅動級500之死區時間控制方法和電路。為了使本領域通常知識者可以透過本實施範例的教導實施本發明，以下使用第十三圖的流程圖配合第九和第十圖的方塊圖說明本發明之全橋式D類功率放大器900之死區時間控制方法。第十三圖中類似第四圖之流程以類似的參考數字顯示，且流程的細節將不再贅述。同樣地，第九和第十圖中類似第五和第七圖之元件以類似的參考數字顯示，且流程的細節將不再贅述。
首先進行步驟1302以使該全橋式D類功率放大器900進入校正模式。接著，在步驟1304中，當進入校正模式時，時間間隔首先設定為0。亦即，該控制邏輯54”的輸出信號PWMA_HS和該閘級控制電路18’的輸出信號PWMA無時間間隔，該控制邏輯控制邏輯54’”的輸出信號PWMB_HS和該閘級控制電路18’的輸出信號PWMB無時間間隔。
在步驟1306中，偵測該第一半橋式輸出級12”的電晶體M2的電壓VGLS1和該第二半橋式輸出級12’”中的電晶 體M2的電壓VGLS2是否均出現一突波電壓事件。若該兩者皆出現突波電壓事件，進行步驟1308，若僅一者大於或兩者均未出現突波電壓事件，進行步驟1310。在步驟1310中，設定一最小時間間隔。在一實施例中，該偵測電路52輸出控制碼DT[3：0]=[0 0 0 0]，使得該控制邏輯54”的輸出信號PWMA_LS和該閘級控制電路18’的輸出信號PWMA有一最小時間間隔，例如1ns。
接著，在步驟1312中，再次偵測該第一半橋式輸出級12”的電晶體M2的電壓VGLS1和該第二半橋式輸出級12’”中的電晶體M2的電壓VGLS2是否出現突波電壓事件。若是，進行步驟1308，若否，進行步驟1314。在步驟1314中，判斷此時時間間隔是否為最大。若是，在步驟1310中，記錄該時間間隔。若否，在步驟1318中，加大目前的時間間隔並且重覆執行步驟1312至1318，直至確認該第一半橋式輸出級12”的電晶體M2的電壓VGLS1和該第二半橋式輸出級12’”中的電晶體M2的電壓VGLS2均出現突波電壓事件。當兩者均出現突波電壓事件，表示該第一半橋式輸出級12”的電晶體M1和M2的死區時間以及該第二半橋式輸出級12’”中的電晶體M1和M2的死區時間大於0，故該第一半橋式輸出級12”的電晶體M1和M2以及該第二半橋式輸出級12’”的電晶體M1和M2不會同時導通，故能減少短路電流的產生。
本發明之技術內容及技術特點已揭示如上，然 而熟悉本項技術之人士仍可能基於本發明之教示及揭示而作種種不背離本發明精神之替換及修飾。因此，本發明之保護範圍應不限於實施例所揭示者，而應包含各種不背離本發明之替換及修飾，並為隨後之申請專利範圍所涵蓋。
500‧‧‧脈波寬度調變驅動級
12’‧‧‧半橋式輸出級
14’‧‧‧上橋驅動電路
16’‧‧‧下橋驅動電路
18’‧‧‧閘級控制電路
52‧‧‧偵測電路
54‧‧‧控制邏輯
M1,M2‧‧‧電晶體

Claims (13)

  1. 一種脈波寬度調變驅動級，該脈波寬度調變驅動級包含：一半橋式輸出級，具有一第一電晶體和一第二電晶體，其中該第一電晶體和該第二電晶體以串聯方式連接於一電源電壓和一基準電壓之間；一閘級控制電路，用以輸出一脈波寬度調變信號以驅動該第一電晶體和該第二電晶體；一偵測電路，用以在該第二電晶體關閉時偵測該第一電晶體和該第二電晶體其中一者的一閘極電壓是否出現一突波電壓事件以產生一組控制碼；以及一控制邏輯，用以根據該組控制碼以改變該脈波寬度調變信號的延遲時間。
  2. 根據申請專利範圍第1項之脈波寬度調變驅動級，其中該偵測電路包含：一電壓設定電路，用以產生一預設值電壓；一比較單元，用以偵測該第一電晶體和該第二電晶體其中一者的該閘極電壓是否大於該預設值電壓；以及一計數器，用以根據該比較單元的比較結果產生該組控制碼。
  3. 根據申請專利範圍第2項之脈波寬度調變驅動級，其中該偵測電路和該控制邏輯根據一信號校正信號而進入一校 正模式，該控制邏輯在校正模式下儲存該組控制碼以在該校正模式後的一正常模式中使用。
  4. 根據申請專利範圍第2項之脈波寬度調變驅動級，其中該電壓設定電路包含：一可程式電流源；以及一電阻；其中該可程式電流源流過該電阻以產生該預設值電壓。
  5. 根據申請專利範圍第4項之脈波寬度調變驅動級，其中該可程式電流源根據該電源電壓調整電流值。
  6. 根據申請專利範圍第4項之脈波寬度調變驅動級，其中該可程式電流源根據一扭轉率調整電流值。
  7. 一種全橋式D類功率放大器，該全橋式D類功率放大器包含：一第一半橋式輸出級，具有一第一電晶體和一第二電晶體，其中該第一電晶體和該第二電晶體以串聯方式連接於一電源電壓和一基準電壓之間；一第二半橋式輸出級，具有一第一電晶體和一第二電晶體，其中該第一電晶體和該第二電晶體以串聯方式連接於該電源電壓和該基準電壓之間；一閘級控制電路，用以輸出一第一脈波寬度調變信號以驅動該第一半橋式輸出級中的該第一電晶體和該第二電晶 體，和輸出一第二脈波寬度調變信號以驅動該第二半橋式輸出級中的該第一電晶體和該第二電晶體；一偵測電路，用以偵測該第一半橋式輸出級中的該第二電晶體和該第二半橋式輸出級中的該第二電晶體的其中一者的一閘極電壓是否出現一突波電壓事件以產生一組控制碼；以及一控制邏輯，用以根據該組控制碼以改變該第一脈波寬度調變信號和該第二脈波寬度調變信號的延遲時間。
  8. 根據申請專利範圍第7項之全橋式D類功率放大器，其中該偵測電路包含：一電壓設定電路，用以產生一預設值電壓；一比較單元，用以偵測偵測該第一半橋式輸出級中的該第二電晶體和該第二半橋式輸出級中的該第二電晶體的其中一者的一閘極電壓是否大於該預設值電壓；以及一計數器，用以根據該比較單元的比較結果產生該組控制碼。
  9. 根據申請專利範圍第8項之全橋式D類功率放大器，其中該偵測電路和該控制邏輯根據一信號校正信號而進入一校正模式，該控制邏輯在校正模式下儲存該組控制碼以在該校正模式後的一正常模式中使用。
  10. 根據申請專利範圍第8項之全橋式D類功率放大器，其中該電壓設定電路包含：一可程式電流源；以及一電阻；其中該可程式電流源流過該電阻以產生該預設值電壓。
  11. 根據申請專利範圍第10項之全橋式D類功率放大器，其中該可程式電流源根據該電源電壓調整電流值。
  12. 根據申請專利範圍第10項之全橋式D類功率放大器，其中該可程式電流源根據一扭轉率調整電流值。
  13. 根據申請專利範圍第10項之全橋式D類功率放大器，其中該可程式電流源根據一模式信號調整電流值。
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