CN112039450B

CN112039450B - 脉冲宽度调制输出级装置和全桥式d类功率放大器

Info

Publication number: CN112039450B
Application number: CN201910874777.3A
Authority: CN
Inventors: 曹斯钧; 黄扬景; 许雅绵
Original assignee: Elite Semiconductor Memory Technology Inc
Current assignee: Elite Semiconductor Memory Technology Inc
Priority date: 2019-06-04
Filing date: 2019-09-17
Publication date: 2024-03-26
Anticipated expiration: 2039-09-17
Also published as: TW202046634A; CN112039450A; TWI697203B; US20200389161A1; US10958259B2

Abstract

一种脉冲宽度调制输出级装置，其包含半桥式输出级，栅极控制电路，检测电路以及控制逻辑。该半桥式输出级具有第一晶体管和第二晶体管，其中该第一晶体管和该第二晶体管以串联方式连接于电源电压和基准电压之间。该栅极控制电路用以输出脉冲宽度调制信号以驱动该第一晶体管和该第二晶体管。该检测电路用以在该第二晶体管关闭时检测该第一晶体管和该第二晶体管中的一个的栅极电压是否出现突波电压事件以产生一组控制码。该控制逻辑用以根据该组控制码以改变该脉冲宽度调制信号的延迟时间。

Description

脉冲宽度调制输出级装置和全桥式D类功率放大器

技术领域

本发明所述关于一种具有死区时间(dead time)控制的脉冲宽度调制输出级装置和使用该脉冲宽度调制输出级装置的全桥式D类功率放大器。

背景技术

对半桥式输出级而言，死区时间的控制十分重要。半桥式输出级具有以串连方式连接在供应电源电压和地端之间的高侧金属氧化物半导体场效应晶体管和低侧金属氧化物半导体场效应晶体管。死区时间的控制可以使该高侧金属氧化物半导体场效应晶体管和该低侧金属氧化物半导体场效应晶体管不会同时导通，进而避免晶体管因为短路电流而造成的损害。

然而，传统的死区时间控制是由多个简单的逻辑门组成，因此死区时间是固定的时间间隔。由于死区时间会被供应电源电压和制造的变动而影响，有必要提出一种可适于调整死区时间的控制方法应用于该半桥式输出级。

发明内容

根据本发明实施例的一种脉冲宽度调制输出级装置，其包含半桥式输出级，栅极控制电路，检测电路以及控制逻辑。该半桥式输出级具有第一晶体管和第二晶体管，其中该第一晶体管和该第二晶体管以串联方式连接于电源电压和基准电压之间。该栅极控制电路用以输出脉冲宽度调制信号以驱动该第一晶体管和该第二晶体管。该检测电路用以在该第二晶体管关闭时检测该第一晶体管和该第二晶体管中的一个的栅极电压是否出现突波电压事件以产生一组控制码。该控制逻辑用以根据该组控制码以改变该脉冲宽度调制信号的延迟时间。

根据本发明实施例的一种全桥式D类功率放大器，其包含第一半桥式输出级，第二半桥式输出级，栅极控制电路，检测电路以及控制逻辑。该第一半桥式输出级具有第一晶体管和第二晶体管，其中该第一晶体管和该第二晶体管以串联方式连接于电源电压和基准电压之间。该第二半桥式输出级具有第一晶体管和第二晶体管，其中该第一晶体管和该第二晶体管以串联方式连接于该电源电压和该基准电压之间。该栅极控制电路用以输出第一脉冲宽度调制信号以驱动该第一半桥式输出级中的该第一晶体管和该第二晶体管，和输出第二脉冲宽度调制信号以驱动该第二半桥式输出级中的该第一晶体管和该第二晶体管。该检测电路用以检测该第一半桥式输出级中的该第二晶体管和该第二半桥式输出级中的该第二晶体管的中的一个的栅极电压是否出现突波电压事件以产生一组控制码。该控制逻辑用以根据该组控制码以改变该第一脉冲宽度调制信号和该第二脉冲宽度调制信号的延迟时间。

附图说明

图1显示结合本发明实施例的脉冲宽度调制输出级装置的方块示意图图2图显示脉冲宽度调制输出级装置的时序图。

图3A显示这些死区时间和这些晶体管的栅极切换转变电压的关系。

图3B显示这些死区时间和这些晶体管的栅极切换转变电压的关系。

图3C显示这些死区时间和这些晶体管的栅极切换转变电压的关系。

图4显示结合本发明实施例的本发明的死区时间控制方法的流程图。

图5显示结合本发明实施例的脉冲宽度调制输出级装置的方块示意图。

图6显示脉冲宽度调制输出级装置的对应信号的时序图。

图7A显示结合本发明实施例的检测电路的电路图。

图7B显示检测电路在死区时间<0时的波形图。

图7C显示检测电路在死区时间>0时的波形图。

图8显示结合本发明实施例的检测电路中的电压设定电路和比较单元的电路图。

图9显示具有双端输出级架构的全桥式D类功率放大器的方块示意图。

图10显示结合本发明实施例的检测电路的电路图。

图11A显示当全桥式D类功率放大器运作于AD模式时输出端的信号。

图11B显示当全桥式D类功率放大器运作于AD模式时，第一半桥式输出级、第二半桥式输出级和负载的电流走向。

图12A显示当全桥式D类功率放大器运作于BD模式时输出端的信号。

图12B显示当全桥式D类功率放大器运作于BD模式时，第一半桥式输出级、第二半桥式输出级和负载的电流走向。

图13显示结合本发明实施例的本发明的死区时间控制方法的流程图。

具体实施方式

在说明书及后续的权利要求书当中使用了某些词汇来指称特定的元件。所属领域中具有通常知识者应可理解，制造商可能会用不同的名词来称呼同样的元件。本说明书及后续的权利要求书并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及后续的请求项当中所提及的“包含”或“包括”是开放式的用语，故应解释成“包含但不限定于”。另外，“耦接”一词在此是包含任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表该第一装置可直接电气连接于该第二装置，或通过其他装置或连接手段间接地电气连接至该第二装置。

图1显示结合本发明实施例的脉冲宽度调制(Pulse Width Modulation,PWM)输出级100的方块示意图。参照图1，该脉冲宽度调制输出级装置100包含由一对晶体管组成的半桥式输出级12、上桥驱动电路14、下桥驱动电路16以及栅极控制电路18。

该半桥式输出级12包含以串连方式连接在供应电源电压PVDD和地端之间的N通道金属氧化物半导体场效应晶体管M1和N通道金属氧化物半导体场效应晶体管M2。该上桥驱动电路14具有以串连方式连接在升压电压BOOT和该半桥式输出级12的输出端之间的P通道金属氧化物半导体场效应晶体管M1P和N通道金属氧化物半导体场效应晶体管M1N。该上桥驱动电路14耦接至该晶体管M1的栅极，以驱动该晶体管M1来稳定在该半桥式输出级12的该输出端的电压VOUT。该下桥驱动电路16具有以串连方式连接在供应电源电压GVDD和地端之间的P通道金属氧化物半导体场效应晶体管M2P和N通道金属氧化物半导体场效应晶体管M2N。该下桥驱动电路16耦接至该晶体管M2的栅极，以驱动该晶体管M2来稳定该输出电压VOUT的电压。

图2显示该脉冲宽度调制输出级装置100的时序图200。该时序图200表示死区时间DT1和DT2如何基于该晶体管M1和该晶体管M2的栅极的切换转变电压VGLS和VGHS来决定。参照图2，为了避免该半桥式输出级12的交叉导通(cross-conduction)，该死区时间DT1会设置于下桥晶体管(例如该晶体管M2)的导通时间和上桥晶体管(例如该晶体管M1)的导通时间之间，而该死区时间DT2会设置于上桥晶体管(例如该晶体管M1)的导通时间和下桥晶体管(例如该晶体管M2)的导通时间之间。当该晶体管M2的栅极电压VGLS>Vth时，该晶体管M2导通；当该晶体管M1的栅极电压VGHS>VOUT+Vth时，该晶体管M1导通。在这些死区时间DT1和DT2期间，上桥晶体管(例如该晶体管M1)和下桥晶体管(例如该晶体管M2)都是截止的状态。

图3A,3B和3C显示这些死区时间DT1和DT2如何影响该晶体管M1和该晶体管M2的栅极的切换转变电压VGLS和VGHS。参照图3A和3C，如果该死区时间DT1<0，该半桥式输出级12的这些晶体管M1和M2可能会同时导通，因此会有短路电流(short through current)和暂态电压产生，其会对这些晶体管M1和M2造成损害。如果该死区时间DT1>0，该晶体管M2的栅极电压VGLS在下桥晶体管M2截止时会因为晶体管M1P和晶体管M2N的导通产生充电电流IC，该充电电流IC对寄生电容CP充电而出现突波(glitch)事件。亦即，该晶体管M2的栅极电压VGLS会在短暂时间由地端电位上升到设定电压，又下降到该地端电压。类似的状况会发生在上桥晶体管M1截止时，VGHS会因为死区时间DT2>0而出现突波事件，如图3B和3C所示。因此，适当的死区时间控制可以由监测上桥晶体管M1的栅极电压VGHS和/或下桥晶体管M2的栅极电压VGLS来获得。以下以监测下桥晶体管M2的栅极电压VGLS来说明本发明的死区时间控制方法，但本发明的范围不受限定，其以之后的权利要求为准。

为了使本领域通常知识者可以通过本实施范例的教导实施本发明，以下使用图4说明本发明的死区时间控制方法。熟悉本项技术者应理解本发明的施行并未限定于须逐一或准确地实施图4中的每一步骤。举例而言，可在图4中的每一步骤之间增加中间步骤或进行局部修改。

参照图4，首先进行步骤402以进入校正模式。接着，在步骤404中，当进入校正模式时，时间间隔首先设定为0。在步骤406中，在该下桥晶体管M2截止时检测该下桥晶体管M2的栅极电压VGLS是否出现突波电压事件。若该下桥晶体管M2的电压VGLS出现该突波电压事件，进行步骤408，若否，进行步骤410。在步骤408中，记录该死区间隔。在步骤410中，设定最小时间间隔。接着，在步骤412中，再次在该下桥晶体管M2截止时检测该下桥晶体管VGLS的电压是否出现突波电压事件。若是，进行步骤408，若否，进行步骤414。在步骤414中，判断此时时间间隔是否为最大。若是，在步骤416中，记录该时间间隔。若否，在步骤418中，加大目前的时间间隔并且重复执行步骤412至418，直至确认在该下桥晶体管M2截止时该下桥晶体管M2的电压VGLS出现突波电压事件。

以下参考图5和图6说明本发明的死区时间控制方法的细节。图5显示结合本发明实施例的脉冲宽度调制输出级装置500的方块示意图。参照图5，脉冲宽度调制输出级装置500包含由一对晶体管组成的半桥式输出级12’、上桥驱动电路14、下桥驱动电路16、检测电路52、控制逻辑54以及栅极控制电路18’。图5中类似图1的元件以类似的参考数字显示，且电路的细节将不再赘述。图6显示该脉冲宽度调制输出级装置500的对应信号的时序图。

参照图5和图6，在时间t1，当电源开启后，电源开启重置信号POR由逻辑0位准变成逻辑1电平。在时间t2,信号校正信号CAL_EN首先设定为逻辑1电平，使得该脉冲宽度调制输出级装置500进入校正模式。当该脉冲宽度调制输出级装置500进入校正模式时，该栅极控制电路18’重复产生导通周期为50％的输出信号PWMA。亦即，输出信号PWMA具有交错且时间相同的逻辑1和逻辑0电平。该检测电路52在接收该信号校正信号CAL_EN后重置控制码DT[3:0]＝[1 1 1 1]，使得该控制逻辑54的输出信号PWMA_HS和该栅极控制电路18’的输出信号PWMA无时间间隔。也就是说，该信号PWMA_HS和该信号PWMA为同相且无时间差异。在本实施例中，该控制逻辑54的输出信号PWMA_HS和PWMA_LS为互补的信号。因此当该信号PWMA为逻辑1电平时，该半桥式输出级12’的输出信号VOUT’为逻辑0电平；当该信号PWMA为逻辑0电平时，该半桥式输出级12’的输出信号VOUT’为逻辑1电平。

接着，该检测电路52在该下桥晶体管M2截止时检测该下桥晶体管M2的该栅极电压VGLS是否出现突波电压事件。若是，记录控制码DT[3:0]＝[11 1 1]以在校正模式后的正常运作模式使用。若否，在时间t3，该检测电路52输出控制码DT[3:0]＝[0 0 0 0]，使得该控制逻辑54的输出信号PWMA_LS和该栅极控制电路18’的输出信号PWMA有最小时间间隔，例如1ns。

接着，该检测电路52在该下桥晶体管M2截止时持续检测该下桥晶体管M2的该栅极电压VGLS是否出现突波电压事件。若是，记录目前的控制码DT[3:0]以在校正模式后的正常运作模式使用。若否，首先确认控制码DT[3:0]是否已到最大值。也就是说，该控制逻辑54的输出信号PWMA_LS和该栅极控制电路18’的输出信号PWMA的时间间隔以来到最大值。当控制码DT[3:0]已到最大值时，记录目前的控制码DT[3:0]以在校正模式后的正常运作模式使用。若否，该检测电路52进位输出控制码DT[3:0]以加大时间间隔。在每次增加控制码DT[3:0]时，该检测电路52会检测该下桥晶体管M2的该栅极电压VGLS。若该下桥晶体管M2的该栅极电压VGLS出现突波电压事件，表示时间间隔已足够。在本实施例中，在时间t4，该检测电路52输出控制码DT[3:0]＝[0 1 0 0]至该控制逻辑54，使得该控制逻辑54的输出信号PWMA_LS和该栅极控制电路18’的输出信号PWMA有更新时间间隔，例如3ns。该检测电路52继续检测该下桥晶体管M2的该栅极电压VGLS。若该下桥晶体管M2的该栅极电压VGLS出现突波电压事件，表示时间间隔已足够，故目前控制码DT[3:0]＝[0 1 0 0]会记录下来以在校正模式后的正常运作模式使用。

在校正模式后结束后，也就是说，该信号校正信号CAL_EN设定为逻辑0电平时，该脉冲宽度调制输出级装置500进入正常运作模式。此时，该检测电路52不再运作，而该栅极控制电路18’不再重复产生导通周期为50％的输出信号PWMA，而是根据脉冲宽度调制信号PWM而动作。该控制逻辑54的输出信号PWMA_LS和该脉冲宽度调制信号PWM之间存在校正模式下储存的时间间隔，其会由目前控制码DT[3:0]所决定。依校正模式下所储存的控制码，该半桥式输出级12‘的这些晶体管M1和M2可避免同时导通。

图7A显示结合本发明实施例的该检测电路52的电路图，图7B显示该检测电路52在死区时间<0时的波形图，而图7C显示该检测电路52在死区时间>0时的波形图。参照图7A，该检测电路52包含电压设定电路72、比较单元74和计数器76。该电压设定电路72用以产生预设值电压VSET。该比较单元74比较该下桥晶体管M2的电压VGLS和该预设值电压VSET，以产生比较结果SPDT。该计数器76用以根据该比较结果SPDT、该信号CAL_EN和时钟信号DT_CK以产生该控制码DT[3:0]。

参照图7B和图7C，在死区时间<0时，当该下桥晶体管M2截止时，该下桥晶体管M2的该栅极电压VGLS会由该供应电源电压GVDD的电平下降到地端的电平。因此，该比较结果SPDT会由逻辑1电平变为逻辑0电平。然而，在死区时间>0时，当该下桥晶体管M2截止时，该下桥晶体管M2的该栅极电压VGLS会由该供应电源电压GVDD的电平先下降后，再因为充电电流IC对寄生电容充电而上升至大于该预设值电压VSET，最后才下降到地端的电平。因此，如图7C所示，该比较结果SPDT会有逻辑1电平、逻辑0电平、逻辑1电平和逻辑0电平的变化。

参照图6，新的控制码DT[3:0]会在该时钟信号DT_CK的上升沿产生，当该比较单元74检测到该下桥晶体管M2的电压VGLS出现突波电压事件后，该信号SPDT会有逻辑1电平、逻辑0电平、逻辑1电平和逻辑0电平的变化，超过两次的逻辑电平变化会使得该计数器76停止计数，让该控制码DT[3:0]锁存在现有输出值。

图8显示结合本发明实施例的该检测电路52中的该电压设定电路72和该比较单元74的电路图。参照图8，该比较单元包含电压位移电路742和744以及比较器746。该电压位移电路742用以将该下桥晶体管M2的电压VGLS增加一个电压电平，而该电压位移电路744用以将该预设值电压VSET增加一个电压电平。该比较器746比较位移后的电压V1和V2以产生该比较结果SPDT。

参照图8，该电压设定电路72包含可编程电流源Ip和N通道金属氧化物半导体场效应晶体管M7。该晶体管M7作为电阻使用。该可编程电流源Ip由该电源电压PVDD的电压电平和转换率(slew rate)设定码SR来设定其电流值I_S。该电流I_S流过该晶体管M7以形成该预设值电压VSET。因此，该预设值电压VSET可由公式(1)所获得:

VSET＝N×I_S×r_M7(1)

其中,数值N关联于该电源电压PVDD的电压电平和该转换率设定码S，而r_M7为该晶体管M7的等效阻值。

参照图3A，当输出信号PWMA_HS转换为逻辑0电平，而输出信号PWMA_LS转换为逻辑1电平时，该下桥晶体管M2的电压VGLS会因为由电压BOOT到地端的充电电流IC对寄生电容充电而上升。因此，电压VGLS可根据公式(2)而获得:

VGLS＝I_C×r_M2N(2)

其中,r_M2N为该晶体管M2N的导通阻值。

参照图8，当该电压VGLS大于该预设值电压VSET后，该比较器746会产生该比较结果SPDT，故依公式(1)和(2)可推导出该电流值I_S如何设定：

参考公式(3)，该电流值I_S可经由该晶体管M2N的导通阻值对该晶体管M7的导通阻值的比例来进行调整。在设计上，该晶体管M7在布局时会匹配于该晶体管M2N，例如该晶体管M7的宽长比W/L会比例于该下桥驱动电路16中的该晶体管M2N的宽长比W/L。

在另一实施例中，由于该电压BOOT的电平等于该电源电压PVDD的电平加上一增量，故该电流值I_S会根据该增量而调整数值N。在又一实施例中，考量不同的转换率会影响充电电流IC，例如，在图3A，当转换率增大时代表晶体管M1P的驱动能力较强，故充电电流IC也会增大。因此，为了在较大的转换率下该电压VGLS能等于该预设值电压VSET，故N值将会适性加大。综上所述，本发明的该电压设定电路72所产生的该预设值电压VSET会根据该上桥驱动电路14和该下桥驱动电路16的变动，例如该电压BOOT的电平和转换率变化，来进行调整，以能更忠实的反应该下桥晶体管M2的电压VGLS的变化。

图5所示的该脉冲宽度调制输出级装置500包含半桥式输出级12”。然而，该脉冲宽度调制输出级装置500也可使用于双端输出级架构中。图9显示具有双端输出级架构的全桥式D类功率放大器900的方块示意图。参照图9，该全桥式D类功率放大器900包含第一半桥式输出级12”、第二半桥式输出级12’”、检测电路52’以及栅极控制电路18”。该栅极控制电路18”接收脉冲宽度调制信号PWM以产生输出信号PWMA和PWMB。

该控制逻辑54”接收该输出信号PWMA并根据控制码DT[3:0]产生互补的输出信号PWMA_HS和PWMA_LS，其中该输出信号PWMA_HS传送至上桥驱动电路14”以驱动该第一半桥式输出级12”中的上桥晶体管M1，而该输出信号PWMA_LS传送至下桥驱动电路16”以驱动该第一半桥式输出级12”中的下桥晶体管M2。该控制逻辑54’”接收该输出信号PWMB并根据控制码DT[3:0]产生互补的输出信号PWMB_HS和PWMB_LS，其中该输出信号PWMB_HS传送至上桥驱动电路14’”以驱动该第二半桥式输出级12’”中的上桥晶体管M1，而该输出信号PWMA_LS传送至下桥驱动电路16’”以驱动该第二半桥式输出级12’”中的下桥晶体管M2。

图10显示结合本发明实施例的该检测电路52’的电路图。参照图10，该检测电路52’包含电压设定电路72’、比较单元74’和计数器76。该电压设定电路72’和图7中的该电压设定电路72的不同点在于前者可接收输入信号MODE，其中该输入信号MODE指示该全桥式D类功率放大器900在正常模式时是运作于AD模式或BD模式。

参照图11A和11B，当该全桥式D类功率放大器900运作于AD模式时，该输出端OUTB的信号为该输出端OUTA的反相信号。因此，在D类功率放大器900输入信号为0时，该负载RL，例如扬声器上，获得的信号会是零信号。参照图12A和12B，当该全桥式D类功率放大器900运作于BD模式时，该输出端OUTB的信号为该输出端OUTA的同相延迟信号。因此，在D类功率放大器900输入信号为0时，该扬声器上获得信号会是差动电压。

如图11B和12B图所示，当该脉冲宽度调制输出级装置进入校正模式时，图10的该栅极控制电路18”重复产生导通周期为50％的输出信号PWMA和PWMB。然而，由于在AD模式和BD模式下该第一半桥式输出级12”的晶体管M1和M2以及该第二半桥式输出级12’”中的晶体管M1和M2的导通状况不同。因此，图10中的该电压设定电路72’会随该模式信号MODE指定的模式产生不同的该预设值电压VSET。由于在AD模式下，该脉冲宽度调制输出级装置进入校正模式时会有电流ICAL流过该负载RL，而在BD模式下，不会有电流流过该负载RL，故在AD模式下该预设值电压VSET会低于在BD模式下该预设值电压VSET。

在校正模式下，该全桥式D类功率放大器900的死区时间控制方法和电路近似于该脉冲宽度调制输出级装置500的死区时间控制方法和电路。为了使本领域通常知识者可以通过本实施例的教导实施本发明，以下使用图13的流程图配合图9和图10的方块图说明本发明的全桥式D类功率放大器900的死区时间控制方法。图13中类似图4的流程以类似的参考数字显示，且流程的细节将不再赘述。同样地，图9和图10中类似图5和图7的元件以类似的参考数字显示，且流程的细节将不再赘述。

首先进行步骤1302以使该全桥式D类功率放大器900进入校正模式。接着，在步骤1304中，当进入校正模式时，时间间隔首先设定为0。也就是说，该控制逻辑54”的输出信号PWMA_HS和该栅极控制电路18’的输出信号PWMA无时间间隔，该控制逻辑控制逻辑54’”的输出信号PWMB_HS和该栅极控制电路18’的输出信号PWMB无时间间隔。

在步骤1306中，检测该第一半桥式输出级12”的晶体管M2的电压VGLS1和该第二半桥式输出级12’”中的晶体管M2的电压VGLS2是否均出现突波电压事件。若该两者皆出现突波电压事件，进行步骤1308，若仅一者大于或两者均未出现突波电压事件，进行步骤1310。在步骤1310中，设定最小时间间隔。在实施例中，该检测电路52输出控制码DT[3:0]＝[0 00 0]，使得该控制逻辑54”的输出信号PWMA_LS和该栅极控制电路18’的输出信号PWMA有最小时间间隔，例如1ns。

接着，在步骤1312中，再次检测该第一半桥式输出级12”的晶体管M2的电压VGLS1和该第二半桥式输出级12’”中的晶体管M2的电压VGLS2是否出现突波电压事件。若是，进行步骤1308，若否，进行步骤1314。在步骤1314中，判断此时时间间隔是否为最大。若是，在步骤1310中，记录该时间间隔。若否，在步骤1318中，加大目前的时间间隔并且重复执行步骤1312至1318，直至确认该第一半桥式输出级12”的晶体管M2的电压VGLS1和该第二半桥式输出级12’”中的晶体管M2的电压VGLS2均出现突波电压事件。当两者均出现突波电压事件，表示该第一半桥式输出级12”的晶体管M1和M2的死区时间以及该第二半桥式输出级12’”中的晶体管M1和M2的死区时间大于0，故该第一半桥式输出级12”的晶体管M1和M2以及该第二半桥式输出级12’”的晶体管M1和M2不会同时导通，故能减少短路电流的产生。

本发明的技术内容及技术特点已披露如上，然而熟悉本项技术的人士仍可能基于本发明的教导及披露而作种种不背离本发明精神的替换及修改。因此，本发明的保护范围应不限于实施例所披露者，而应包含各种不背离本发明的替换及修改，并为随后的权利要求书所涵盖。

[符号说明]

100,500 脉冲宽度调制输出级装置

12,12’,12”,12”’ 半桥式输出级

14,14’,14”,14”’ 上桥驱动电路

16,16’,16”,16”’ 下桥驱动电路

18,18’,18”,18”’ 栅极控制电路

52,52’,52” 检测电路

54,54’,54”,54”’ 控制逻辑

72,72’ 电压设定电路

74,74’ 比较单元

742 电压位移电路

744 电压位移电路

746 比较器

76 计数器

900 全桥式D类功率放大器

C_P 寄生电容

I_P 可编程电流源

M1,M1P,M1N 晶体管

M2,M2P,M2N 晶体管

M3,M4,M5 电阻

M6,M7 晶体管

RL 负载

402,404,406 步骤

408,410,412 步骤

414,416,418,420 步骤

1302,1304,1306 步骤

1308,1310,1312, 步骤

1314,1316,1318 步骤

1320 步骤

Claims

1.一种脉冲宽度调制输出级装置，所述脉冲宽度调制输出级装置包含：

半桥式输出级，具有第一晶体管和第二晶体管，其中所述第一晶体管和所述第二晶体管以串联方式连接于电源电压和基准电压之间；

栅极控制电路，用以输出脉冲宽度调制信号以驱动所述第一晶体管和所述第二晶体管；

检测电路，用以在所述第二晶体管关闭时检测所述第一晶体管和所述第二晶体管中的一个的栅极电压是否出现突波电压事件以产生一组控制码；以及

控制逻辑，用以根据所述一组控制码以改变所述脉冲宽度调制信号的延迟时间。

2.根据权利要求1所述的脉冲宽度调制输出级装置，其中所述检测电路包含：

电压设定电路，用以产生预设值电压；

比较单元，用以检测所述第一晶体管和所述第二晶体管中的一个的所述栅极电压是否大于所述预设值电压；以及

计数器，用以根据所述比较单元的比较结果产生所述一组控制码。

3.根据权利要求2所述的脉冲宽度调制输出级装置，其中所述检测电路和所述控制逻辑根据信号校正信号而进入校正模式，所述控制逻辑在校正模式下储存所述一组控制码以在所述校正模式后的正常模式中使用。

4.根据权利要求2所述的脉冲宽度调制输出级装置，其中所述电压设定电路包含：

可编程电流源；以及

电阻；

其中所述可编程电流源流过所述电阻以产生所述预设值电压。

5.根据权利要求4所述的脉冲宽度调制输出级装置，其中所述可编程电流源根据所述电源电压调整电流值。

6.根据权利要求4所述的脉冲宽度调制输出级装置，其中所述可编程电流源根据转换率调整电流值。

7.一种全桥式D类功率放大器，所述全桥式D类功率放大器包含：

第一半桥式输出级，具有第一晶体管和第二晶体管，其中所述第一晶体管和所述第二晶体管以串联方式连接于电源电压和基准电压之间；

第二半桥式输出级，具有第一晶体管和第二晶体管，其中所述第一晶体管和所述第二晶体管以串联方式连接于所述电源电压和所述基准电压之间；

栅极控制电路，用以输出第一脉冲宽度调制信号以驱动所述第一半桥式输出级中的所述第一晶体管和所述第二晶体管，和输出第二脉冲宽度调制信号以驱动所述第二半桥式输出级中的所述第一晶体管和所述第二晶体管；

检测电路，用以检测所述第一半桥式输出级中的所述第二晶体管和所述第二半桥式输出级中的所述第二晶体管的中的一个的栅极电压是否出现突波电压事件以产生一组控制码；以及

控制逻辑，用以根据所述一组控制码以改变所述第一脉冲宽度调制信号和所述第二脉冲宽度调制信号的延迟时间。

8.根据权利要求7所述的全桥式D类功率放大器，其中所述检测电路包含：

电压设定电路，用以产生预设值电压；

比较单元，用以检测检测所述第一半桥式输出级中的所述第二晶体管和所述第二半桥式输出级中的所述第二晶体管的中的一个的栅极电压是否大于所述预设值电压；以及

9.根据权利要求8所述的全桥式D类功率放大器，其中所述检测电路和所述控制逻辑根据信号校正信号而进入校正模式，所述控制逻辑在校正模式下储存所述一组控制码以在所述校正模式后的正常模式中使用。

10.根据权利要求8所述的全桥式D类功率放大器，其中所述电压设定电路包含：

可编程电流源；以及

电阻；

11.根据权利要求10所述的全桥式D类功率放大器，其中所述可编程电流源根据所述电源电压调整电流值。

12.根据权利要求10所述的全桥式D类功率放大器，其中所述可编程电流源根据转换率调整电流值。

13.根据权利要求10所述的全桥式D类功率放大器，其中所述可编程电流源根据模式信号调整电流值。