WO2023188823A1 - ゲート駆動装置、電力変換装置 - Google Patents

ゲート駆動装置、電力変換装置 Download PDF

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WO2023188823A1
WO2023188823A1 PCT/JP2023/003745 JP2023003745W WO2023188823A1 WO 2023188823 A1 WO2023188823 A1 WO 2023188823A1 JP 2023003745 W JP2023003745 W JP 2023003745W WO 2023188823 A1 WO2023188823 A1 WO 2023188823A1
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speed
gate
section
signal
turn
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PCT/JP2023/003745
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English (en)
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Inventor
卓治 石橋
Original Assignee
ローム株式会社
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters

Definitions

  • the present disclosure relates to a gate drive device and a power conversion device using the same.
  • a power conversion device such as an inverter is equipped with a gate drive device as a means for driving semiconductor switching elements.
  • Patent Document 1 can be mentioned as an example of the conventional technology related to the above.
  • the gate driving device disclosed herein includes a gate driving section configured to output power for switching on/off of a semiconductor switching element, and a turn-on speed and turn-off speed of the semiconductor switching element.
  • a speed control section configured to control at least one of the speeds; and a speed switching section configured to switch at least one of the turn-on speed and the turn-off speed in response to an instruction from the speed control section.
  • the speed switching section includes a plurality of impedance elements and a switch section configured to control power output from the gate driving section and passing through each of the plurality of impedance elements, and the speed switching section The section controls the switch section based on the output current flowing through the semiconductor switching element.
  • FIG. 1 is a diagram showing a comparative example of a power conversion device.
  • FIG. 2 is a diagram showing a first embodiment of the power conversion device.
  • FIG. 3 is a diagram showing a second embodiment of the power conversion device.
  • FIG. 4 is a diagram showing a third embodiment of the power conversion device.
  • FIG. 5 is a diagram showing an example of the configuration of the speed control section.
  • FIG. 6 is a diagram showing an example of speed switching control in the third embodiment.
  • FIG. 7 is a diagram showing a fourth embodiment of the power conversion device.
  • FIG. 8 is a diagram showing a first example of speed switching control in the fourth embodiment.
  • FIG. 9 is a diagram showing a second example of speed switching control in the fourth embodiment.
  • FIG. 10 is a diagram showing a fifth embodiment of the power conversion device.
  • FIG. 10 is a diagram showing a fifth embodiment of the power conversion device.
  • FIG. 11 is a diagram showing an example of speed switching control in the fifth embodiment.
  • FIG. 12 is a diagram showing a sixth embodiment of the power conversion device.
  • FIG. 13 is a diagram showing an example of speed switching control in the sixth embodiment.
  • FIG. 14 is a diagram showing a seventh embodiment of the power conversion device.
  • FIG. 15 is a diagram showing an example of speed switching control in the seventh embodiment.
  • FIG. 16 is a diagram showing an eighth embodiment of the power conversion device.
  • FIG. 17 is a diagram showing an example of speed switching control in the eighth embodiment.
  • FIG. 18 is a diagram showing a ninth embodiment of the power conversion device.
  • FIG. 19 is a diagram showing a tenth embodiment of the power conversion device.
  • FIG. 20 is a diagram showing an eleventh embodiment of the power conversion device.
  • FIG. 19 is a diagram showing a tenth embodiment of the power conversion device.
  • FIG. 21 is a diagram showing an example of speed switching control in the eleventh embodiment.
  • FIG. 22 is a diagram showing a twelfth embodiment of the power conversion device.
  • FIG. 23 is a diagram showing an example of speed switching control in the twelfth embodiment.
  • FIG. 24 is a diagram showing a thirteenth embodiment of the power conversion device.
  • FIG. 25 is a diagram showing an example of speed switching control in the thirteenth embodiment.
  • FIG. 26 is a diagram showing a fourteenth embodiment of the power conversion device.
  • FIG. 27 is a diagram showing an example of speed switching control in the fourteenth embodiment.
  • FIG. 28 is a diagram showing an example of the configuration of a reset circuit.
  • the power conversion device 1 of this comparative example generates a desired output voltage VOUT from a DC voltage VDC and supplies it to a load.
  • the power conversion device 1 includes a control device 10, a gate drive device 20, and semiconductor switching elements 30H and 30L. Note that, as the power conversion device 1, an AC/DC converter or a DC/DC converter can be given as an example.
  • the control device 10 generates control signals GSH and GSL for controlling the gate drive device 20 based on the DC voltage VDC and the output current IL. Although not explicitly shown in this figure, the control device 10 also includes an output feedback loop that controls the control signals GSH and GSL so that the output voltage VOUT matches the target value.
  • the gate drive device 20 receives the control signals GSH and GSL output from the control device 10 and generates gate signals GH and GL for turning on/off the semiconductor switching elements 30H and 30L, respectively.
  • the gate driving device 20 includes an upper gate driving section 21H that drives a semiconductor switching element 30H, and a lower gate driving section 21L that drives a semiconductor switching element 30L.
  • the gate drive units 21H and 21L generate gate signals GH and GL by outputting power for switching on/off the semiconductor switching elements 30H and 30L according to the control signals GSH and GSL, respectively, and turn the semiconductor switching elements 30H and 30L on and off. 30H and 30L are driven.
  • Semiconductor switching elements 30H and 30L are connected in series between an application end of DC voltage VDC and an application end of ground voltage GND to form a half-bridge output stage, and output an output current IL from a mutual connection node.
  • the semiconductor switching elements 30H and 30L are turned on/off according to the gate signals GH and GL, respectively.
  • the semiconductor switching elements 30H and 30L are both N-channel type MOSFETs [metal oxide semiconductor field effect transistor]
  • the semiconductor switching elements 30H and 30L are turned on when the gate signals GH and GL are at high level, respectively. Therefore, when the gate signals GH and GL are at low level, it is in the off state.
  • the semiconductor switching elements 30H and 30L are each an N-channel MOSFET, the semiconductor switching elements 30H and 30L each have a cathode connected to the drain of each of the semiconductor switching elements 30H and 30L, and a drain of each of the semiconductor switching elements 30H and 30L used as a cathode. A body diode is attached with the source as the anode.
  • the resistance values of the gate resistors RGH and RGL for driving the semiconductor switching elements 30H and 30L are determined in consideration of the surge voltage generated when the overcurrent/overvoltage protection is stopped.
  • FIG. 2 is a diagram showing a first embodiment of the power conversion device 1.
  • the power conversion device 1 of the present embodiment is based on the comparative example (FIG. 1) mentioned above, but includes a gate drive device 20H that drives the upper semiconductor switching element 30H instead of the gate drive device 20, and a gate drive device 20H that drives the upper semiconductor switching element 30H, and a lower A gate drive device 20L that drives a semiconductor switching element 30L is provided.
  • the circuit configurations of the gate drive devices 20H and 20L may be basically the same. Therefore, in the following, the gate driving device 20H will be explained in detail, and the explanation of the gate driving device 20L will be omitted.
  • the gate driving device 20H includes a gate driving section 21, a speed control section 22, and a speed switching section 23.
  • the gate drive section 21 is a circuit section corresponding to the gate drive section 21H in FIG. 1, and outputs power for switching on/off of the semiconductor switching element 30H in accordance with the control signal GSH output from the control device 10. .
  • the gate signal GH is raised from a low level to a high level, and a charging current flows from the gate drive section 21 to the input capacitor Ciss (not shown) of the semiconductor switching element 30H. generated.
  • the gate signal GH is lowered from high level to low level, and a discharge current flowing from the input capacitance Ciss (not shown) of the semiconductor switching element 30H to the gate driving section 21 is generated.
  • the speed control unit 22 generates a flag signal FLAG for controlling at least one of the turn-on speed and turn-off speed of the semiconductor switching element 30H, based on information on the output current IL flowing through the semiconductor switching element 30H or 30L.
  • the gate resistance value becomes RG1.
  • the gate resistance value becomes the combined resistance value of the gate resistances RG1 and RG2 connected in parallel.
  • the gate resistance value becomes the combined resistance value of the gate resistances RG1 to RG3 connected in parallel.
  • the speed control unit 22 may perform on/off control of each of the switch units SW1 to SW3 based on information on the output current IL. For example, in a light load region where the output current IL is small, it is preferable to lower the gate resistance value to increase the turn-on speed and turn-off speed of the semiconductor switching element 30H.
  • FIG. 3 is a diagram showing a second embodiment of the power conversion device 1.
  • the power conversion device 1 of this embodiment is based on the first embodiment (FIG. 2) described above, but is provided with a turn-on speed control system and a turn-off speed control system separately.
  • the gate drive section 21 includes transistors 21a and 21b (for example, N-channel MOSFETs) and a controller 21c.
  • the drain of the transistor 21a is connected to the application terminal of the first drive voltage VG1.
  • the source of the transistor 21b is connected to the application terminal of the second drive voltage VG2.
  • the controller 21c turns on/off the transistors 21a and 21b in a complementary manner according to the control signal GSH output from the control device 10.
  • the speed control section 22 includes speed control sections 22a and 22b.
  • the speed control unit 22a generates a flag signal FLAGa for controlling the turn-on speed of the semiconductor switching element 30H based on information on the output current IL.
  • the speed control section 22b generates a flag signal FLAGb for controlling the turn-off speed of the semiconductor switching element 30H based on information on the output current IL.
  • the speed switching section 23 includes speed switching sections 23a and 23b.
  • the speed switching section 23a is connected between the source of the transistor 21a and the application terminal of the gate signal GH, and switches the turn-on speed of the semiconductor switching element 30H according to the flag signal FLAGa.
  • the speed switching section 23b is connected between the drain of the transistor 21b and the application terminal of the gate signal GH, and switches the turn-off speed of the semiconductor switching element 30H according to the flag signal FLAGb.
  • this embodiment it becomes possible to individually control the turn-on speed and turn-off speed of the semiconductor switching element 30H. For example, if the turn-on speed switching threshold and the turn-off speed switching threshold that are compared with the output current IL are different from each other, it is desirable to adopt this embodiment.
  • FIG. 4 is a diagram showing a third embodiment of the power conversion device 1.
  • the power conversion device 1 of this embodiment is based on the second embodiment (FIG. 3) described above, but the speed control units 22a and 22b are used as a single speed control unit 22, and the turn-on/turn-off is common without distinguishing. has been done.
  • the speed control section 22 has the same configuration as that of the first embodiment (FIG. 2) described above.
  • the speed control unit 22 it is possible to share the speed control unit 22 and reduce the circuit scale. For example, if the turn-on speed switching threshold and the turn-off speed switching threshold that are compared with the output current IL are the same, it is desirable to adopt this embodiment.
  • FIG. 5 is a diagram showing an example of the configuration of the speed control section 22.
  • the speed control unit 22 of this configuration example includes a comparator CMP1.
  • Comparator CMP1 outputs an output current IL (or a signal containing its information) inputted to a non-inverting input terminal (+), and a reference current Iref (or a signal containing its information) inputted to an inverting input terminal (-).
  • a flag signal FLAG is generated by comparing the flag signal FLAG. For example, the flag signal FLAG becomes a low level when the output current IL is smaller than the reference current Iref, and becomes a high level when the output current IL is larger than the reference current Iref.
  • FIG. 6 is a diagram showing an example of speed switching control in the third embodiment, in which the control signal GSH, the output current IL, and the flag signal FLAG are depicted in order from the top.
  • the speed switching units 23a and 23b may, for example, lower the gate resistance values of the semiconductor switching elements 30H and 30L to increase the turn-on speed and turn-off speed of the semiconductor switching element 30H.
  • the speed switching units 23a and 23b may, for example, increase the gate resistance values of the semiconductor switching elements 30H and 30L to lower the turn-on speed and turn-off speed of the semiconductor switching element 30H.
  • FIG. 7 is a diagram showing a fourth embodiment of the power conversion device 1.
  • the power conversion device 1 of this embodiment is based on the first embodiment (FIG. 2) described above, but the internal configuration of the speed control section 22 is specifically illustrated.
  • the speed control section 22 includes an inverter INV1, a sample and hold circuit SH1, and a comparator CMP2.
  • the inverter INV1 inverts the logic level of the control signal GSH to generate an inverted control signal GSHB. Therefore, the inverted control signal GSHB becomes a low level when the control signal GSH is a high level, and becomes a high level when the control signal GSH is a low level.
  • the sample and hold circuit SH1 outputs a held output current IL' (or a signal containing information thereof) by holding the detected value of the output current IL for a certain period of time in synchronization with the inversion control signal GSHB.
  • Comparator CMP2 receives a held output current IL' (or a signal containing its information) inputted to a non-inverting input terminal (+) and a reference current Iref (or a signal containing its information) inputted to an inverting input terminal (-).
  • a flag signal FLAG is generated by comparing the signals included in the flag signal FLAG. For example, the flag signal FLAG becomes a low level when the held output current IL' is smaller than the reference current Iref, and becomes a high level when the held output current IL' is larger than the reference current Iref.
  • the speed control section 22 may be divided into two speed control sections 22a and 22b, similar to the second embodiment (FIG. 3) mentioned earlier. Further, the sample hold circuit SH1 may also be provided with one for turn-on control and one for turn-off control.
  • FIG. 8 is a diagram showing a first example of speed switching control in the fourth embodiment, in which the control signal GSH, output current IL, held output current IL', and flag signal FLAG are depicted in order from the top. ing.
  • the sample and hold circuit SH1 detects the detected value of the output current IL at the timing when the control signal GSH falls from high level to low level, that is, at the timing when the semiconductor switching element 30H switches from the on state to the off state. You may hold.
  • FIG. 9 is a diagram illustrating a second example of speed switching control in the fourth embodiment, and like FIG. 8 mentioned earlier, from the top, the control signal GSH, output current IL, held output current IL', Also, a flag signal FLAG is depicted.
  • the sample and hold circuit SH1 holds the detected value of the output current IL at the timing when the control signal GSH rises from a low level to a high level, that is, at the timing when the semiconductor switching element 30H switches from an off state to an on state. You may.
  • FIG. 10 is a diagram showing a fifth embodiment of the power conversion device 1.
  • the power conversion device 1 of this embodiment is based on the fourth embodiment (FIG. 7) described above, but the internal configuration of the speed control section 22 is modified.
  • the speed control section 22 includes a sample and hold circuit SH2, a current estimation section IE1, and a comparator CMP3.
  • the sample and hold circuit SH2 outputs the held drain-source voltage Vds' by holding the drain-source voltage Vds during the on-period of the semiconductor switching element 30H for a certain period in synchronization with the control signal GSH.
  • the sample-and-hold circuit uses the non-saturation detection signal (so-called DESAT signal) of the semiconductor switching element 30H instead of the drain-source voltage Vds of the semiconductor switching element 30H. It may also be input to SH2.
  • DESAT signal non-saturation detection signal
  • the current estimator IE1 derives an estimated value IL'' of the output current IL from the held drain-source voltage Vds'.
  • the approximate expression IL k1 ⁇ Vds+k2 (k1 and k2 are constants) may be provided.
  • the comparator CMP3 receives an estimated value IL'' (or a signal containing that information) of the output current IL input from the current estimation unit IE1 to the non-inverting input terminal (+), and a reference current input to the inverting input terminal (-). Iref (or a signal containing that information), the flag signal FLAG is generated. For example, the flag signal FLAG becomes low level when the estimated value IL" of the output current IL is smaller than the reference current Iref. , becomes high level when the estimated value IL'' of the output current IL is larger than the reference current Iref.
  • FIG. 11 is a diagram illustrating an example of speed switching control in the fifth embodiment, and in order from the top, the control signal GSH, the output current IL, the held drain-source voltage Vds', and the estimated value IL of the output current IL. ” and the flag signal FLAG are depicted.
  • the sample and hold circuit SH2 connects the drain of the semiconductor switching element 30H to the timing at which the control signal GSH rises from a low level to a high level, that is, at the timing when the semiconductor switching element 30H switches from an off state to an on state.
  • FIG. 12 is a diagram showing a sixth embodiment of the power conversion device 1.
  • the power conversion device 1 of this embodiment is based on the fourth embodiment (FIG. 7) described above, but includes a sense transistor 31 as a detection means for the output current IL.
  • the gate and drain of the sense transistor 31 are connected to the gate and drain of the semiconductor switching element 30H, respectively.
  • a sense current Isns corresponding to the output current IL flows through the sense transistor 31 connected in this manner.
  • the sense transistor 31 may be modularized together with the semiconductor switching element 30H.
  • the speed control section 22 includes a current estimation section IE2, a sample and hold circuit SH3, and a comparator CMP4.
  • the current estimator IE2 derives an estimated value IL'' of the output current IL from the sense current Isns flowing through the sense transistor 31.
  • the sample-and-hold circuit SH3 holds the estimated value IL' of the output current IL during the ON period of the semiconductor switching element 30H for a certain period of time in synchronization with the control signal GSH, and thereby outputs the held output current IL' (or its information). output signal).
  • the comparator CMP4 has a held output current IL' (or a signal containing its information) inputted to a non-inverting input terminal (+), and a reference current Iref (or a signal containing its information) inputted to an inverting input terminal (-).
  • a flag signal FLAG is generated by comparing the signals included in the flag signal FLAG. For example, the flag signal FLAG becomes a low level when the held output current IL' is smaller than the reference current Iref, and becomes a high level when the held output current IL' is larger than the reference current Iref.
  • FIG. 13 is a diagram showing an example of speed switching control in the sixth embodiment, in which the control signal GSH, output current IL, sense current Isns, held output current IL', and flag signal FLAG are shown in order from the top. Depicted.
  • the sample and hold circuit SH3 generates the sense current Isns (and outputs The estimated value IL'' of the current IL may be held.
  • FIG. 14 is a diagram showing a seventh embodiment of the power conversion device 1.
  • the power conversion device 1 of this embodiment is based on the fourth embodiment (FIG. 7) described above, but the internal configuration of the speed control section 22 is modified.
  • the speed control section 22 includes a comparator CMP5, receives the current command value ILref generated by the control device 10, and transmits the current command value ILref to the speed switching section 23 (more specifically, the speed switching section 23). (included switch section).
  • the comparator CMP5 generates a flag signal by comparing the current command value ILref inputted to the non-inverting input terminal (+) and the reference current Iref (or a signal containing the information) inputted to the inverting input terminal (-). Generate FLAG. For example, the flag signal FLAG becomes a low level when the current command value ILref is smaller than the reference current Iref, and becomes a high level when the current command value ILref is larger than the reference current Iref.
  • the above current command value ILref is a type of internal signal generated by the control device 10 every switching period of the semiconductor switching element 30H, and is originally used for internal processing of the control device 10 (current mode control, etc.). Ru.
  • sample and hold circuits SH1 to SH3 are not required.
  • FIG. 15 is a diagram showing an example of speed switching control in the seventh embodiment, in which the control signal GSH, output current IL, current command value ILref, and flag signal FLAG are depicted in order from the top.
  • the control device 10 updates the current command value ILref at the timing when the control signal GSH rises from a low level to a high level, that is, at the timing when the semiconductor switching element 30H switches from an off state to an on state. good.
  • FIG. 16 is a diagram showing an eighth embodiment of the power conversion device 1.
  • the power conversion device 1 of this embodiment is a combination of the fifth embodiment (FIG. 10) and the seventh embodiment (FIG. 14) described above, with changes made to the internal configuration of the speed control section 22.
  • the speed control section 22 includes a comparator CMP6 and a logic LGC1 in addition to the above-mentioned comparator CMP5, sample-and-hold circuit SH2, and current estimation section IE1.
  • the comparator CMP6 receives the estimated value IL'' of the output current IL (or a signal containing that information) inputted to the inverting input terminal (-) from the current estimator IE1, and the maximum reference value inputted to the non-inverting input terminal (+).
  • the maximum flag signal FLAG_max is generated by comparing the current Iref_max (or a signal containing that information). For example, the maximum flag signal FLAG_max is generated when the estimated value IL" of the output current IL is smaller than the maximum reference current Iref_max. It becomes a high level, and becomes a low level when the estimated value IL'' of the output current IL is larger than the maximum reference current Iref_max.
  • the logic LGC1 receives both the flag signal FLAG and the maximum flag signal FLAG_max and outputs an output flag signal FLAG'. For example, when the maximum flag signal FLAG_max is at a low level, that is, when the output current IL is larger than a predetermined threshold value, the logic LGC1 operates at a turn-on speed and a turn-off speed regardless of the flag signal FLAG according to the current command value ILref.
  • the output flag signal FLAG' may be generated to lower at least one of the values to a minimum value.
  • FIG. 17 is a diagram illustrating an example of speed switching control in the eighth embodiment, and in order from the top, the control signal GSH, output current IL, current command value ILref, flag signal FLAG, maximum flag signal FLAG_max, and output flag Signal FLAG' is depicted.
  • FIG. 18 is a diagram showing a ninth embodiment of the power conversion device 1.
  • the power conversion device 1 of this embodiment is a combination of the sixth embodiment (FIG. 12) and the seventh embodiment (FIG. 14) described above, with changes made to the internal configuration of the speed control section 22.
  • the speed control section 22 includes a comparator CMP7 and a logic LGC2 in addition to the previously mentioned comparator CMP5, sample hold circuit SH3, and current estimation section IE2.
  • the comparator CMP7 receives the held output current IL' (or a signal containing information thereof) inputted to the inverting input terminal (-) from the sample-and-hold circuit SH3, and the maximum reference current Iref_max inputted to the non-inverting input terminal (+). (or a signal containing that information), the maximum flag signal FLAG_max is generated. For example, the maximum flag signal FLAG_max becomes a high level when the held output current IL' is smaller than the maximum reference current Iref_max, and becomes a low level when the held output current IL' is larger than the maximum reference current Iref_max. .
  • the logic LGC2 receives both the flag signal FLAG and the maximum flag signal FLAG_max and outputs an output flag signal FLAG'. For example, when the maximum flag signal FLAG_max is at a low level, that is, when the output current IL is larger than a predetermined threshold value, the logic LGC2 operates at a turn-on speed and a turn-off speed regardless of the flag signal FLAG according to the current command value ILref.
  • the output flag signal FLAG' may be generated to lower at least one of the values to a minimum value.
  • FIG. 19 is a diagram showing a tenth embodiment of the power conversion device 1.
  • the power conversion device 1 of this embodiment is based on the previously mentioned second embodiment (FIG. 3) or third embodiment (FIG. 4), but newly includes diodes 24a and 24b as constituent elements of the gate drive device 20H. including. Additionally, with the introduction of the diodes 24a and 24b, changes have been made to the internal configuration of the gate drive section 21 and the connection relationships between the speed switching sections 23a and 23b.
  • the source of the transistor 21a and the drain of the transistor 21b are connected to each other, and the connection node is connected to the input end of each of the speed switching sections 23a and 23b. .
  • the anode of the diode 24a is connected to the output end of the speed switching section 23a.
  • the cathode of the diode 24b is connected to the output end of the speed switching section 23b.
  • FIG. 20 is a diagram showing an eleventh embodiment of the power conversion device 1.
  • the internal configurations of the speed control section 22 and the speed switching sections 23a and 23b are specifically illustrated.
  • the speed control section 22 includes comparators CMP8 and CMP9, an inverter INV2, AND gates AND11 and AND12, and AND gates AND21 and AND22.
  • the comparator CMP8 has an output current IL (or a signal containing its information) inputted to an inverting input terminal (-), and a reference current Iref1 (or a signal containing its information) inputted to a non-inverting input terminal (+).
  • a flag signal FLAG1 is generated by comparing the flag signal FLAG1. For example, the flag signal FLAG1 becomes a high level when the output current IL is smaller than the reference current Iref1, and becomes a low level when the output current IL is larger than the reference current Iref1.
  • the comparator CMP9 has an output current IL (or a signal containing its information) inputted to an inverting input terminal (-), and a reference current Iref2 (or a signal containing its information) inputted to a non-inverting input terminal (+).
  • a flag signal FLAG2 is generated. For example, the flag signal FLAG2 becomes a high level when the output current IL is smaller than the reference current Iref2, and becomes a low level when the output current IL is larger than the reference current Iref2.
  • reference currents Iref1 and Iref2 may satisfy Iref1 ⁇ Iref2.
  • any one of the previously mentioned fourth to seventh embodiments may be applied.
  • the AND gate AND11 performs an AND operation on the control signal GSH and the flag signal FLAG1 to generate the switching signal S11. Therefore, the switching signal S11 becomes a low level when at least one of the control signal GSH and the flag signal FLAG1 is at a low level, and becomes a high level when both the control signal GSH and the flag signal FLAG1 are at a high level.
  • the AND gate AND12 performs an AND operation on the control signal GSH and the flag signal FLAG2 to generate the switching signal S12. Therefore, the switching signal S12 becomes low level when at least one of control signal GSH and flag signal FLAG2 is low level, and becomes high level when both control signal GSH and flag signal FLAG2 are high level.
  • the inverter INV2 inverts the logic level of the control signal GSH to generate an inverted control signal GSHB. Therefore, the inverted control signal GSHB becomes a low level when the control signal GSH is a high level, and becomes a high level when the control signal GSH is a low level.
  • the AND gate AND21 performs an AND operation on the inverted control signal GSHB and the flag signal FLAG1 to generate the switching signal S21. Therefore, the switching signal S21 becomes a low level when at least one of the inverted control signal GSHB and the flag signal FLAG1 is at a low level, and becomes a high level when both the inverted control signal GSHB and the flag signal FLAG1 are at a high level. .
  • the AND gate AND22 performs an AND operation on the inverted control signal GSHB and the flag signal FLAG2 to generate the switching signal S22. Therefore, the switching signal S22 becomes a low level when at least one of the inverted control signal GSHB and the flag signal FLAG2 is at a low level, and becomes a high level when both the inverted control signal GSHB and the flag signal FLAG2 are at a high level. .
  • the speed switching section 23a includes gate resistors RG11 to RG13 (corresponding to a plurality of impedance elements) and switch sections SW11 and SW12.
  • the resistance value of each of the gate resistors RG11 to RG13 may be, for example, RG11 ⁇ RG12 ⁇ RG13.
  • the second end of the switch section SW11 is connected to the first end of the gate resistor RG11.
  • a second end of the switch section SW12 is connected to a first end of the gate resistor RG12.
  • the switch section SW11 is turned on/off according to the switching signal S11. For example, when an N-channel MOSFET is adopted as the switch section SW11, the switch section SW11 is turned on when the switching signal S11 is at a high level, and turned off when the switching signal S11 is at a low level.
  • the switch section SW12 is turned on/off according to the switching signal S12. For example, when an N-channel MOSFET is adopted as the switch section SW12, the switch section SW12 is turned on when the switching signal S12 is at a high level, and is turned off when the switching signal S12 is at a low level.
  • the resistance value of each of the gate resistors RG21 to RG23 may be, for example, RG21 ⁇ RG22 ⁇ RG23.
  • a second end of the switch section SW21 is connected to a first end of the gate resistor RG21.
  • a second end of the switch section SW22 is connected to a first end of the gate resistor RG22.
  • the switch section SW21 is turned on/off according to the switching signal S21.
  • the switch section SW21 is turned on when the switching signal S21 is at a high level, and turned off when the switching signal S21 is at a low level.
  • the switch section SW22 is turned on/off according to the switching signal S22. For example, when an N-channel MOSFET is adopted as the switch section SW22, the switch section SW22 is turned on when the switching signal S22 is at a high level, and is turned off when the switching signal S22 is at a low level.
  • FIG. 21 is a diagram illustrating an example of speed switching control in the eleventh embodiment, and in order from the top, the control signal GSH, the output current IL, the flag signals FLAG1 and FLAG2, the switching signals S11 and S12, and the switching signals S21 and S22 is depicted.
  • the switching signals S11 and S12 are both at the high level.
  • This state corresponds to a state where the gate resistance value of the speed switching section 23a is the lowest, or in other words, a state where the turn-on speed of the semiconductor switching element 30H is the highest.
  • the switching signals S21 and S22 are both at a low level, so that the switch units SW21 and SW22 are both turned off.
  • the switching signals S21 and S22 both become high level.
  • This state corresponds to a state where the gate resistance value of the speed switching section 23b is the lowest, or in other words, a state where the turn-off speed of the semiconductor switching element 30H is the highest.
  • the switching signals S11 and S12 are both at a low level, so the switch units SW11 and SW12 are both turned off.
  • the switching signal S11 becomes low level and the switching signal S12 becomes high level.
  • This state corresponds to a state in which the gate resistance value of the speed switching section 23a is increased by one step, or in other words, a state in which the turn-on speed of the semiconductor switching element 30H is decreased by one step.
  • the switching signals S21 and S22 are both at the low level, so the switch sections SW21 and SW22 are both in the off state.
  • the switching signal S21 becomes low level and the switching signal S22 becomes high level.
  • This state corresponds to a state in which the gate resistance value of the speed switching section 23b is increased by one step, or in other words, a state in which the turn-off speed of the semiconductor switching element 30H is decreased by one step. Note that, as described above, during the low level period of the control signal GSH, the switching signals S11 and S12 are both at the low level, so the switch units SW11 and SW12 are both in the off state.
  • the switching signals S11 and S12 are both low level.
  • This state corresponds to a state where the gate resistance value of the speed switching section 23a is the highest, or in other words, a state where the turn-on speed of the semiconductor switching element 30H is the lowest.
  • the switching signals S21 and S22 are both at the low level, so the switch sections SW21 and SW22 are both in the off state.
  • both the switching signals S21 and S22 are at the low level.
  • This state corresponds to a state where the gate resistance value of the speed switching section 23b is the highest, or in other words, a state where the turn-off speed of the semiconductor switching element 30H is the lowest. Note that, as described above, during the low level period of the control signal GSH, the switching signals S11 and S12 are both at the low level, so the switch units SW11 and SW12 are both in the off state.
  • FIG. 22 is a diagram showing a twelfth embodiment of the power conversion device 1.
  • the power conversion device 1 of this embodiment is based on the previously mentioned 11th embodiment (FIG. 20), but the internal configuration of the speed switching unit 23a is modified.
  • the speed switching section 23b is not clearly shown in this figure, its circuit configuration may be basically the same as the speed switching section 23a. Therefore, below, the speed switching section 23a will be explained in detail, and the explanation of the speed switching section 23b will be omitted.
  • the speed switching section 23a includes gate resistors RG31 to RG33 (corresponding to a plurality of impedance elements) and switch sections SW31 and SW32.
  • the resistance value of each of the gate resistors RG31 to RG33 may be RG31 ⁇ RG32 ⁇ RG33.
  • the second end of the gate resistor RG31 is connected to the first ends of each of the gate resistor RG32 and the switch section SW31.
  • the second ends of the gate resistor RG32 and the switch section SW31 are both connected to the first ends of the gate resistor RG33 and the switch section SW32.
  • the switch section SW31 is turned on/off according to the switching signal S11. For example, when an N-channel MOSFET is adopted as the switch section SW31, the switch section SW31 is turned on when the switching signal S11 is at a high level, and is turned off when the switching signal S11 is at a low level.
  • the switch section SW32 is turned on/off according to the switching signal S12. For example, when an N-channel MOSFET is adopted as the switch section SW32, the switch section SW32 is turned on when the switching signal S12 is at a high level, and is turned off when the switching signal S12 is at a low level.
  • FIG. 23 is a diagram showing an example of speed switching control in the twelfth embodiment, in which the control signal GSH, output current IL, flag signals FLAG1 and FLAG2, and switching signals S11 and S12 are depicted in order from the top. .
  • the switching signals S11 and S12 are both at the high level.
  • This state corresponds to a state where the gate resistance value of the speed switching section 23a is the lowest, or in other words, a state where the turn-on speed of the semiconductor switching element 30H is the highest.
  • the switching signal S11 becomes low level and the switching signal S12 becomes high level.
  • This state corresponds to a state in which the gate resistance value of the speed switching section 23a is increased by one step, or in other words, a state in which the turn-on speed of the semiconductor switching element 30H is decreased by one step.
  • the switching signals S11 and S12 are both low level.
  • This state corresponds to a state where the gate resistance value of the speed switching section 23a is the highest, or in other words, a state where the turn-on speed of the semiconductor switching element 30H is the lowest.
  • FIG. 24 is a diagram showing a thirteenth embodiment of the power conversion device 1.
  • the internal configurations of the speed control section 22 and the speed switching section 23 are specifically illustrated.
  • the speed control unit 22 includes comparators CMP10 and CMP11.
  • the comparator CMP10 has an output current IL (or a signal containing its information) inputted to a non-inverting input terminal (+), and a reference current Iref1 (or a signal containing its information) inputted to an inverting input terminal (-).
  • a flag signal FLAG3 is generated. For example, the flag signal FLAG3 becomes a low level when the output current IL is smaller than the reference current Iref1, and becomes a high level when the output current IL is larger than the reference current Iref1.
  • the comparator CMP11 has an output current IL (or a signal containing its information) inputted to a non-inverting input terminal (+), and a reference current Iref2 (or a signal containing its information) inputted to an inverting input terminal (-).
  • a flag signal FLAG4 is generated by comparing the flag signal FLAG4. For example, the flag signal FLAG4 becomes a low level when the output current IL is smaller than the reference current Iref2, and becomes a high level when the output current IL is larger than the reference current Iref2.
  • reference currents Iref1 and Iref2 may satisfy Iref1 ⁇ Iref2.
  • any one of the previously mentioned fourth to seventh embodiments may be applied.
  • the capacitance values of each of the gate capacitances CG1 and CG2 may be, for example, CG1 ⁇ CG2.
  • a second end of the gate capacitor CG1 is connected to a first end of the switch section SW41.
  • a second end of the gate capacitor CG2 is connected to a first end of the switch section SW42.
  • the switch section SW41 is turned on/off according to the flag signal FLAG3. For example, when an N-channel MOSFET is adopted as the switch section SW41, the switch section SW41 is turned on when the flag signal FLAG3 is at a high level, and turned off when the flag signal FLAG3 is at a low level.
  • the switch section SW42 is turned on/off according to the flag signal FLAG4. For example, when an N-channel MOSFET is adopted as the switch section SW42, the switch section SW42 is turned on when the flag signal FLAG4 is at a high level, and turned off when the flag signal FLAG4 is at a low level.
  • FIG. 25 is a diagram showing an example of speed switching control in the thirteenth embodiment, in which the control signal GSH, output current IL, and flag signals FLAG3 and FLAG4 are depicted in order from the top.
  • FIG. 26 is a diagram showing a fourteenth embodiment of the power conversion device 1.
  • the power conversion device 1 of this embodiment is based on the previously mentioned thirteenth embodiment (FIG. 24), but the speed switching section 23 used as a switching means for both the turn-on speed and the turn-off speed is used as a switching means for the turn-on speed.
  • the speed switching unit 23a used has been changed.
  • the speed control unit 22 includes AND gates AND31 and AND32 in addition to the previously mentioned comparators CMP10 and CMP11.
  • the AND gate AND31 performs an AND operation on the control signal GSH and the flag signal FLAG3 to generate the switching signal S31. Therefore, the switching signal S31 becomes a low level when at least one of the control signal GSH and the flag signal FLAG3 is at a low level, and becomes a high level when both the control signal GSH and the flag signal FLAG3 are at a high level.
  • the switching signal S31 is output to the control end (gate) of the switch section SW41 in place of the previously mentioned flag signal FLAG3.
  • the AND gate AND32 performs an AND operation on the control signal GSH and the flag signal FLAG4 to generate the switching signal S32. Therefore, the switching signal S32 becomes a low level when at least one of the control signal GSH and the flag signal FLAG4 is at a low level, and becomes a high level when both the control signal GSH and the flag signal FLAG4 are at a high level.
  • the switching signal S32 is output to the control end (gate) of the switch section SW42 in place of the previously mentioned flag signal FLAG4.
  • the speed switching unit 23a includes inverters INV3 and INV4, and reset circuits RST1 and RST2, in addition to the gate resistor RG, gate capacitors CG1 and CG2, and switch units SW41 and SW42 mentioned above.
  • the switch section SW41 is turned on/off according to the switching signal S31. For example, when an N-channel MOSFET is adopted as the switch section SW41, the switch section SW41 is turned on when the switching signal S31 is at a high level, and turned off when the switching signal S31 is at a low level.
  • the switch section SW42 is turned on/off according to the switching signal S32. For example, when an N-channel MOSFET is adopted as the switch section SW42, the switch section SW42 is turned on when the switching signal S32 is at a high level, and is turned off when the switching signal S32 is at a low level.
  • the inverter INV3 inverts the logic level of the switching signal S31 to generate an inverted switching signal S31B. Therefore, the inverted switching signal S31B becomes low level when the switching signal S31 is high level, and becomes high level when the switching signal S31 is low level.
  • the inverter INV4 inverts the logic level of the switching signal S32 to generate an inverted switching signal S32B. Therefore, the inverted switching signal S32B becomes low level when the switching signal S32 is high level, and becomes high level when the switching signal S32 is low level.
  • the reset circuit RST1 is connected in parallel to the gate capacitor CG1, and resets (discharges) the charge stored in the gate capacitor CG1 in response to the inversion switching signal S31B. Referring to the figure, the reset circuit RST1 resets (discharges) the charge stored in the gate capacitor CG1 when the inversion switching signal S31B is at a high level.
  • the reset circuit RST2 is connected in parallel to the gate capacitor CG2, and resets (discharges) the charge stored in the gate capacitor CG2 in response to the inversion switching signal S32B. Referring to the figure, the reset circuit RST2 resets (discharges) the charge stored in the gate capacitor CG2 when the inversion switching signal S32B is at a high level.
  • FIG. 27 is a diagram showing an example of speed switching control in the fourteenth embodiment, in which the control signal GSH, output current IL, flag signals FLAG3 and FLAG4, and switching signals S31 and S32 are depicted in order from the top. .
  • the switching signals S31 and S32 are both low level.
  • the switching signal S31 becomes high level and the switching signal S32 becomes low level.
  • both the switching signals S31 and S32 are at the high level.
  • both the switching signals S31 and S32 are at the low level.
  • the inversion switching signals S31B and S32B both become high level, the charges stored in the gate capacitors CG1 and CG2 are reset (discharged). Therefore, during the on period of the semiconductor switching element 30H in the next cycle, charging of the gate capacitances CG1 and CG2 can be newly started, so that there is no problem in switching control of the turn-on speed.
  • This embodiment is applicable when it is desired to separately provide a speed switching section 23a that performs switching control of the turn-on speed and a speed switching section 23b that performs switching control of the turn-off speed, or when it is desired to switch and control only one of the turn-on speed and the turn-off speed. It is effective in some cases.
  • FIG. 28 is a diagram showing an example of the configuration of the reset circuit RST1. Note that the circuit configuration of the reset circuit RST2 may be basically the same as that of the reset circuit RST1. Therefore, the reset circuit RST1 will be explained in detail, and the explanation of the reset circuit RST2 will be omitted.
  • the reset circuit RST1 of this configuration example includes a resistor R1 and a transistor M1 (for example, NMOSFET).
  • a first end of the resistor R1 is connected to a first end of the gate capacitor CG1 (see FIG. 26).
  • a second end of the resistor R1 is connected to the drain of the transistor M1. It is connected to the second end of the gate capacitor CG1.
  • the transistor M1 is in an on state when the inverted switching signal S31B is at a high level, and is in an off state when the inverted switching signal S31B is at a low level.
  • the transistor M1 is on, both ends of the gate capacitor CG1 are short-circuited via the resistor R1 and the transistor M1. As a result, the charge stored in the gate capacitor CG1 is reset (discharged).
  • the gate driving device disclosed herein includes a gate driving section configured to output power for switching on/off of a semiconductor switching element, and a turn-on speed and turn-off speed of the semiconductor switching element. a speed control section configured to control at least one of the speeds; and a speed switching section configured to switch at least one of the turn-on speed and the turn-off speed in response to an instruction from the speed control section.
  • the speed switching section includes a plurality of impedance elements and a switch section configured to control power output from the gate driving section and passing through each of the plurality of impedance elements, and the speed switching section
  • the unit is configured to control the switch unit based on the output current flowing through the semiconductor switching element (first configuration).
  • the speed switching section may have a configuration (second configuration) including at least one of a gate resistance and a gate capacitance as the plurality of impedance elements.
  • the speed switching section includes a first speed switching section configured to switch the turn-on speed, and a second speed switching section configured to switch the turn-off speed.
  • a configuration (third configuration) including a speed switching section may also be used.
  • the speed control section includes a sample hold configured to hold the detected value of the output current or the voltage across the semiconductor switching element for a certain period of time.
  • a configuration including a circuit (fourth configuration) may also be used.
  • the speed control section estimates the output current from a voltage across the semiconductor switching element or from a sense current corresponding to the output current.
  • a configuration (fifth configuration) including a current estimating section configured as above may be adopted.
  • the speed control section may be configured to receive a current command value generated by a control device and control the switch section (sixth configuration). Good too.
  • the speed control section lowers at least one of the turn-on speed and the turn-off speed to a minimum value when the output current is larger than a threshold value (seventh configuration). You can also do this.
  • the gate driving device includes a first diode configured such that an anode is connected to the output terminal of the first speed switching section and a cathode is connected to the gate of the semiconductor switching element; may further include a second diode configured to be connected to the output end of the second speed switching section and have an anode connected to the gate of the semiconductor switching element (eighth configuration).
  • the speed switching section may be configured to switch the gate resistance value or gate capacitance value of the semiconductor switching element (ninth configuration).
  • the power conversion device disclosed in this specification includes a gate driving device according to any one of the first to ninth configurations, a control device configured to control the gate driving device, A semiconductor switching element configured to be turned on/off by the gate driving device (a tenth configuration).

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Abstract

ゲート駆動装置２０Ｈは、半導体スイッチング素子３０Ｈのオン／オフを切り替えるための電力を出力するゲート駆動部２１Ｈと、半導体スイッチング素子３０Ｈのターンオン速度及びターンオフ速度の少なくとも一方を制御する速度制御部２２Ｈと、速度制御部２２Ｈからの指示に応じてターンオン速度及びターンオフ速度の少なくとも一方を切り替える速度切替部２３Ｈと、を備える。速度切替部２３Ｈは、複数のインピーダンス要素（例えばゲート抵抗ＲＧ１～ＲＧ３）と、ゲート駆動部２１Ｈから出力されて複数のインピーダンス要素それぞれを通過する電力を制御するスイッチ部ＳＷ１～ＳＷ３と、を含む。速度制御部２２Ｈは、半導体スイッチング素子３０Ｈに流れる出力電流ＩＬに基づいてスイッチ部ＳＷ１～ＳＷ３を制御する。

Description

ゲート駆動装置、電力変換装置
　本開示は、ゲート駆動装置、及び、これを用いた電力変換装置に関する。
　インバータなどの電力変換装置には、半導体スイッチング素子の駆動手段としてゲート駆動装置が搭載されている。
　なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
特開２０１１－１６６９２０号公報
　しかしながら、従来のゲート駆動装置は、スイッチング損失を改善する余地があった。
　例えば、本明細書中に開示されているゲート駆動装置は、半導体スイッチング素子のオン／オフを切り替えるための電力を出力するように構成されたゲート駆動部と、前記半導体スイッチング素子のターンオン速度及びターンオフ速度の少なくとも一方を制御するように構成された速度制御部と、前記速度制御部からの指示に応じて前記ターンオン速度及び前記ターンオフ速度の少なくとも一方を切り替えるように構成された速度切替部と、を備え、前記速度切替部は、複数のインピーダンス要素と、前記ゲート駆動部から出力されて前記複数のインピーダンス要素それぞれを通過する電力を制御するように構成されたスイッチ部と、を含み、前記速度制御部は、前記半導体スイッチング素子に流れる出力電流に基づいて前記スイッチ部を制御する。
　なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。
　本開示によれば、スイッチング損失の小さいゲート駆動装置、及び、これを用いた電力変換装置を提供することが可能となる。
図１は、電力変換装置の比較例を示す図である。 図２は、電力変換装置の第１実施形態を示す図である。 図３は、電力変換装置の第２実施形態を示す図である。 図４は、電力変換装置の第３実施形態を示す図である。 図５は、速度制御部の一構成例を示す図である。 図６は、第３実施形態における速度切替制御の一例を示す図である。 図７は、電力変換装置の第４実施形態を示す図である。 図８は、第４実施形態における速度切替制御の第１例を示す図である。 図９は、第４実施形態における速度切替制御の第２例を示す図である。 図１０は、電力変換装置の第５実施形態を示す図である。 図１１は、第５実施形態における速度切替制御の一例を示す図である。 図１２は、電力変換装置の第６実施形態を示す図である。 図１３は、第６実施形態における速度切替制御の一例を示す図である。 図１４は、電力変換装置の第７実施形態を示す図である。 図１５は、第７実施形態における速度切替制御の一例を示す図である。 図１６は、電力変換装置の第８実施形態を示す図である。 図１７は、第８実施形態における速度切替制御の一例を示す図である。 図１８は、電力変換装置の第９実施形態を示す図である。 図１９は、電力変換装置の第１０実施形態を示す図である。 図２０は、電力変換装置の第１１実施形態を示す図である。 図２１は、第１１実施形態における速度切替制御の一例を示す図である。 図２２は、電力変換装置の第１２実施形態を示す図である。 図２３は、第１２実施形態における速度切替制御の一例を示す図である。 図２４は、電力変換装置の第１３実施形態を示す図である。 図２５は、第１３実施形態における速度切替制御の一例を示す図である。 図２６は、電力変換装置の第１４実施形態を示す図である。 図２７は、第１４実施形態における速度切替制御の一例を示す図である。 図２８は、リセット回路の一構成例を示す図である。
＜比較例＞
　図１は、電力変換装置１の比較例（＝後出の実施形態と対比される一般的な回路構成）を示す図である。本比較例の電力変換装置１は、直流電圧ＶＤＣから所望の出力電圧ＶＯＵＴを生成して負荷に供給する。
　本図に即して述べると、電力変換装置１は、制御装置１０と、ゲート駆動装置２０と、半導体スイッチング素子３０Ｈ及び３０Ｌを備える。なお、電力変換装置１としては、ＡＣ／ＤＣコンバータ、又は、ＤＣ／ＤＣコンバータなどを例に挙げることができる。
　制御装置１０は、直流電圧ＶＤＣと出力電流ＩＬに基づいてゲート駆動装置２０を制御するための制御信号ＧＳＨ及びＧＳＬを生成する。また、本図では明示されていないが、制御装置１０は、出力電圧ＶＯＵＴが目標値と一致するように制御信号ＧＳＨ及びＧＳＬを制御する出力帰還ループも備えている。
　ゲート駆動装置２０は、制御装置１０から出力される制御信号ＧＳＨ及びＧＳＬを受けて、半導体スイッチング素子３０Ｈ及び３０Ｌそれぞれをオン／オフするためのゲート信号ＧＨ及びＧＬを生成する。
　本図に即して述べると、ゲート駆動装置２０は、半導体スイッチング素子３０Ｈを駆動する上側のゲート駆動部２１Ｈと、半導体スイッチング素子３０Ｌを駆動する下側のゲート駆動部２１Ｌを備えている。
　ゲート駆動部２１Ｈ及び２１Ｌは、それぞれ、制御信号ＧＳＨ及びＧＳＬに応じて半導体スイッチング素子３０Ｈ及び３０Ｌのオン／オフを切り替えるための電力を出力することによりゲート信号ＧＨ及びＧＬを生成し、半導体スイッチング素子３０Ｈ及び３０Ｌを駆動する。
　なお、ゲート駆動部２１Ｈ及び２１Ｌそれぞれの出力端と半導体スイッチング素子３０Ｈ及び３０Ｌそれぞれのゲート（＝ゲート信号ＧＨ及びＧＬそれぞれの印加端）との間には、ゲート抵抗ＲＧＨ及びＲＧＬが接続されている。
　半導体スイッチング素子３０Ｈ及び３０Ｌは、直流電圧ＶＤＣの印加端と接地電圧ＧＮＤの印加端との間に直列接続されてハーフブリッジ出力段を形成し、互いの接続ノードから出力電流ＩＬを出力する。
　なお、半導体スイッチング素子３０Ｈ及び３０Ｌは、それぞれ、ゲート信号ＧＨ及びＧＬに応じてオン／オフされる。例えば半導体スイッチング素子３０Ｈ及び３０ＬがいずれもＮチャネル型ＭＯＳＦＥＴ［metal　oxide　semiconductor　field　effect　transistor］である場合、半導体スイッチング素子３０Ｈ及び３０Ｌは、それぞれ、ゲート信号ＧＨ及びＧＬがハイレベルであるときにオン状態となり、ゲート信号ＧＨ及びＧＬがローレベルであるときにオフ状態となる。
　また、半導体スイッチング素子３０Ｈ及び３０ＬがそれぞれＮチャネル型ＭＯＳＦＥＴである場合、半導体スイッチング素子３０Ｈ及び３０Ｌには、それぞれ、半導体スイッチング素子３０Ｈ及び３０Ｌそれぞれのドレインをカソードとし、半導体スイッチング素子３０Ｈ及び３０Ｌそれぞれのソースをアノードとするボディダイオードが付随する。
＜スイッチング損失に関する考察＞
　インバータなどの電力変換装置１では、過電流・過電圧保護停止時に発生するサージ電圧を考慮して、半導体スイッチング素子３０Ｈ及び３０Ｌそれぞれの駆動にかかるゲート抵抗ＲＧＨ及びＲＧＬの抵抗値が決定される。
　ただし、過電流・過電圧保護が掛からない正常状態では、過電流・過電圧保護が掛かる異常状態よりも出力電流ＩＬが小さい。そのため、異常状態での安全性を考慮して設定されたゲート抵抗ＲＧＨ及びＲＧＬの抵抗値は、必ずしも正常状態での適正値とは言えず、スイッチング損失が増大して効率の悪化を招くおそれがある。特に、出力電流ＩＬの小さい軽負荷領域では、スイッチング損失の比率が高いので、効率の悪化が顕著となり得る。
　以下では、上記の考察に鑑み、スイッチング損失を低減することのできる新規な実施形態を提案する。
＜第１実施形態＞
　図２は、電力変換装置１の第１実施形態を示す図である。本実施形態の電力変換装置１は、先出の比較例（図１）を基本としつつ、ゲート駆動装置２０に代えて、上側の半導体スイッチング素子３０Ｈを駆動するゲート駆動装置２０Ｈと、下側の半導体スイッチング素子３０Ｌを駆動するゲート駆動装置２０Ｌを備える。なお、ゲート駆動装置２０Ｈ及び２０Ｌそれぞれの回路構成は、基本的に同一としてもよい。そこで、以下では、ゲート駆動装置２０Ｈについて詳述し、ゲート駆動装置２０Ｌの説明を省略する。
　ゲート駆動装置２０Ｈは、ゲート駆動部２１と、速度制御部２２と、速度切替部２３とを備える。
　ゲート駆動部２１は、図１のゲート駆動部２１Ｈに相当する回路部であり、制御装置１０から出力される制御信号ＧＳＨに応じて半導体スイッチング素子３０Ｈのオン／オフを切り替えるための電力を出力する。
　具体的に述べると、半導体スイッチング素子３０Ｈのターンオン時には、ゲート信号ＧＨがローレベルからハイレベルに立ち上げられ、ゲート駆動部２１から半導体スイッチング素子３０Ｈの入力容量Ｃｉｓｓ（不図示）に向かう充電電流が生成される。
　一方、半導体スイッチング素子３０Ｈのターンオフ時には、ゲート信号ＧＨがハイレベルからローレベルに立ち下げられ、半導体スイッチング素子３０Ｈの入力容量Ｃｉｓｓ（不図示）からゲート駆動部２１に向かう放電電流が生成される。
　速度制御部２２は、半導体スイッチング素子３０Ｈ又は３０Ｌに流れる出力電流ＩＬの情報に基づいて、半導体スイッチング素子３０Ｈのターンオン速度及びターンオフ速度の少なくとも一方を制御するためのフラグ信号ＦＬＡＧを生成する。
　速度切替部２３は、速度制御部２２からの指示（＝フラグ信号ＦＬＡＧ）に応じてターンオン速度及びターンオフ速度の少なくとも一方を切り替える。例えば、速度切替部２３は、ゲート抵抗ＲＧ１～ＲＧ３（＝複数のインピーダンス要素に相当）と、ゲート駆動部２１から出力されてゲート抵抗ＲＧ１～ＲＧ３それぞれを通過する電力を制御するように構成されたスイッチ部ＳＷ１～ＳＷ３と、を含む。
　本図に即して具体的に述べると、ゲート駆動部２１と半導体スイッチング素子３０Ｈのゲート（＝ゲート信号ＧＨの印加端）との間には、ゲート抵抗ＲＧ１～ＲＧ３が並列に接続されている。また、ゲート抵抗ＲＧ１～ＲＧ３には、それぞれ、スイッチ部ＳＷ１～ＳＷ３が直列に接続されている。従って、スイッチ部ＳＷ１～ＳＷ３のオン／オフ状態に応じて、ゲート抵抗ＲＧ１～ＲＧ３の合成抵抗値（＝ゲート抵抗値）が切り替えられる。
　例えば、スイッチ部ＳＷ１がオンしてスイッチ部ＳＷ２及びＳＷ３がオフしている状態では、ゲート抵抗値がＲＧ１となる。また、例えば、スイッチ部ＳＷ１及びＳＷ２がオンしてスイッチＳＷ３がオフしている状態では、ゲート抵抗値が並列接続されたゲート抵抗ＲＧ１及びＲＧ２の合成抵抗値となる。さらに、スイッチ部ＳＷ１～ＳＷ３がいずれもオンしている状態では、ゲート抵抗値が並列接続されたゲート抵抗ＲＧ１～ＲＧ３の合成抵抗値となる。
　上記のゲート抵抗値が高いほどゲート信号ＧＨの立上がり及び立下がりが緩慢となるので、半導体スイッチング素子３０Ｈのターンオン速度及びターンオフ速度が低くなり、スイッチング損失が増加する。逆に、上記のゲート抵抗値が低いほどゲート信号ＧＨの立上がり及び立下がりが急峻となるので、半導体スイッチング素子３０Ｈのターンオン速度及びターンオフ速度が高くなり、スイッチング損失が減少する。
　なお、速度制御部２２は、出力電流ＩＬの情報に基づいてスイッチ部ＳＷ１～ＳＷ３それぞれのオン／オフ制御を行えばよい。例えば、出力電流ＩＬの小さい軽負荷領域では、上記のゲート抵抗値を引き下げて半導体スイッチング素子３０Ｈのターンオン速度及びターンオフ速度を高めるとよい。
　このような速度制御によれば、スイッチング損失の比率が高い軽負荷領域において、電力変換装置１の効率を向上することが可能となる。
＜第２実施形態＞
　図３は、電力変換装置１の第２実施形態を示す図である。本実施形態の電力変換装置１は、先出の第１実施形態（図２）を基本としつつ、ターンオン速度の制御系と、ターンオフ速度の制御系が個別に設けられている。
　本図に即して述べると、ゲート駆動部２１は、トランジスタ２１ａ及び２１ｂ（例えばＮチャネル型ＭＯＳＦＥＴ）と、コントローラ２１ｃと、を含む。
　トランジスタ２１ａのドレインは、第１駆動電圧ＶＧ１の印加端に接続されている。トランジスタ２１ａのソースは、ゲート駆動部２１の第１出力端として速度切替部２３（特に後出の速度切替部２３ａ）に接続されている。なお、トランジスタ２１ａは、ゲート信号ＧＨのハイレベル期間（＝半導体スイッチング素子３０Ｈのオン期間）にオン状態となり、ゲート信号ＧＨのローレベル期間（＝半導体スイッチング素子３０Ｈのオフ期間）にオフ状態となる。
　トランジスタ２１ｂのソースは、第２駆動電圧ＶＧ２の印加端に接続されている。トランジスタ２１ｂのドレインは、ゲート駆動部２１の第２出力端として速度切替部２３（特に後出の速度切替部２３ｂ）に接続されている。なお、トランジスタ２１ｂは、ゲート信号ＧＨのローレベル期間（＝半導体スイッチング素子３０Ｈのオフ期間）にオン状態となり、ゲート信号ＧＨのハイレベル期間（＝半導体スイッチング素子３０Ｈのオン期間）にオフ状態となる。
　コントローラ２１ｃは、制御装置１０から出力される制御信号ＧＳＨに応じてトランジスタ２１ａ及び２１ｂを相補的にオン／オフする。
　速度制御部２２は、速度制御部２２ａ及び２２ｂを含む。速度制御部２２ａは、出力電流ＩＬの情報に基づいて半導体スイッチング素子３０Ｈのターンオン速度を制御するためのフラグ信号ＦＬＡＧａを生成する。一方、速度制御部２２ｂは、出力電流ＩＬの情報に基づいて半導体スイッチング素子３０Ｈのターンオフ速度を制御するためのフラグ信号ＦＬＡＧｂを生成する。
　速度切替部２３は、速度切替部２３ａ及び２３ｂを含む。速度切替部２３ａは、トランジスタ２１ａのソースとゲート信号ＧＨの印加端との間に接続されており、フラグ信号ＦＬＡＧａに応じて半導体スイッチング素子３０Ｈのターンオン速度を切り替える。一方、速度切替部２３ｂは、トランジスタ２１ｂのドレインとゲート信号ＧＨの印加端との間に接続されており、フラグ信号ＦＬＡＧｂに応じて半導体スイッチング素子３０Ｈのターンオフ速度を切り替える。
　本実施形態によれば、半導体スイッチング素子３０Ｈのターンオン速度及びターンオフ速度をそれぞれ個別に制御することが可能となる。例えば、出力電流ＩＬと比較されるターンオン速度の切替閾値とターンオフ速度の切替閾値がそれぞれ異なる場合には、本実施形態を採用することが望ましい。
＜第３実施形態＞
　図４は、電力変換装置１の第３実施形態を示す図である。本実施形態の電力変換装置１は、先出の第２実施形態（図３）を基本としつつ、速度制御部２２ａ及び２２ｂが単一の速度制御部２２としてターンオン／ターンオフを区別せず共通化されている。つまり、速度制御部２２については、先出の第１実施形態（図２）と同様の構成が採用されている。
　本実施形態によれば、速度制御部２２を共通化して回路規模を縮小することが可能となる。例えば、出力電流ＩＬと比較されるターンオン速度の切替閾値とターンオフ速度の切替閾値が共通である場合には、本実施形態を採用することが望ましい。
　図５は、速度制御部２２の一構成例を示す図である。本構成例の速度制御部２２は、コンパレータＣＭＰ１を含む。
　コンパレータＣＭＰ１は、非反転入力端（＋）に入力される出力電流ＩＬ（又はその情報を含む信号）と、反転入力端（－）に入力される基準電流Ｉｒｅｆ（又はその情報を含む信号）とを比較することにより、フラグ信号ＦＬＡＧを生成する。例えば、フラグ信号ＦＬＡＧは、出力電流ＩＬが基準電流Ｉｒｅｆよりも小さいときにローレベルとなり、出力電流ＩＬが基準電流Ｉｒｅｆよりも大きいときにハイレベルとなる。
　図６は、第３実施形態における速度切替制御の一例を示す図であり、上から順に、制御信号ＧＳＨ、出力電流ＩＬ、及び、フラグ信号ＦＬＡＧが描写されている。
　先にも述べたように、出力電流ＩＬが基準電流Ｉｒｅｆよりも小さいときには、フラグ信号ＦＬＡＧがローレベルとなる。このとき、速度切替部２３ａ及び２３ｂは、例えば、半導体スイッチング素子３０Ｈ及び３０Ｌそれぞれのゲート抵抗値を引き下げて、半導体スイッチング素子３０Ｈのターンオン速度及びターンオフ速度を高めるとよい。
　一方、出力電流ＩＬが基準電流Ｉｒｅｆよりも大きいときには、フラグ信号ＦＬＡＧがハイレベルとなる。このとき、速度切替部２３ａ及び２３ｂは、例えば、半導体スイッチング素子３０Ｈ及び３０Ｌそれぞれのゲート抵抗値を引き上げて、半導体スイッチング素子３０Ｈのターンオン速度及びターンオフ速度を引き下げるとよい。
＜第４実施形態＞
　図７は、電力変換装置１の第４実施形態を示す図である。本実施形態の電力変換装置１は、先出の第１実施形態（図２）を基本としつつ、速度制御部２２の内部構成が具体的に例示されている。
　本図に即して述べると、速度制御部２２は、インバータＩＮＶ１と、サンプルホールド回路ＳＨ１と、コンパレータＣＭＰ２と、を含む。
　インバータＩＮＶ１は、制御信号ＧＳＨの論理レベルを反転して反転制御信号ＧＳＨＢを生成する。従って、反転制御信号ＧＳＨＢは、制御信号ＧＳＨがハイレベルであるときにローレベルとなり、制御信号ＧＳＨがローレベルであるときにハイレベルとなる。
　サンプルホールド回路ＳＨ１は、反転制御信号ＧＳＨＢに同期して出力電流ＩＬの検出値を一定期間ホールドすることにより、ホールド済みの出力電流ＩＬ’（又はその情報を含む信号）を出力する。
　コンパレータＣＭＰ２は、非反転入力端（＋）に入力されるホールド済みの出力電流ＩＬ’（またはその情報を含む信号）と、反転入力端（－）に入力される基準電流Ｉｒｅｆ（またはその情報を含む信号）を比較することにより、フラグ信号ＦＬＡＧを生成する。例えば、フラグ信号ＦＬＡＧは、ホールド済みの出力電流ＩＬ’が基準電流Ｉｒｅｆよりも小さいときにローレベルとなり、ホールド済みの出力電流ＩＬ’が基準電流Ｉｒｅｆよりも大きいときにハイレベルとなる。
　本実施形態であれば、半導体スイッチング素子３０Ｈのオン／オフ状態を切り替えるタイミングで出力電流ＩＬの検出値をホールドする（＝ホールド済みの出力電流ＩＬ’を更新する）ことにより、チャタリングを防止することが可能となる。
　なお、速度制御部２２は、先出の第２実施形態（図３）と同様、速度制御部２２ａ及び２２ｂの２つに分けてもよい。また、サンプルホールド回路ＳＨ１についても、ターンオン制御用とターンオフ制御用をそれぞれ設けてもよい。
　図８は、第４実施形態における速度切替制御の第１例を示す図であり、上から順に、制御信号ＧＳＨ、出力電流ＩＬ、ホールド済みの出力電流ＩＬ’、及び、フラグ信号ＦＬＡＧが描写されている。
　本図で示すように、サンプルホールド回路ＳＨ１は、制御信号ＧＳＨがハイレベルからローレベルに立ち下がるタイミング、すなわち、半導体スイッチング素子３０Ｈがオン状態からオフ状態に切り替わるタイミングで出力電流ＩＬの検出値をホールドしてもよい。
　図９は、第４実施形態における速度切替制御の第２例を示す図であり、先出の図８と同じく、上から順に、制御信号ＧＳＨ、出力電流ＩＬ、ホールド済みの出力電流ＩＬ’、及び、フラグ信号ＦＬＡＧが描写されている。
　本図で示すように、サンプルホールド回路ＳＨ１は、制御信号ＧＳＨがローレベルからハイレベルに立ち上がるタイミング、すなわち、半導体スイッチング素子３０Ｈがオフ状態からオン状態に切り替わるタイミングで出力電流ＩＬの検出値をホールドしてもよい。
＜第５実施形態＞
　図１０は、電力変換装置１の第５実施形態を示す図である。本実施形態の電力変換装置１は、先出の第４実施形態（図７）を基本としつつ、速度制御部２２の内部構成に変更が加えられている。
　本図に即して述べると、速度制御部２２は、サンプルホールド回路ＳＨ２と、電流推定部ＩＥ１と、コンパレータＣＭＰ３と、を含む。
　サンプルホールド回路ＳＨ２は、制御信号ＧＳＨに同期して、半導体スイッチング素子３０Ｈのオン期間におけるドレイン・ソース間電圧Ｖｄｓを一定期間ホールドすることにより、ホールド済みのドレイン・ソース間電圧Ｖｄｓ’を出力する。
　なお、ターンオン速度及びターンオフ速度それぞれの切替段階が少ない場合には、半導体スイッチング素子３０Ｈのドレイン・ソース間電圧Ｖｄｓに代えて、半導体スイッチング素子３０Ｈの非飽和検出信号（いわゆるＤＥＳＡＴ信号）をサンプルホールド回路ＳＨ２に入力してもよい。
　電流推定部ＩＥ１は、ホールド済みのドレイン・ソース間電圧Ｖｄｓ’から出力電流ＩＬの推定値ＩＬ”を導出する。なお、電流推定部ＩＥ１は、例えば、半導体スイッチング素子３０Ｈの電流－電圧特性を示した近似式ＩＬ＝ｋ１×Ｖｄｓ＋ｋ２（ただしｋ１及びｋ２は定数）を備えていてもよい。
　コンパレータＣＭＰ３は、電流推定部ＩＥ１から非反転入力端（＋）に入力される出力電流ＩＬの推定値ＩＬ”（またはその情報を含む信号）と、反転入力端（－）に入力される基準電流Ｉｒｅｆ（またはその情報を含む信号）とを比較することにより、フラグ信号ＦＬＡＧを生成する。例えば、フラグ信号ＦＬＡＧは、出力電流ＩＬの推定値ＩＬ”が基準電流Ｉｒｅｆよりも小さいときにローレベルとなり、出力電流ＩＬの推定値ＩＬ”が基準電流Ｉｒｅｆよりも大きいときにハイレベルとなる。
　図１１は、第５実施形態における速度切替制御の一例を示す図であり、上から順に、制御信号ＧＳＨ、出力電流ＩＬ、ホールド済みのドレイン・ソース間電圧Ｖｄｓ’、出力電流ＩＬの推定値ＩＬ”、及び、フラグ信号ＦＬＡＧが描写されている。
　本図で示すように、サンプルホールド回路ＳＨ２は、制御信号ＧＳＨがローレベルからハイレベルに立ち上がるタイミング、すなわち、半導体スイッチング素子３０Ｈがオフ状態からオン状態に切り替わるタイミングで、半導体スイッチング素子３０Ｈのドレイン・ソース間電圧Ｖｄｓをホールドする（＝ホールド済みのドレイン・ソース間電圧Ｖｄｓ’を更新する）構成としてもよい。
＜第６実施形態＞
　図１２は、電力変換装置１の第６実施形態を示す図である。本実施形態の電力変換装置１は、先出の第４実施形態（図７）を基本としつつ、出力電流ＩＬの検出手段として、センストランジスタ３１を備える。
　センストランジスタ３１のゲート及びドレインは、それぞれ、半導体スイッチング素子３０Ｈのゲート及びドレインに接続されている。このように接続されたセンストランジスタ３１には、出力電流ＩＬに応じたセンス電流Ｉｓｎｓが流れる。センストランジスタ３１は、半導体スイッチング素子３０Ｈと共にモジュール化されていてもよい。
　また、センストランジスタ３１の導入に伴い、速度制御部２２の内部構成にも変更が加えられている。本図に即して述べると、速度制御部２２は、電流推定部ＩＥ２と、サンプルホールド回路ＳＨ３と、コンパレータＣＭＰ４と、を含む。
　電流推定部ＩＥ２は、センストランジスタ３１に流れるセンス電流Ｉｓｎｓから出力電流ＩＬの推定値ＩＬ”を導出する。なお、電流推定部ＩＥ２は、例えば、出力電流ＩＬとセンス電流Ｉｓｎｓとの比率を示した近似式ＩＬ＝ｋ３×Ｉｓｎｓ（ただしｋ３は定数）を備えていてもよい。
　サンプルホールド回路ＳＨ３は、制御信号ＧＳＨに同期して、半導体スイッチング素子３０Ｈのオン期間における出力電流ＩＬの推定値ＩＬ”を一定期間ホールドすることにより、ホールド済みの出力電流ＩＬ’（又はその情報を含む信号）を出力する。
　コンパレータＣＭＰ４は、非反転入力端（＋）に入力されるホールド済みの出力電流ＩＬ’（またはその情報を含む信号）と、反転入力端（－）に入力される基準電流Ｉｒｅｆ（またはその情報を含む信号）を比較することにより、フラグ信号ＦＬＡＧを生成する。例えば、フラグ信号ＦＬＡＧは、ホールド済みの出力電流ＩＬ’が基準電流Ｉｒｅｆよりも小さいときにローレベルとなり、ホールド済みの出力電流ＩＬ’が基準電流Ｉｒｅｆよりも大きいときにハイレベルとなる。
　図１３は、第６実施形態における速度切替制御の一例を示す図であり、上から順に、制御信号ＧＳＨ、出力電流ＩＬ、センス電流Ｉｓｎｓ、ホールド済みの出力電流ＩＬ’、及び、フラグ信号ＦＬＡＧが描写されている。
　本図で示すように、サンプルホールド回路ＳＨ３は、制御信号ＧＳＨがローレベルからハイレベルに立ち上がるタイミング、すなわち、半導体スイッチング素子３０Ｈがオフ状態からオン状態に切り替わるタイミングでセンス電流Ｉｓｎｓ（延いては出力電流ＩＬの推定値ＩＬ”）をホールドしてもよい。
＜第７実施形態＞
　図１４は、電力変換装置１の第７実施形態を示す図である。本実施形態の電力変換装置１は、先出の第４実施形態（図７）を基本としつつ、速度制御部２２の内部構成に変更が加えられている。
　本図に即して述べると、速度制御部２２は、コンパレータＣＭＰ５を含み、制御装置１０で生成される電流指令値ＩＬｒｅｆを受け付けて速度切替部２３（より具体的には、速度切替部２３に含まれるスイッチ部）を制御する。
　コンパレータＣＭＰ５は、非反転入力端（＋）に入力される電流指令値ＩＬｒｅｆと、反転入力端（－）に入力される基準電流Ｉｒｅｆ（またはその情報を含む信号）を比較することにより、フラグ信号ＦＬＡＧを生成する。例えば、フラグ信号ＦＬＡＧは、電流指令値ＩＬｒｅｆが基準電流Ｉｒｅｆよりも小さいときにローレベルとなり、電流指令値ＩＬｒｅｆが基準電流Ｉｒｅｆよりも大きいときにハイレベルとなる。
　なお、上記の電流指令値ＩＬｒｅｆは、半導体スイッチング素子３０Ｈのスイッチング周期毎に制御装置１０で生成される内部信号の一種であり、本来は制御装置１０の内部処理（電流モード制御など）に利用される。
　本実施形態であれば、先出の第４～第６実施形態（図７、図１０、図１２）と異なり、サンプルホールド回路ＳＨ１～ＳＨ３が不要となる。
　図１５は、第７実施形態における速度切替制御の一例を示す図であり、上から順に、制御信号ＧＳＨ、出力電流ＩＬ、電流指令値ＩＬｒｅｆ、及び、フラグ信号ＦＬＡＧが描写されている。
　本図で示すように、制御装置１０は、制御信号ＧＳＨがローレベルからハイレベルに立ち上がるタイミング、すなわち、半導体スイッチング素子３０Ｈがオフ状態からオン状態に切り替わるタイミングで電流指令値ＩＬｒｅｆを更新してもよい。
＜第８実施形態＞
　図１６は、電力変換装置１の第８実施形態を示す図である。本実施形態の電力変換装置１は、先出の第５実施形態（図１０）と第７実施形態（図１４）を組み合わせつつ、速度制御部２２の内部構成に変更が加えられている。
　本図に即して述べると、速度制御部２２は、先出のコンパレータＣＭＰ５、サンプルホールド回路ＳＨ２及び電流推定部ＩＥ１に加えて、コンパレータＣＭＰ６と、ロジックＬＧＣ１と、を含む。
　コンパレータＣＭＰ６は、電流推定部ＩＥ１から反転入力端（－）に入力される出力電流ＩＬの推定値ＩＬ”（またはその情報を含む信号）と、非反転入力端（＋）に入力される最大基準電流Ｉｒｅｆ＿ｍａｘ（またはその情報を含む信号）を比較することにより、最大フラグ信号ＦＬＡＧ＿ｍａｘを生成する。例えば、最大フラグ信号ＦＬＡＧ＿ｍａｘは、出力電流ＩＬの推定値ＩＬ”が最大基準電流Ｉｒｅｆ＿ｍａｘよりも小さいときにハイレベルとなり、出力電流ＩＬの推定値ＩＬ”が最大基準電流Ｉｒｅｆ＿ｍａｘよりも大きいときにローレベルとなる。
　ロジックＬＧＣ１は、フラグ信号ＦＬＡＧと最大フラグ信号ＦＬＡＧ＿ｍａｘの双方を受けて出力フラグ信号ＦＬＡＧ’を出力する。例えば、ロジックＬＧＣ１は、最大フラグ信号ＦＬＡＧ＿ｍａｘがローレベルであるとき、すなわち、出力電流ＩＬが所定の閾値よりも大きいときには、電流指令値ＩＬｒｅｆに応じたフラグ信号ＦＬＡＧに依らず、ターンオン速度及びターンオフ速度の少なくとも一方を最小値まで引き下げるように出力フラグ信号ＦＬＡＧ’を生成してもよい。
　図１７は、第８実施形態における速度切替制御の一例を示す図であり、上から順に、制御信号ＧＳＨ、出力電流ＩＬ、電流指令値ＩＬｒｅｆ、フラグ信号ＦＬＡＧ、最大フラグ信号ＦＬＡＧ＿ｍａｘ、及び、出力フラグ信号ＦＬＡＧ’が描写されている。
　本図で示すように、最大フラグ信号ＦＬＡＧ＿ｍａｘがハイレベルであるときには、電流指令値ＩＬｒｅｆに応じたフラグ信号ＦＬＡＧが優先される。その結果、フラグ信号ＦＬＡＧがローレベルであれば、ターンオン速度及びターンオフ速度の少なくとも一方が高くなり（ＨＩＧＨ）、逆に、フラグ信号ＦＬＡＧがハイレベルであれば、ターンオン速度及びターンオフ速度の少なくとも一方が低くなる（ＬＯＷ）。
　一方、最大フラグ信号ＦＬＡＧ＿ｍａｘがローレベルであるときには、先にも述べたように、電流指令値ＩＬｒｅｆに応じたフラグ信号ＦＬＡＧに依らず、ターンオン速度及びターンオフ速度の少なくとも一方が最小値（ＭＩＮ）まで引き下げられる。
　例えば、負荷急変などにより実際の出力電流ＩＬと制御装置１０で生成される電流指令値ＩＬｒｅｆとの間に乖離が生じて、半導体スイッチング素子３０Ｈに流れる出力電流ＩＬが大きくなった場合には、ターンオン速度及びターンオフ速度を最小値まで引き下げることが可能となる。
＜第９実施形態＞
　図１８は、電力変換装置１の第９実施形態を示す図である。本実施形態の電力変換装置１は、先出の第６実施形態（図１２）と第７実施形態（図１４）を組み合わせつつ、速度制御部２２の内部構成に変更が加えられている。
　本図に即して述べると、速度制御部２２は、先出のコンパレータＣＭＰ５、サンプルホールド回路ＳＨ３及び電流推定部ＩＥ２に加えて、コンパレータＣＭＰ７と、ロジックＬＧＣ２と、を含む。
　コンパレータＣＭＰ７は、サンプルホールド回路ＳＨ３から反転入力端（－）に入力されるホールド済みの出力電流ＩＬ’またはその情報を含む信号）と、非反転入力端（＋）に入力される最大基準電流Ｉｒｅｆ＿ｍａｘ（またはその情報を含む信号）を比較することにより、最大フラグ信号ＦＬＡＧ＿ｍａｘを生成する。例えば、最大フラグ信号ＦＬＡＧ＿ｍａｘは、ホールド済みの出力電流ＩＬ’が最大基準電流Ｉｒｅｆ＿ｍａｘよりも小さいときにハイレベルとなり、ホールド済みの出力電流ＩＬ’が最大基準電流Ｉｒｅｆ＿ｍａｘよりも大きいときにローレベルとなる。
　ロジックＬＧＣ２は、フラグ信号ＦＬＡＧと最大フラグ信号ＦＬＡＧ＿ｍａｘの双方を受けて出力フラグ信号ＦＬＡＧ’を出力する。例えば、ロジックＬＧＣ２は、最大フラグ信号ＦＬＡＧ＿ｍａｘがローレベルであるとき、すなわち、出力電流ＩＬが所定の閾値よりも大きいときには、電流指令値ＩＬｒｅｆに応じたフラグ信号ＦＬＡＧに依らず、ターンオン速度及びターンオフ速度の少なくとも一方を最小値まで引き下げるように出力フラグ信号ＦＬＡＧ’を生成してもよい。
　本実施形態であれば、先出の第８実施形態（図１６）と同じく、出力電流ＩＬと電流指令値ＩＬｒｅｆとの間に乖離が生じた場合でも適切な速度切替制御を行うことができる。
＜第１０実施形態＞
　図１９は、電力変換装置１の第１０実施形態を示す図である。本実施形態の電力変換装置１は、先出の第２実施形態（図３）又は第３実施形態（図４）を基本としつつ、ゲート駆動装置２０Ｈの構成要素として、新たにダイオード２４ａ及び２４ｂを含む。また、ダイオード２４ａ及び２４ｂの導入に伴い、ゲート駆動部２１の内部構成と速度切替部２３ａ及び２３ｂそれぞれの接続関係にも変更が加えられている。
　本図に即して述べると、ゲート駆動部２１では、トランジスタ２１ａのソースとトランジスタ２１ｂのドレインが互いに接続されており、その接続ノードが速度切替部２３ａ及び２３ｂそれぞれの入力端に接続されている。
　ダイオード２４ａのアノードは、速度切替部２３ａの出力端に接続されている。ダイオード２４ｂのカソードは、速度切替部２３ｂの出力端に接続されている。ダイオード２４ａのカソードとダイオード２４ｂのアノードは、いずれもゲート信号ＧＨの印加端（＝半導体スイッチング素子３０Ｈのゲート）に接続されている。
　本実施形態によれば、先出の第２実施形態（図３）及び第３実施形態（図４）と同様、半導体スイッチング素子３０Ｈのターンオン速度及びターンオフ速度をそれぞれ個別に制御することが可能となる。
＜第１１実施形態＞
　図２０は、電力変換装置１の第１１実施形態を示す図である。本実施形態の電力変換装置１では、速度制御部２２、並びに、速度切替部２３ａ及び２３ｂそれぞれの内部構成が具体的に例示されている。
　本図に即して述べると、速度制御部２２は、コンパレータＣＭＰ８及びＣＭＰ９と、インバータＩＮＶ２と、論理積ゲートＡＮＤ１１及びＡＮＤ１２と、論理積ゲートＡＮＤ２１及びＡＮＤ２２と、を含む。
　コンパレータＣＭＰ８は、反転入力端（－）に入力される出力電流ＩＬ（又はその情報を含む信号）と、非反転入力端（＋）に入力される基準電流Ｉｒｅｆ１（又はその情報を含む信号）とを比較することにより、フラグ信号ＦＬＡＧ１を生成する。例えば、フラグ信号ＦＬＡＧ１は、出力電流ＩＬが基準電流Ｉｒｅｆ１よりも小さいときにハイレベルとなり、出力電流ＩＬが基準電流Ｉｒｅｆ１よりも大きいときにローレベルとなる。
　コンパレータＣＭＰ９は、反転入力端（－）に入力される出力電流ＩＬ（又はその情報を含む信号）と、非反転入力端（＋）に入力される基準電流Ｉｒｅｆ２（又はその情報を含む信号）とを比較することにより、フラグ信号ＦＬＡＧ２を生成する。例えば、フラグ信号ＦＬＡＧ２は、出力電流ＩＬが基準電流Ｉｒｅｆ２よりも小さいときにハイレベルとなり、出力電流ＩＬが基準電流Ｉｒｅｆ２よりも大きいときにローレベルとなる。
　なお、基準電流Ｉｒｅｆ１及びＩｒｅｆ２は、Ｉｒｅｆ１＜Ｉｒｅｆ２としてもよい。
　また、速度制御部２２における出力電流ＩＬの検出手段としては、先出の第４～第７実施形態（図７、図１０、図１２及び図１４）のいずれかを適用しても構わない。
　論理積ゲートＡＮＤ１１は、制御信号ＧＳＨとフラグ信号ＦＬＡＧ１との論理積演算を行って切替信号Ｓ１１を生成する。従って、切替信号Ｓ１１は、制御信号ＧＳＨとフラグ信号ＦＬＡＧ１の少なくとも一方がローレベルであるときにローレベルとなり、制御信号ＧＳＨとフラグ信号ＦＬＡＧ１の双方がハイレベルであるときにハイレベルとなる。
　論理積ゲートＡＮＤ１２は、制御信号ＧＳＨとフラグ信号ＦＬＡＧ２との論理積演算を行って切替信号Ｓ１２を生成する。従って、切替信号Ｓ１２は、制御信号ＧＳＨとフラグ信号ＦＬＡＧ２の少なくとも一方がローレベルであるときにローレベルとなり、制御信号ＧＳＨとフラグ信号ＦＬＡＧ２の双方がハイレベルであるときにハイレベルとなる。
　インバータＩＮＶ２は、制御信号ＧＳＨの論理レベルを反転して反転制御信号ＧＳＨＢを生成する。従って、反転制御信号ＧＳＨＢは、制御信号ＧＳＨがハイレベルであるときにローレベルとなり、制御信号ＧＳＨがローレベルであるときにハイレベルとなる。
　論理積ゲートＡＮＤ２１は、反転制御信号ＧＳＨＢとフラグ信号ＦＬＡＧ１との論理積演算を行って切替信号Ｓ２１を生成する。従って、切替信号Ｓ２１は、反転制御信号ＧＳＨＢとフラグ信号ＦＬＡＧ１の少なくとも一方がローレベルであるときにローレベルとなり、反転制御信号ＧＳＨＢとフラグ信号ＦＬＡＧ１の双方がハイレベルであるときにハイレベルとなる。
　論理積ゲートＡＮＤ２２は、反転制御信号ＧＳＨＢとフラグ信号ＦＬＡＧ２との論理積演算を行って切替信号Ｓ２２を生成する。従って、切替信号Ｓ２２は、反転制御信号ＧＳＨＢとフラグ信号ＦＬＡＧ２の少なくとも一方がローレベルであるときにローレベルとなり、反転制御信号ＧＳＨＢとフラグ信号ＦＬＡＧ２の双方がハイレベルであるときにハイレベルとなる。
　速度切替部２３ａは、ゲート抵抗ＲＧ１１～ＲＧ１３（＝複数のインピーダンス要素に相当）と、スイッチ部ＳＷ１１及びＳＷ１２と、を含む。例えば、ゲート抵抗ＲＧ１１～ＲＧ１３それぞれの抵抗値は、例えば、ＲＧ１１≦ＲＧ１２≦ＲＧ１３であってもよい。
　スイッチ部ＳＷ１１及びＳＷ１２それぞれの第１端とゲート抵抗Ｒ１３の第１端は、いずれもゲート駆動部２１の第１出力端（＝先出の図３におけるトランジスタ２１ａのソース）に接続されている。スイッチ部ＳＷ１１の第２端は、ゲート抵抗ＲＧ１１の第１端に接続されている。スイッチ部ＳＷ１２の第２端は、ゲート抵抗ＲＧ１２の第１端に接続されている。ゲート抵抗ＲＧ１１～ＲＧ１３それぞれの第２端は、いずれもゲート信号ＧＨの印加端（＝半導体スイッチング素子３０Ｈのゲート）に接続されている。
　スイッチ部ＳＷ１１は、切替信号Ｓ１１に応じてオン／オフされる。例えば、スイッチ部ＳＷ１１としてＮチャネル型ＭＯＳＦＥＴを採用した場合、スイッチ部ＳＷ１１は、切替信号Ｓ１１がハイレベルであるときにオン状態となり、切替信号Ｓ１１がローレベルであるときにオフ状態となる。
　スイッチ部ＳＷ１２は、切替信号Ｓ１２に応じてオン／オフされる。例えば、スイッチ部ＳＷ１２としてＮチャネル型ＭＯＳＦＥＴを採用した場合、スイッチ部ＳＷ１２は、切替信号Ｓ１２がハイレベルであるときにオン状態となり、切替信号Ｓ１２がローレベルであるときにオフ状態となる。
　本構成例の速度切替部２３ａは、スイッチ部ＳＷ１１及びＳＷ１２を制御してゲート抵抗ＲＧ１１～ＲＧ１３の並列数を切り替えることにより、半導体スイッチング素子３０Ｈのターンオン速度に寄与するゲート抵抗値（＝ゲート抵抗ＲＧ１１～ＲＧ１３の合成抵抗値）を切り替える。
　速度切替部２３ｂは、ゲート抵抗ＲＧ２１～ＲＧ２３（＝複数のインピーダンス要素に相当）と、スイッチ部ＳＷ２１及びＳＷ２２と、を含む。例えば、ゲート抵抗ＲＧ２１～ＲＧ２３それぞれの抵抗値は、例えば、ＲＧ２１≦ＲＧ２２≦ＲＧ２３であってもよい。
　スイッチ部ＳＷ２１及びＳＷ２２それぞれの第１端とゲート抵抗ＲＧ２３の第１端は、いずれもゲート駆動部２１の第２出力端（＝先出の図３におけるトランジスタ２１ｂのドレイン）に接続されている。スイッチ部ＳＷ２１の第２端は、ゲート抵抗ＲＧ２１の第１端に接続されている。スイッチ部ＳＷ２２の第２端は、ゲート抵抗ＲＧ２２の第１端に接続されている。ゲート抵抗ＲＧ２１～ＲＧ２３それぞれの第２端は、いずれもゲート信号ＧＨの印加端（＝半導体スイッチング素子３０Ｈのゲート）に接続されている。
　スイッチ部ＳＷ２１は、切替信号Ｓ２１に応じてオン／オフされる。例えば、スイッチ部ＳＷ２１としてＮチャネル型ＭＯＳＦＥＴを採用した場合、スイッチ部ＳＷ２１は、切替信号Ｓ２１がハイレベルであるときにオン状態となり、切替信号Ｓ２１がローレベルであるときにオフ状態となる。
　スイッチ部ＳＷ２２は、切替信号Ｓ２２に応じてオン／オフされる。例えば、スイッチ部ＳＷ２２としてＮチャネル型ＭＯＳＦＥＴを採用した場合、スイッチ部ＳＷ２２は、切替信号Ｓ２２がハイレベルであるときにオン状態となり、切替信号Ｓ２２がローレベルであるときにオフ状態となる。
　本構成例の速度切替部２３ｂは、スイッチ部ＳＷ２１及びＳＷ２２を制御してゲート抵抗ＲＧ２１～ＲＧ２３の並列数を切り替えることにより、半導体スイッチング素子３０Ｈのターンオフ速度に寄与するゲート抵抗値（＝ゲート抵抗ＲＧ２１～ＲＧ２３の合成抵抗値）を切り替える。
　図２１は、第１１実施形態における速度切替制御の一例を示す図であり、上から順に、制御信号ＧＳＨ、出力電流ＩＬ、フラグ信号ＦＬＡＧ１及びＦＬＡＧ２、切替信号Ｓ１１及びＳ１２、並びに、切替信号Ｓ２１及びＳ２２が描写されている。
　まず、ＩＬ＜Ｉｒｅｆ１である場合について説明する。この場合には、フラグ信号ＦＬＡＧ１及びＦＬＡＧ２がいずれもハイレベルとなる。
　従って、制御信号ＧＳＨのハイレベル期間（＝半導体スイッチング素子３０Ｈのオン期間に相当）には、切替信号Ｓ１１及びＳ１２がいずれもハイレベルとなる。その結果、スイッチ部ＳＷ１１及びＳＷ１２がいずれもオン状態となるので、速度切替部２３ａのゲート抵抗値（＝合成抵抗値）が並列接続されたゲート抵抗ＲＧ１１～ＲＧ１３の合成抵抗値となる。この状態は、速度切替部２３ａのゲート抵抗値が最も低い状態、言い換えれば、半導体スイッチング素子３０Ｈのターンオン速度が最も高い状態に相当する。なお、制御信号ＧＳＨのハイレベル期間には、切替信号Ｓ２１及びＳ２２がいずれもローレベルとなるので、スイッチ部ＳＷ２１及びＳＷ２２がいずれもオフ状態となる。
　また、制御信号ＧＳＨのローレベル期間（＝半導体スイッチング素子３０Ｈのオフ期間に相当）には、切替信号Ｓ２１及びＳ２２がいずれもハイレベルとなる。その結果、スイッチ部ＳＷ２１及びＳＷ２２がいずれもオン状態となるので、速度切替部２３ｂのゲート抵抗値（＝合成抵抗値）が並列接続されたゲート抵抗ＲＧ２１～ＲＧ２３の合成抵抗値となる。この状態は、速度切替部２３ｂのゲート抵抗値が最も低い状態、言い換えれば、半導体スイッチング素子３０Ｈのターンオフ速度が最も高い状態に相当する。なお、制御信号ＧＳＨのローレベル期間には、切替信号Ｓ１１及びＳ１２がいずれもローレベルとなるので、スイッチ部ＳＷ１１及びＳＷ１２がいずれもオフ状態となる。
　次に、Ｉｒｅｆ１＜ＩＬ＜Ｉｒｅｆ２である場合について説明する。この場合には、フラグ信号ＦＬＡＧ１がローレベルとなり、フラグ信号ＦＬＡＧ２がハイレベルとなる。
　従って、制御信号ＧＳＨのハイレベル期間（＝半導体スイッチング素子３０Ｈのオン期間に相当）には、切替信号Ｓ１１がローレベルとなり、切替信号Ｓ１２がハイレベルとなる。その結果、スイッチ部ＳＷ１１がオフ状態となり、スイッチ部ＳＷ１２がオン状態となるので、速度切替部２３ａのゲート抵抗値（＝合成抵抗値）が並列接続されたゲート抵抗ＲＧ１２及びＲＧ１３の合成抵抗値となる。この状態は、速度切替部２３ａのゲート抵抗値が１段階引き上げられた状態、言い換えれば、半導体スイッチング素子３０Ｈのターンオン速度が１段階引き下げられた状態に相当する。なお、先にも述べたように、制御信号ＧＳＨのハイレベル期間には、切替信号Ｓ２１及びＳ２２がいずれもローレベルとなるので、スイッチ部ＳＷ２１及びＳＷ２２がいずれもオフ状態となる。
　また、制御信号ＧＳＨのローレベル期間（＝半導体スイッチング素子３０Ｈのオフ期間に相当）には、切替信号Ｓ２１がローレベルとなって、切替信号Ｓ２２がハイレベルとなる。その結果、スイッチ部ＳＷ２１がオフ状態となり、スイッチ部ＳＷ２２がオン状態となるので、速度切替部２３ｂのゲート抵抗値（＝合成抵抗値）が並列接続されたゲート抵抗ＲＧ２２及びＲＧ２３の合成抵抗値となる。この状態は、速度切替部２３ｂのゲート抵抗値が１段階引き上げられた状態、言い換えれば、半導体スイッチング素子３０Ｈのターンオフ速度が１段階引き下げられた状態に相当する。なお、先にも述べたように、制御信号ＧＳＨのローレベル期間には、切替信号Ｓ１１及びＳ１２がいずれもローレベルとなるので、スイッチ部ＳＷ１１及びＳＷ１２がいずれもオフ状態となる。
　次に、Ｉｒｅｆ２＜ＩＬである場合について説明する。この場合には、フラグ信号ＦＬＡＧ１及びＦＬＡＧ２がいずれもローレベルとなる。
　従って、制御信号ＧＳＨのハイレベル期間（＝半導体スイッチング素子３０Ｈのオン期間に相当）には、切替信号Ｓ１１及びＳ１２がいずれもローレベルとなる。その結果、スイッチ部ＳＷ１１及びＳＷ１２がいずれもオフ状態となるので、速度切替部２３ａのゲート抵抗値（＝合成抵抗値）がＲＧ１３となる。この状態は、速度切替部２３ａのゲート抵抗値が最も高い状態、言い換えれば、半導体スイッチング素子３０Ｈのターンオン速度が最も低い状態に相当する。なお、先にも述べたように、制御信号ＧＳＨのハイレベル期間には、切替信号Ｓ２１及びＳ２２がいずれもローレベルとなるので、スイッチ部ＳＷ２１及びＳＷ２２がいずれもオフ状態となる。
　また、制御信号ＧＳＨのローレベル期間（＝半導体スイッチング素子３０Ｈのオフ期間に相当）には、切替信号Ｓ２１及びＳ２２がいずれもローレベルとなる。その結果、スイッチ部ＳＷ２１及びＳＷ２２がいずれもオフ状態となるので、速度切替部２３ｂのゲート抵抗値（＝合成抵抗値）がＲＧ２３となる。この状態は、速度切替部２３ｂのゲート抵抗値が最も高い状態、言い換えれば、半導体スイッチング素子３０Ｈのターンオフ速度が最も低い状態に相当する。なお、先にも述べたように、制御信号ＧＳＨのローレベル期間には、切替信号Ｓ１１及びＳ１２がいずれもローレベルとなるので、スイッチ部ＳＷ１１及びＳＷ１２がいずれもオフ状態となる。
＜第１２実施形態＞
　図２２は、電力変換装置１の第１２実施形態を示す図である。本実施形態の電力変換装置１は、先出の第１１実施形態（図２０）を基本としつつ、速度切替部２３ａの内部構成に変更が加えられている。なお、本図では速度切替部２３ｂを明示していないが、その回路構成については、基本的に速度切替部２３ａと同一であってもよい。そこで、以下では速度切替部２３ａについて詳述し、速度切替部２３ｂの説明を省略する。
　速度切替部２３ａは、ゲート抵抗ＲＧ３１～ＲＧ３３（＝複数のインピーダンス要素に相当）と、スイッチ部ＳＷ３１及びＳＷ３２と、を含む。例えば、ゲート抵抗ＲＧ３１～ＲＧ３３それぞれの抵抗値は、ＲＧ３１≦ＲＧ３２≦ＲＧ３３であってもよい。
　ゲート抵抗ＲＧ３１の第１端は、ゲート駆動部２１の第１出力端（＝先出の図３におけるトランジスタ２１ａのソース）に接続されている。ゲート抵抗ＲＧ３１の第２端は、ゲート抵抗ＲＧ３２及びスイッチ部ＳＷ３１それぞれの第１端に接続されている。ゲート抵抗ＲＧ３２及びスイッチ部ＳＷ３１それぞれの第２端は、いずれもゲート抵抗ＲＧ３３及びスイッチ部ＳＷ３２それぞれの第１端に接続されている。ゲート抵抗ＲＧ３３及びスイッチ部ＳＷ３２それぞれの第２端は、いずれもゲート信号ＧＨの印加端（＝半導体スイッチング素子３０Ｈのゲート）に接続されている。
　スイッチ部ＳＷ３１は、切替信号Ｓ１１に応じてオン／オフされる。例えば、スイッチ部ＳＷ３１としてＮチャネル型ＭＯＳＦＥＴを採用した場合、スイッチ部ＳＷ３１は、切替信号Ｓ１１がハイレベルであるときにオン状態となり、切替信号Ｓ１１がローレベルであるときにオフ状態となる。
　スイッチ部ＳＷ３２は、切替信号Ｓ１２に応じてオン／オフされる。例えば、スイッチ部ＳＷ３２としてＮチャネル型ＭＯＳＦＥＴを採用した場合、スイッチ部ＳＷ３２は、切替信号Ｓ１２がハイレベルであるときにオン状態となり、切替信号Ｓ１２がローレベルであるときにオフ状態となる。
　本構成例の速度切替部２３ａは、スイッチ部ＳＷ３１及びＳＷ３２を制御してゲート抵抗ＲＧ３１～ＲＧ３３の直列数を切り替えることにより、半導体スイッチング素子３０Ｈのターンオン速度に寄与するゲート抵抗値（＝ゲート抵抗ＲＧ３１～ＲＧ３３の合成抵抗値）を切り替える。
　図２３は、第１２実施形態における速度切替制御の一例を示す図であり、上から順に、制御信号ＧＳＨ、出力電流ＩＬ、フラグ信号ＦＬＡＧ１及びＦＬＡＧ２、並びに、切替信号Ｓ１１及びＳ１２が描写されている。
　まず、ＩＬ＜Ｉｒｅｆ１である場合について説明する。この場合には、フラグ信号ＦＬＡＧ１及びＦＬＡＧ２がいずれもハイレベルとなる。
　従って、制御信号ＧＳＨのハイレベル期間（＝半導体スイッチング素子３０Ｈのオン期間に相当）には、切替信号Ｓ１１及びＳ１２がいずれもハイレベルとなる。その結果、スイッチ部ＳＷ３１及びＳＷ３２がいずれもオン状態となるので、速度切替部２３ａのゲート抵抗値（＝合成抵抗値）がＲＧ３１となる。この状態は、速度切替部２３ａのゲート抵抗値が最も低い状態、言い換えれば、半導体スイッチング素子３０Ｈのターンオン速度が最も高い状態に相当する。
　次に、Ｉｒｅｆ１＜ＩＬ＜Ｉｒｅｆ２である場合について説明する。この場合には、フラグ信号ＦＬＡＧ１がローレベルとなり、フラグ信号ＦＬＡＧ２がハイレベルとなる。
　従って、制御信号ＧＳＨのハイレベル期間（＝半導体スイッチング素子３０Ｈのオン期間に相当）には、切替信号Ｓ１１がローレベルとなり、切替信号Ｓ１２がハイレベルとなる。その結果、スイッチ部ＳＷ３１がオフ状態となり、スイッチ部ＳＷ３２がオン状態となるので、速度切替部２３ａのゲート抵抗値（＝合成抵抗値）がＲＧ３１＋ＲＧ３２となる。この状態は、速度切替部２３ａのゲート抵抗値が１段階引き上げられた状態、言い換えれば、半導体スイッチング素子３０Ｈのターンオン速度が１段階引き下げられた状態に相当する。
　次に、Ｉｒｅｆ２＜ＩＬである場合について説明する。この場合には、フラグ信号ＦＬＡＧ１及びＦＬＡＧ２がいずれもローレベルとなる。
　従って、制御信号ＧＳＨのハイレベル期間（＝半導体スイッチング素子３０Ｈのオン期間に相当）には、切替信号Ｓ１１及びＳ１２がいずれもローレベルとなる。その結果、スイッチ部ＳＷ３１及びＳＷ３２がいずれもオフ状態となるので、速度切替部２３ａのゲート抵抗値（＝合成抵抗値）がＲＧ３１＋ＲＧ３２＋ＲＧ３３となる。この状態は、速度切替部２３ａのゲート抵抗値が最も高い状態、言い換えれば、半導体スイッチング素子３０Ｈのターンオン速度が最も低い状態に相当する。
＜第１３実施形態＞
　図２４は、電力変換装置１の第１３実施形態を示す図である。本実施形態の電力変換装置１では、速度制御部２２及び速度切替部２３の内部構成が具体的に例示されている。
　速度制御部２２は、コンパレータＣＭＰ１０及びＣＭＰ１１を含む。
　コンパレータＣＭＰ１０は、非反転入力端（＋）に入力される出力電流ＩＬ（又はその情報を含む信号）と、反転入力端（－）に入力される基準電流Ｉｒｅｆ１（又はその情報を含む信号）とを比較することにより、フラグ信号ＦＬＡＧ３を生成する。例えば、フラグ信号ＦＬＡＧ３は、出力電流ＩＬが基準電流Ｉｒｅｆ１よりも小さいときにローレベルとなり、出力電流ＩＬが基準電流Ｉｒｅｆ１よりも大きいときにハイレベルとなる。
　コンパレータＣＭＰ１１は、非反転入力端（＋）に入力される出力電流ＩＬ（又はその情報を含む信号）と、反転入力端（－）に入力される基準電流Ｉｒｅｆ２（又はその情報を含む信号）とを比較することにより、フラグ信号ＦＬＡＧ４を生成する。例えば、フラグ信号ＦＬＡＧ４は、出力電流ＩＬが基準電流Ｉｒｅｆ２よりも小さいときにローレベルとなり、出力電流ＩＬが基準電流Ｉｒｅｆ２よりも大きいときにハイレベルとなる。
　なお、基準電流Ｉｒｅｆ１及びＩｒｅｆ２は、Ｉｒｅｆ１＜Ｉｒｅｆ２としてもよい。
　また、速度制御部２２における出力電流ＩＬの検出手段としては、先出の第４～第７実施形態（図７、図１０、図１２及び図１４）のいずれかを適用しても構わない。
　速度切替部２３は、ゲート抵抗ＲＧと、ゲート容量ＣＧ１及びＣＧ２（＝複数のインピーダンス要素に相当）と、スイッチ部ＳＷ４１及びＳＷ４２と、を含む。例えば、ゲート容量ＣＧ１及びＣＧ２それぞれの容量値は、例えば、ＣＧ１≦ＣＧ２であってもよい。
　ゲート抵抗ＲＧの第１端は、ゲート駆動部２１の第１出力端（＝先出の図３におけるトランジスタ２１ａのソース）に接続されている。ゲート抵抗ＲＧの第２端とゲート容量ＣＧ１及びＣＧ２それぞれの第１端は、いずれもゲート信号ＧＨの印加端（＝半導体スイッチング素子３０Ｈのゲート）に接続されている。ゲート容量ＣＧ１の第２端は、スイッチ部ＳＷ４１の第１端に接続されている。ゲート容量ＣＧ２の第２端は、スイッチ部ＳＷ４２の第１端に接続されている。スイッチ部ＳＷ４１及びＳＷ４２それぞれの第２端は、いずれも共通のノード（＝半導体スイッチング素子３０Ｈのソース）に接続されている。
　スイッチ部ＳＷ４１は、フラグ信号ＦＬＡＧ３に応じてオン／オフされる。例えば、スイッチ部ＳＷ４１としてＮチャネル型ＭＯＳＦＥＴを採用した場合、スイッチ部ＳＷ４１は、フラグ信号ＦＬＡＧ３がハイレベルであるときにオン状態となり、フラグ信号ＦＬＡＧ３がローレベルであるときにオフ状態となる。
　スイッチ部ＳＷ４２は、フラグ信号ＦＬＡＧ４に応じてオン／オフされる。例えば、スイッチ部ＳＷ４２としてＮチャネル型ＭＯＳＦＥＴを採用した場合、スイッチ部ＳＷ４２は、フラグ信号ＦＬＡＧ４がハイレベルであるときにオン状態となり、フラグ信号ＦＬＡＧ４がローレベルであるときにオフ状態となる。
　本構成例の速度切替部２３は、スイッチ部ＳＷ４１及びＳＷ４２を制御してゲート容量ＣＧ１～ＣＧ２の並列数を切り替えることにより、半導体スイッチング素子３０Ｈのターンオン速度及びターンオフ速度それぞれに寄与するゲート容量値（＝ゲート容量ＣＧ１及びＣＧ２の合成容量値）を切り替える。
　図２５は、第１３実施形態における速度切替制御の一例を示す図であり、上から順に、制御信号ＧＳＨ、出力電流ＩＬ、並びに、フラグ信号ＦＬＡＧ３及びＦＬＡＧ４が描写されている。
　まず、ＩＬ＜Ｉｒｅｆ１である場合について説明する。この場合には、フラグ信号ＦＬＡＧ３及びＦＬＡＧ４がいずれもローレベルとなる。
　その結果、スイッチ部ＳＷ４１及びＳＷ４２がいずれもオフ状態となるので、速度切替部２３のゲート容量値（＝合成容量値）がＣｉｓｓとなる。この状態は、速度切替部２３のゲート容量値が最も小さい状態、言い換えれば、入力容量Ｃｉｓｓを充電するときの時定数τ（＝ＲＧ×Ｃｉｓｓ）が最も小さく、半導体スイッチング素子３０Ｈのターンオン速度及びターンオフ速度が最も高い状態に相当する。
　次に、Ｉｒｅｆ１＜ＩＬ＜Ｉｒｅｆ２である場合について説明する。この場合には、フラグ信号ＦＬＡＧ３がハイレベルとなり、フラグ信号ＦＬＡＧ４がローレベルとなる。
　その結果、スイッチ部ＳＷ４１がオン状態となって、スイッチ部ＳＷ４２がオフ状態となるので、速度切替部２３のゲート容量値（＝合成容量値）がＣｉｓｓ＋ＣＧ１となる。この状態は、速度切替部２３のゲート容量値が１段階引き上げられた状態、言い換えれば、入力容量Ｃｉｓｓを充電するときの時定数τ（＝ＲＧ×（Ｃｉｓｓ＋ＣＧ１））が１段階大きくなり、半導体スイッチング素子３０Ｈのターンオン速度及びターンオフ速度が１段階引き下げられた状態に相当する。
　次に、Ｉｒｅｆ２＜ＩＬである場合について説明する。この場合には、フラグ信号ＦＬＡＧ３及びＦＬＡＧ４がいずれもハイレベルとなる。
　その結果、スイッチ部ＳＷ４１及びＳＷ４２がいずれもオン状態となるので、速度切替部２３のゲート容量値（＝合成容量値）がＣｉｓｓ＋ＣＧ１＋ＣＧ２となる。この状態は速度切替部２３のゲート容量値が最も大きい状態、すなわち、入力容量Ｃｉｓｓを充電するときの時定数τ（＝ＲＧ×（Ｃｉｓｓ＋ＣＧ１＋ＣＧ２））が最も大きく、半導体スイッチング素子３０Ｈのターンオン速度及びターンオフ速度が最も低い状態に相当する。
＜第１４実施形態＞
　図２６は、電力変換装置１の第１４実施形態を示す図である。本実施形態の電力変換装置１では、先出の第１３実施形態（図２４）を基本としつつ、ターンオン速度及びターンオフ速度双方の切替手段として用いられる速度切替部２３が、ターンオン速度の切替手段として用いられる速度切替部２３ａに変更されている。
　また、上記の変更に伴い、速度制御部２２及び速度切替部２３ａそれぞれの内部構成にも変更が加えられている。なお、本図では速度切替部２３ｂを明示していないが、その回路構成については、基本的に速度切替部２３ａと同一であってもよい。そこで、以下では速度切替部２３ａについて詳述し、速度切替部２３ｂの説明を省略する。
　速度制御部２２は、先出のコンパレータＣＭＰ１０及びＣＭＰ１１に加えて、論理積ゲートＡＮＤ３１及びＡＮＤ３２と、を含む。
　論理積ゲートＡＮＤ３１は、制御信号ＧＳＨとフラグ信号ＦＬＡＧ３との論理積演算を行って切替信号Ｓ３１を生成する。従って、切替信号Ｓ３１は、制御信号ＧＳＨとフラグ信号ＦＬＡＧ３の少なくとも一方がローレベルであるときにローレベルとなり、制御信号ＧＳＨとフラグ信号ＦＬＡＧ３の双方がハイレベルであるときにハイレベルとなる。切替信号Ｓ３１は、先出のフラグ信号ＦＬＡＧ３に代えてスイッチ部ＳＷ４１の制御端（ゲート）に出力される。
　論理積ゲートＡＮＤ３２は、制御信号ＧＳＨとフラグ信号ＦＬＡＧ４との論理積演算を行って切替信号Ｓ３２を生成する。従って、切替信号Ｓ３２は、制御信号ＧＳＨとフラグ信号ＦＬＡＧ４の少なくとも一方がローレベルであるときにローレベルとなり、制御信号ＧＳＨとフラグ信号ＦＬＡＧ４の双方がハイレベルであるときにハイレベルとなる。切替信号Ｓ３２は、先出のフラグ信号ＦＬＡＧ４に代えてスイッチ部ＳＷ４２の制御端（ゲート）に出力される。
　速度切替部２３ａは、先出のゲート抵抗ＲＧ、ゲート容量ＣＧ１及びＣＧ２、及び、スイッチ部ＳＷ４１及びＳＷ４２に加えて、インバータＩＮＶ３及びＩＮＶ４と、リセット回路ＲＳＴ１及びＲＳＴ２と、を含む。
　スイッチ部ＳＷ４１は、切替信号Ｓ３１に応じてオン／オフされる。例えば、スイッチ部ＳＷ４１としてＮチャネル型ＭＯＳＦＥＴを採用した場合、スイッチ部ＳＷ４１は、切替信号Ｓ３１がハイレベルであるときにオン状態となり、切替信号Ｓ３１がローレベルであるときにオフ状態となる。
　スイッチ部ＳＷ４２は、切替信号Ｓ３２に応じてオン／オフされる。例えば、スイッチ部ＳＷ４２としてＮチャネル型ＭＯＳＦＥＴを採用した場合、スイッチ部ＳＷ４２は、切替信号Ｓ３２がハイレベルであるときにオン状態となり、切替信号Ｓ３２がローレベルであるときにオフ状態となる。
　インバータＩＮＶ３は、切替信号Ｓ３１の論理レベルを反転して反転切替信号Ｓ３１Ｂを生成する。従って、反転切替信号Ｓ３１Ｂは、切替信号Ｓ３１がハイレベルであるときにローレベルとなり、切替信号Ｓ３１がローレベルであるときにハイレベルとなる。
　インバータＩＮＶ４は、切替信号Ｓ３２の論理レベルを反転して反転切替信号Ｓ３２Ｂを生成する。従って、反転切替信号Ｓ３２Ｂは、切替信号Ｓ３２がハイレベルであるときにローレベルとなり、切替信号Ｓ３２がローレベルであるときにハイレベルとなる。
　リセット回路ＲＳＴ１は、ゲート容量ＣＧ１に並列接続されており、反転切替信号Ｓ３１Ｂに応じてゲート容量ＣＧ１に蓄えられた電荷をリセット（放電）する。本図に即して述べると、リセット回路ＲＳＴ１は、反転切替信号Ｓ３１Ｂがハイレベルであるときにゲート容量ＣＧ１に蓄えられた電荷をリセット（放電）する。
　リセット回路ＲＳＴ２は、ゲート容量ＣＧ２に並列接続されており、反転切替信号Ｓ３２Ｂに応じてゲート容量ＣＧ２に蓄えられた電荷をリセット（放電）する。本図に即して述べると、リセット回路ＲＳＴ２は、反転切替信号Ｓ３２Ｂがハイレベルであるときにゲート容量ＣＧ２に蓄えられた電荷をリセット（放電）する。
　本構成例の速度切替部２３ａは、スイッチ部ＳＷ４１及びＳＷ４２を制御してゲート容量ＣＧ１～ＣＧ２の並列数を切り替えることにより、半導体スイッチング素子３０Ｈのターンオン速度に寄与するゲート容量値（＝ゲート容量ＣＧ１及びＣＧ２の合成容量値）を切り替える。
　図２７は、第１４実施形態における速度切替制御の一例を示す図であり、上から順に、制御信号ＧＳＨ、出力電流ＩＬ、フラグ信号ＦＬＡＧ３及びＦＬＡＧ４、並びに、切替信号Ｓ３１及びＳ３２が描写されている。
　まず、ＩＬ＜Ｉｒｅｆ１である場合について説明する。この場合には、フラグ信号ＦＬＡＧ３及びＦＬＡＧ４がいずれもローレベルとなる。
　従って、制御信号ＧＳＨのハイレベル期間（＝半導体スイッチング素子３０Ｈのオン期間に相当）には、切替信号Ｓ３１及びＳ３２がいずれもローレベルとなる。その結果、スイッチ部ＳＷ４１及びＳＷ４２がいずれもオフ状態となるので、速度切替部２３ａのゲート容量値（＝合成容量値）がＣｉｓｓとなる。この状態は、速度切替部２３ａのゲート容量値が最も小さい状態、言い換えれば、入力容量Ｃｉｓｓを充電するときの時定数τ（＝ＲＧ×Ｃｉｓｓ）が最も小さく、半導体スイッチング素子３０Ｈのターンオン速度が最も高い状態に相当する。
　次に、Ｉｒｅｆ１＜ＩＬ＜Ｉｒｅｆ２である場合について説明する。この場合には、フラグ信号ＦＬＡＧ３がハイレベルとなり、フラグ信号ＦＬＡＧ４がローレベルとなる。
　従って、制御信号ＧＳＨのハイレベル期間（＝半導体スイッチング素子３０Ｈのオン期間に相当）には、切替信号Ｓ３１がハイレベルとなり、切替信号Ｓ３２がローレベルとなる。その結果、スイッチ部ＳＷ４１がオン状態となって、スイッチ部ＳＷ４２がオフ状態となるので、速度切替部２３ａのゲート容量値（＝合成容量値）がＣｉｓｓ＋ＣＧ１となる。この状態は、速度切替部２３ａのゲート容量値が１段階引き上げられた状態、言い換えれば、入力容量Ｃｉｓｓを充電するときの時定数τ（＝ＲＧ×（Ｃｉｓｓ＋ＣＧ１））が１段階大きくなり、半導体スイッチング素子３０Ｈのターンオン速度が１段階引き下げられた状態に相当する。
　次に、Ｉｒｅｆ２＜ＩＬである場合について説明する。この場合には、フラグ信号ＦＬＡＧ３及びＦＬＡＧ４がいずれもハイレベルとなる。
　従って、制御信号ＧＳＨのハイレベル期間（＝半導体スイッチング素子３０Ｈのオン期間に相当）には、切替信号Ｓ３１及びＳ３２がいずれもハイレベルとなる。その結果、スイッチ部ＳＷ４１及びＳＷ４２がいずれもオン状態となるので、速度切替部２３ａのゲート容量値（＝合成容量値）がＣｉｓｓ＋ＣＧ１＋ＣＧ２となる。この状態は、速度切替部２３ａのゲート容量値が最も大きい状態、言い換えれば、入力容量Ｃｉｓｓを充電するときの時定数τ（＝ＲＧ×（Ｃｉｓｓ＋ＣＧ１＋ＣＧ２））が最も大きく、半導体スイッチング素子３０Ｈのターンオン速度が最も低い状態に相当する。
　なお、制御信号ＧＳＨのローレベル期間（＝半導体スイッチング素子３０Ｈのオフ期間に相当）には、切替信号Ｓ３１及びＳ３２がいずれもローレベルとなる。このとき、反転切替信号Ｓ３１Ｂ及びＳ３２Ｂがいずれもハイレベルとなるので、ゲート容量ＣＧ１及びＣＧ２それぞれに蓄えられた電荷がリセット（放電）される。従って、次周期における半導体スイッチング素子３０Ｈのオン期間には、ゲート容量ＣＧ１及びＣＧ２を新たに充電し始めることができるので、ターンオン速度の切替制御に支障を来すことがない。
　本実施形態は、ターンオン速度の切替制御を行う速度切替部２３ａとターンオフ速度の切替制御を行う速度切替部２３ｂを個別に設けたい場合、又は、ターンオン速度及びターンオフ速度いずれか一方のみを切替制御したい場合に有効である。
　図２８は、リセット回路ＲＳＴ１の一構成例を示す図である。なお、リセット回路ＲＳＴ２の回路構成については、基本的にリセット回路ＲＳＴ１と同一であってもよい。そこで、リセット回路ＲＳＴ１について詳述し、リセット回路ＲＳＴ２の説明を省略する。
　本構成例のリセット回路ＲＳＴ１は、抵抗Ｒ１とトランジスタＭ１（例えばＮＭＯＳＦＥＴ）を含む。抵抗Ｒ１の第１端は、ゲート容量ＣＧ１（図２６を参照）の第１端に接続されている。抵抗Ｒ１の第２端は、トランジスタＭ１のドレインに接続されている。ゲート容量ＣＧ１の第２端に接続されている。トランジスタＭ１のゲートは、インバータＩＮＶ３の出力端（＝反転切替信号Ｓ３１Ｂの印加端）に接続されている。
　なお、トランジスタＭ１は、反転切替信号Ｓ３１Ｂがハイレベルであるときにオン状態となり、反転切替信号Ｓ３１Ｂがローレベルであるときにオフ状態となる。トランジスタＭ１がオン状態であるときには、ゲート容量ＣＧ１の両端間が抵抗Ｒ１とトランジスタＭ１を介してショートされた状態となる。その結果、ゲート容量ＣＧ１に蓄えられた電荷がリセット（放電）される。
＜総括＞
　以下では、上記で説明した種々の実施形態について総括的に述べる。
　例えば、本明細書中に開示されているゲート駆動装置は、半導体スイッチング素子のオン／オフを切り替えるための電力を出力するように構成されたゲート駆動部と、前記半導体スイッチング素子のターンオン速度及びターンオフ速度の少なくとも一方を制御するように構成された速度制御部と、前記速度制御部からの指示に応じて前記ターンオン速度及び前記ターンオフ速度の少なくとも一方を切り替えるように構成された速度切替部と、を備え、前記速度切替部は、複数のインピーダンス要素と、前記ゲート駆動部から出力されて前記複数のインピーダンス要素それぞれを通過する電力を制御するように構成されたスイッチ部と、を含み、前記速度制御部は、前記半導体スイッチング素子に流れる出力電流に基づいて前記スイッチ部を制御する構成（第１の構成）とされている。
　なお、第１の構成によるゲート駆動装置において、前記速度切替部は、前記複数のインピーダンス要素として、ゲート抵抗及びゲート容量の少なくとも一方を含む構成（第２の構成）にしてもよい。
　また、第１又は第２の構成によるゲート駆動装置において、前記速度切替部は、前記ターンオン速度を切り替えるように構成された第１速度切替部と、前記ターンオフ速度を切り替えるように構成された第２速度切替部と、を含む構成（第３の構成）にしてもよい。
　また、第１～第３いずれかの構成によるゲート駆動装置において、前記速度制御部は、前記出力電流の検出値又は前記半導体スイッチング素子の両端間電圧を一定期間ホールドするように構成されたサンプルホールド回路を含む構成（第４の構成）にしてもよい。
　また、第１～第４いずれかの構成によるゲート駆動装置において、前記速度制御部は、前記半導体スイッチング素子の両端間電圧から、又は、前記出力電流に応じたセンス電流から前記出力電流を推定するように構成された電流推定部を含む構成（第５の構成）にしてもよい。
　また、第１～第３いずれかの構成によるゲート駆動装置において、前記速度制御部は、制御装置で生成される電流指令値を受け付けて前記スイッチ部を制御する構成（第６の構成）にしてもよい。
　また、第６の構成によるゲート駆動装置において、前記速度制御部は、前記出力電流が閾値よりも大きいときに前記ターンオン速度及び前記ターンオフ速度の少なくとも一方を最小値まで引き下げる構成（第７の構成）にしてもよい。
　また、第３の構成によるゲート駆動装置は、アノードが前記第１速度切替部の出力端に接続されてカソードが前記半導体スイッチング素子のゲートに接続されるように構成された第１ダイオードと、カソードが前記第２速度切替部の出力端に接続されてアノードが前記半導体スイッチング素子のゲートに接続されるように構成された第２ダイオードと、をさらに備える構成（第８の構成）にしてもよい。
　また、第１～第８いずれかの構成によるゲート駆動装置において、前記速度切替部は、前記半導体スイッチング素子のゲート抵抗値又はゲート容量値を切り替える構成（第９の構成）にしてもよい。
　また、例えば、本明細書中に開示されている電力変換装置は、上記第１～第９いずれかの構成によるゲート駆動装置と、前記ゲート駆動装置を制御するように構成された制御装置と、前記ゲート駆動装置によりオン／オフされるように構成された半導体スイッチ素子と、を備える構成（第１０の構成）とされている。
＜その他の変形例＞
　なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本開示の技術的範囲は、特許請求の範囲により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
　　　１　　電力変換装置
　　　１０　　制御装置
　　　２０、２０Ｈ、２０Ｌ　　ゲート駆動装置
　　　２１、２１Ｈ、２１Ｌ　　ゲート駆動部
　　　２１ａ、２１ｂ　　トランジスタ（ＮＭＯＳＦＥＴ）
　　　２１ｃ　　コントローラ
　　　２２、２２ａ、２２ｂ　　速度制御部
　　　２３、２３ａ、２３ｂ　　速度切替部
　　　２４ａ、２４ｂ　　ダイオード
　　　３０Ｈ、３０Ｌ　　半導体スイッチング素子
　　　３１　　センストランジスタ
　　　ＡＮＤ１１、ＡＮＤ１２、ＡＮＤ２１、ＡＮＤ２２、ＡＮＤ３１、ＡＮＤ３２　　論理積ゲート
　　　ＣＧ１、ＣＧ２　　ゲート容量（インピーダンス素子）
　　　Ｃｉｓｓ　　入力容量
　　　ＣＭＰ１～ＣＭＰ１１　　コンパレータ
　　　ＩＥ１、ＩＥ２　　電流推定部
　　　ＩＮＶ１～ＩＮＶ４　　インバータ
　　　ＬＧＣ１、ＬＧＣ２　　ロジック
　　　Ｍ１　　トランジスタ（ＮＭＯＳＦＥＴ）
　　　Ｒ１　　抵抗
　　　ＲＳＴ１、ＲＳＴ２　　リセット回路
　　　ＳＨ１～ＳＨ３　　サンプルホールド回路
　　　ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ１１、ＳＷ１２、ＳＷ２１、ＳＷ２２、ＳＷ３１、ＳＷ３２、ＳＷ４１、ＳＷ４２　　スイッチ部
　　　ＲＧ、ＲＧ１～ＲＧ３、ＲＧ１１～ＲＧ１３、ＲＧ２１～ＲＧ２３、ＲＧ３１～ＲＧ３３　　ゲート抵抗（インピーダンス要素）
　　　ＲＧＨ、ＲＧＬ　　ゲート抵抗

Claims (10)

  1. 　半導体スイッチング素子のオン／オフを切り替えるための電力を出力するように構成されたゲート駆動部と、
    　前記半導体スイッチング素子のターンオン速度及びターンオフ速度の少なくとも一方を制御するように構成された速度制御部と、
    　前記速度制御部からの指示に応じて前記ターンオン速度及び前記ターンオフ速度の少なくとも一方を切り替えるように構成された速度切替部と、
    　を備え、
    　前記速度切替部は、
    　複数のインピーダンス要素と、
    　前記ゲート駆動部から出力されて前記複数のインピーダンス要素それぞれを通過する電力を制御するように構成されたスイッチ部と、
    　を含み、
    　前記速度制御部は、前記半導体スイッチング素子に流れる出力電流に基づいて前記スイッチ部を制御する、ゲート駆動装置。
  2. 　前記速度切替部は、前記複数のインピーダンス要素として、ゲート抵抗及びゲート容量の少なくとも一方を含む、請求項１に記載のゲート駆動装置。
  3. 　前記速度切替部は、
    　前記ターンオン速度を切り替えるように構成された第１速度切替部と、
    　前記ターンオフ速度を切り替えるように構成された第２速度切替部と、
    　を含む、請求項１又は２に記載のゲート駆動装置。
  4. 　前記速度制御部は、前記出力電流の検出値又は前記半導体スイッチング素子の両端間電圧を一定期間ホールドするように構成されたサンプルホールド回路を含む、請求項１～３のいずれか一項に記載のゲート駆動装置。
  5. 　前記速度制御部は、前記半導体スイッチング素子の両端間電圧から、又は、前記出力電流に応じたセンス電流から前記出力電流を推定するように構成された電流推定部を含む、請求項１～４に記載のゲート駆動装置。
  6. 　前記速度制御部は、制御装置で生成される電流指令値を受け付けて前記スイッチ部を制御する、請求項１～３のいずれか一項に記載のゲート駆動装置。
  7. 　前記速度制御部は、前記出力電流が閾値よりも大きいときに前記ターンオン速度及び前記ターンオフ速度の少なくとも一方を最小値まで引き下げる、請求項６に記載のゲート駆動装置。
  8. 　アノードが前記第１速度切替部の出力端に接続されてカソードが前記半導体スイッチング素子のゲートに接続されるように構成された第１ダイオードと、
    　カソードが前記第２速度切替部の出力端に接続されてアノードが前記半導体スイッチング素子のゲートに接続されるように構成された第２ダイオードと、
    　をさらに備える、請求項３に記載のゲート駆動装置。
  9. 　前記速度切替部は、前記半導体スイッチング素子のゲート抵抗値又はゲート容量値を切り替える、請求項１～８のいずれか一項に記載のゲート駆動装置。
  10. 　請求項１～９のいずれか一項に記載のゲート駆動装置と、
    　前記ゲート駆動装置を制御するように構成された制御装置と、
    　前記ゲート駆動装置によりオン／オフされるように構成された半導体スイッチ素子と、
    　を備える、電力変換装置。
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Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007215389A (ja) * 2006-01-12 2007-08-23 Hitachi Ltd パワー半導体素子とこれを用いた半導体回路
JP2009232529A (ja) * 2008-03-21 2009-10-08 Denso Corp 電力変換回路の制御装置、及び電力変換システム
JP2011166920A (ja) * 2010-02-09 2011-08-25 Hitachi Ltd ゲート駆動装置
US20120043956A1 (en) * 2010-04-20 2012-02-23 Rf Micro Devices, Inc. Look-up table based configuration of a dc-dc converter
JP2014103485A (ja) * 2012-11-19 2014-06-05 Rohm Co Ltd スイッチ駆動回路
JP2016152632A (ja) * 2015-02-16 2016-08-22 株式会社デンソー スイッチング素子の駆動装置
JP2017142163A (ja) * 2016-02-10 2017-08-17 株式会社デンソー スイッチング素子の駆動装置
WO2020144883A1 (ja) * 2019-01-10 2020-07-16 富士電機株式会社 ゲート駆動装置、スイッチング装置
JP2020113825A (ja) * 2019-01-08 2020-07-27 トヨタ自動車株式会社 スイッチング素子の制御装置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007215389A (ja) * 2006-01-12 2007-08-23 Hitachi Ltd パワー半導体素子とこれを用いた半導体回路
JP2009232529A (ja) * 2008-03-21 2009-10-08 Denso Corp 電力変換回路の制御装置、及び電力変換システム
JP2011166920A (ja) * 2010-02-09 2011-08-25 Hitachi Ltd ゲート駆動装置
US20120043956A1 (en) * 2010-04-20 2012-02-23 Rf Micro Devices, Inc. Look-up table based configuration of a dc-dc converter
JP2014103485A (ja) * 2012-11-19 2014-06-05 Rohm Co Ltd スイッチ駆動回路
JP2016152632A (ja) * 2015-02-16 2016-08-22 株式会社デンソー スイッチング素子の駆動装置
JP2017142163A (ja) * 2016-02-10 2017-08-17 株式会社デンソー スイッチング素子の駆動装置
JP2020113825A (ja) * 2019-01-08 2020-07-27 トヨタ自動車株式会社 スイッチング素子の制御装置
WO2020144883A1 (ja) * 2019-01-10 2020-07-16 富士電機株式会社 ゲート駆動装置、スイッチング装置

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