JPS631777B2 - - Google Patents
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- JPS631777B2 JPS631777B2 JP54160558A JP16055879A JPS631777B2 JP S631777 B2 JPS631777 B2 JP S631777B2 JP 54160558 A JP54160558 A JP 54160558A JP 16055879 A JP16055879 A JP 16055879A JP S631777 B2 JPS631777 B2 JP S631777B2
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- fet
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
Description
本発明は絶縁ゲート電界効果トランジスタ（以
下、FETという）で構成したデータの一時保持
機能を有する回路に関する。 従来、上記機能を有する回路として第１図に示
すようなラツチ・フリツプ・フロツプ回路があ
る。これはデータを入力するNANDゲート３３
とORゲート３４の夫々に制御信号Ａ，Ｂが入力
され、この制御信号Ａ，Ｂによつて次段のフリツ
プ・フロツプ３５へのデータの書き込みが制御さ
れる。この第１図に示すラツチフリツプ・フロツ
プ回路をFETで構成する場合、一般に第２図の
ようになる。この回路は、Ｐチヤンネル型（以
下、Ｐ型という）FET１〜１０のみによつて構
成したラツチフリツプフロツプ回路であるが、消
費電力が大きく、出力レベルがFET１、FET４
またはFET７の閾値電圧分だけ減衰し、かつ動
作速度も遅いという欠点がある。そこで、このよ
うな欠点を除去して回路の改善を計つたものとし
て、たとえば第３図に示すように互いに異なる導
電型のFET（Ｎ型とＰ型）を直列に接続した相補
対称型回路（Ｃ−MOS回路）を組み合わせた構
成も提案されている。この回路は、Ｎチヤンネル
型（以下、Ｎ型という）FET１１〜１７および
Ｐ型FET１８〜２４からなり、上記FET１１と
１９、１２と１８、１４と２０、１３と２１、１
７と２２、１６と２３、１５と２４とがそれぞれ
対をなしＣ−MOS回路を形成するように構成さ
れたラツチフリツプフロツプ回路である。この回
路は、第１表に示す真理値表を満足するように出
力端Ｑ，にデータを出力する。
下、FETという）で構成したデータの一時保持
機能を有する回路に関する。 従来、上記機能を有する回路として第１図に示
すようなラツチ・フリツプ・フロツプ回路があ
る。これはデータを入力するNANDゲート３３
とORゲート３４の夫々に制御信号Ａ，Ｂが入力
され、この制御信号Ａ，Ｂによつて次段のフリツ
プ・フロツプ３５へのデータの書き込みが制御さ
れる。この第１図に示すラツチフリツプ・フロツ
プ回路をFETで構成する場合、一般に第２図の
ようになる。この回路は、Ｐチヤンネル型（以
下、Ｐ型という）FET１〜１０のみによつて構
成したラツチフリツプフロツプ回路であるが、消
費電力が大きく、出力レベルがFET１、FET４
またはFET７の閾値電圧分だけ減衰し、かつ動
作速度も遅いという欠点がある。そこで、このよ
うな欠点を除去して回路の改善を計つたものとし
て、たとえば第３図に示すように互いに異なる導
電型のFET（Ｎ型とＰ型）を直列に接続した相補
対称型回路（Ｃ−MOS回路）を組み合わせた構
成も提案されている。この回路は、Ｎチヤンネル
型（以下、Ｎ型という）FET１１〜１７および
Ｐ型FET１８〜２４からなり、上記FET１１と
１９、１２と１８、１４と２０、１３と２１、１
７と２２、１６と２３、１５と２４とがそれぞれ
対をなしＣ−MOS回路を形成するように構成さ
れたラツチフリツプフロツプ回路である。この回
路は、第１表に示す真理値表を満足するように出
力端Ｑ，にデータを出力する。
【表】
【表】
しかし、上記Ｃ−MOS回路によつて構成され
たラツチフリツプ・フロツプ回路は、第２図のＰ
型FET構成回路に比較して消費電力は少なく、
又出力レベルの減衰もなく、かつ動作速度も速い
という利点がある反面、Ｃ−MOS回路のためＰ
型FETとＮ型FETが各々対をなすように構成さ
れねばならず構成素子数が非常に多くなるという
欠点がある。特に、第３図の回路では合計14個の
FETが必要で、回路自体が非常に大型化する。 本発明は上記実情に鑑みてなされたもので、そ
の目的とするところは、少ない構成素子数で、か
つ電源利用効率の高いデータ保持機能を有する回
路を提供することにある。 本発明のフリツプ・フロツプ回路はソース端に
第１の電圧が供給される第１のＮ型FETのドレ
インと同じくＮ型の第２のFETのソースとを直
列に接続し、又ソース端に第２の電圧が供給され
る第１のＰ型FETのドレインと同じくＰ型の第
２のFETのソースとを直列に接続し、前記第２
のＮ型FETとＰ型FETとの各ドレインを共通接
続し、この共通ドレイン端を次段のＣ−MOS回
路のゲートに接続し、このＣ−MOS回路のうち
Ｎ型FETのソースには前記第１の電圧が、又Ｐ
型FETのソースには前記第２の電圧が供給され、
このＣ−MOS回路の共通ドレイン接続端が出力
端となり、更にこの出力端はソースに前記第１の
電圧が供給される第３のＮ型FETのゲートと、
ソースに前記第２の電圧が供給される第３のＰ型
FETのゲートとに夫々接続され、これら第３の
Ｎ型及びＰ型FETの各ドレインは前記Ｃ−MOS
回路のゲートに接続され、前記第１のＮ型及びＰ
型FETのゲートには入力信号が供給され、前記
第２のＮ型及びＰ型FETのゲートには制御信号
が供給されるように構成される。 以下、本発明の一実施例を図面を参照して説明
する。 第４図は本実施例のラツチフリツプ・フロツプ
回路の構成図でＮ型FET２６とＰ型FET２９と
を直列接続してその接続点を出力端とする直列
回路を構成するとともに、その両端をそれぞれＮ
型FET２５およびＰ型FET３０を介して電源VDD
およびVSSに接続する。又上記FET２６，２９の
各ゲート電極はそれぞれラツチ制御信号入力端Ａ
およびＢとなり、FET２５およびFET３０の両
ゲート電極は共通接続しデータ信号入力端
DATAとしている。次にＮ型FET２８とＰ型
FET３１とを直列接続し、接続点を出力端Ｑと
するとともに、その両端をそれぞれバイアス電源
VDDおよびVSSに接続し、両FETのゲート電極と
も出力端に接続される。またＮ型FET２７と
Ｐ型FET３２とを直列接続し、接続点を出力端
Ｑに接続するとともに、その両端をそれぞれバイ
アス電源VDDおよびVSSに接続し、両FETのゲー
ト電極とも出力端Ｑに接続している。 かかる第４図においてＮ型FET２５とＰ型
FET３０とは夫々スイツチングトランジスタと
して動作し、Ｎ型FET２７とＰ型FET３２およ
びＮ型FET２８とＰ型FET３１は夫々インバー
タ回路として動作するものである。 なお、上記各FETの基板電極には、動作の安
定化を計るため所定のバイアス電圧を与えてい
る。すなわち、Ｎ型FET２５〜２８の各基板電
極は電源VDDに接続し、Ｐ型FET２９〜３２の各
基板電極は電源VSSに接続する。 上記の構成で、Ｎ型FET２５，２６にＨレベ
ル信号が入力されてこれらが導通し、かつその時
出力ＱがＬレベルでＰ型FET３２も導通状態の
時はＰ型FET３１が導通状態、Ｎ型FET２８が
非導通状態になり、一方Ｐ型FET２９，３０に
Ｌレベル信号が入力されてこれらが導通し、かつ
その時出力ＱがＨレベルでＮ型FET２７も導通
状態の時は、Ｎ型FET２８が導通状態、Ｐ型
FET３１が非導通状態になる。これによつて、
Ｎ型FET２５，２６及びＰ型FET３２が共に導
通状態の時FET２５，２６，３２を通して電源
間（VDD−VSS）に流れる貫通電流が防止される。
即ち、これらFET２５，２６，３２が導通の時、
Ｐ型FET３１を導通することによつて出力Ｑは
電源VSSレベルになり、この出力ＱがＰ型FET３
２のゲートに加えられてＰ型FET３２は遮断状
態になる。又、Ｐ型FET２９，３０及びＮ型
FET２７に関しても同様に、Ｎ型FET２８が導
通して、Ｎ型FET２８が遮断状態になる。 さらに詳細に説明すると出力Ｑが電源VDDレベ
ルの時にはＰ型FET３２は導通しており、この
状態で制御信号Ａとデータ信号DATAとによつ
てＮ型FET２５，２６が導通すると、電源VDDと
VSSとはＮ型FET２５，２６とＰ型FET３２とを
通して接続され貫通電流が生じる。この時Ｎ型
FET２５，２６の動作抵抗をＰ型FET３２の動
作抵抗より十分小さく設定することにより、
FET２８，３１のゲート電圧が十分小さくなり、
瞬間的にFET２８，３１の動作が反転して出力
Ｑが電源VSSレベルとなり、Ｐ型FET３２が遮断
状態となつて、前述の貫通電流は瞬時になくな
る。同様にＰ型FET２９，３０の動作抵抗をＮ
型FET２７の動作抵抗より十分小さくすると、
これらFET２７，２９，３０を通して流れる貫
通電流も瞬時にしてなくなる。このようにFET
２５，２６，２９，３０の動作抵抗を小さくする
と、これらFET２５，２６，２９，３０で構成
される回路の動作速度も速くなる。 通常、Ｎ型FETの閾値電圧は約1V、又Ｐ型
FETの閾値電圧は約−1V程度で、それらの動作
抵抗は約5kΩであるが本実施例ではＮ型FET２
５，２６の動作抵抗がＰ型FET３２の抵抗より
小さくなるように、Ｎ型FET２５，２６のゲー
ト幅がＰ型FET３２のゲート幅より長くなるよ
うに設計されている。又Ｐ型FET′２９，３０の
ゲート幅もＮ型FET２７に対しても長くなるよ
うにする。典型的には前段のFET２５，２６，
２９，３０の各ゲート幅を後段のFET２７，２
８，３１，３２の各ゲート幅の約２倍以上に設定
する。 尚、抵抗の比を変化させる手段としては、上記
のゲート幅の制御の他、FET２５，２６，２９，
３０のゲートにイオン注入等によりチヤンネルと
なる導電型の不純物を打ち込み、動作抵抗を低く
してもよいが、製造工程が複雑になるため、特に
LSI回路構成の場合には前者の方が好ましい。 このような構成において、電源VDDを−Ｅボル
ト、電源VSSを零ボルト（接地）とし、−Ｅボルト
を“０”レベル、零ボルトを“１”レベルとする
正論理を用いて本実施例のラツチ・フリツプ・フ
ロツプの動作を説明する。 (1) ラツチ制御信号入力端Ａが“１”レベルで、
Ｂが“０”レベルのとき。 Ｎ型FET２６およびＰ型FET２９は導通状
態となる。この状態で、 (1‐1) データ信号入力端DATAが“０”レベルの
とき。 Ｐ型FET３０が導通状態、FET２５が非
導通状態となる。このときＰ型FET３２が
導通状態、Ｎ型FET２７が非導通状態であ
れば、出力端Ｑおよび出力端はそれぞれ
“０”レベル、“１”レベルの電位を保持す
る。逆にＮ型FET２７が導通状態、Ｐ型
FET３２が非導通状態であつても、この時
はＮ型FET２８が導通状態、Ｐ型FET３１
が非導通状態となるように各FETの動作抵
抗比が設定してあるので、出力端Ｑは“０”
レベルになり、Ｐ型FET３２が導通状態、
Ｎ型FET２７が非導通状態になり、出力端
Ｑは“１”レベルに固定される。 (1‐2) データ信号入力端DATAが“１”レベルの
とき。 Ｎ型FET２５が導通状態、Ｐ型FET３０
が非導通状態となる。このときＮ型FET２
７が導通状態、Ｐ型FET３２が非導通状態
であれば、出力端Ｑおよよび出力端はそれ
ぞれ“１”レベル、“０”レベルのままであ
る。逆にＰ型FET３２が導通状態、Ｎ型
FET２７が非導通状態であつても、Ｐ型
FET３１が導通状態、Ｎ型FET２８が非導
通状態となるように設定してあるので、出力
端Ｑは“１”レベルになり、Ｎ型FET２７
が導通状態、Ｐ型FET３２が非導通状態に
なり、出力端は“０”レベルに固定され
る。 (2) ラツチ制御信号入力端Ａが“０”レベル、Ｂ
が“１”レベルのとき。 この時は、FET２６，２９が共に非導通状
態となり、データ信号が如何なるレベルであつ
ても、出力端Ｑ、出力端の状態は以前の電圧
レベルを保持する。 (3) ラツチ制御信号入力端ＡおよびＢがともに
“０”レベルのとき。 Ｐ型FET２９は導通状態、Ｎ型FET２６は
非導通状態となる。この状態で、 (3‐1) データ信号入力端DATAが“０”レベルの
とき。 上記（１−１）と同様の理由で、出力端
Ｑ、出力端はそれぞれ“０”レベル、“１”
レベルに固定される。 (3‐2) データ信号入力端DATAが“１”レベルの
とき。 Ｎ型FET２５は導通状態となつてもＮ型
FET２６が非導通状態、Ｐ型FET２９が導
通状態でもＰ型FET３０が非導通状態とな
るため、出力端Ｑ、出力端は以前の状態を
保持する。 (4) ラツチ制御信号入力端ＡおよびＢがともに
“１”レベルのとき。 Ｎ型FET２６は導通状態、Ｐ型FET２９は
非導通状態となる。この状態で、 (4‐1) データ信号入力端DATAが“０”レベルの
とき。 Ｎ型FET２６は導通状態でもＮ型FET２
５が非導通状態、Ｐ型FET３０は導通状態
となつてもＰ型FET２９が非導通状態とな
るため、出力端Ｑ、出力端の状態は保持さ
れる。 (4‐2) データ信号入力端DATAが“１”レベルの
とき。 上記（１−２）と同様の理由で、出力端
Ｑ、出力端はそれぞれ“１”レベ、“０”
レベルに固定される。 以上の動作から、明らかな様に、本実施例によ
ればわずか８個のFETで第３図の真理値表を満
足するラツチ・フリツプ・フロツプを得ることが
できる。又、その動作時の消費電力も極めて少な
いものである。また回路がＣ−MOS回路で構成
されているために出力Ｑは電源VDDとVSSの両レ
ベルをとることができ、電源電圧の利用効率が高
い。又FET２５，２６，２９，３０の動作抵抗
が低いので回路の動作速度が速い。 なお、前記実施例では、電源VDDを−Ｅボル
ト、電源VSSを零ボルトとし、−Ｅボルトを“０”
レベル、零ボルトを“１”レベルとした正論理で
説明したが、−Ｅボルトを“１”レベル、零ボル
トを“０”レベルとした負論理でもできることは
明らかであり、各FETの極性を逆にすればよい。 更に、このフリツプ・フロツプの制御信号とし
て印加されるラツチ制御信号Ａ，Ｂと、データ信
号DATAとを入れ替えて前段のFET２５，２６，
２９，３０に供給してもよい。即ちＮ型FET２
６とＰ型FET２９のゲートにデータ信号を供給
し、Ｎ型FET２５、Ｐ型FET３０の各ゲートに
ラツチ制御信号Ａ，Ｂを供給するようにしても本
発明の効果が十分得られることは明白である。 更に、第５図に示すように、Ｎ型FET４５，
４６及びＰ型FET５０，５１を夫々直列に接続
し、Ｎ型FET４５のソースを電源VDDに、又Ｐ型
FET５１のソースを電源VSSに接続する。一方、
Ｎ型FET４６とＰ型FET５０の共通ドレインを
直列接続されたＮ型及びＰ型FET４８，５２の
ゲートと、Ｎ型及びＰ型FET４７，５４のドレ
インに接続する。Ｎ型FET４７とＰ型FET４８
の各ソースは電源VDDに、又Ｐ型FET５４，５３
のソースは電源VSSに接続される。更にＰ型FET
５２と電源VSS間にはゲートがリセツト端
（RES）に接続されたＰ型FET５３が挿入され
る。更にこのリセツト端（RES）はＮ型及びＰ
型FET４８，５２の共通ドレイン接続点（出力
端Ｑ）と電源VDD間にソース、ドレインが接続さ
れたＮ型FET４９のゲートにも接続される。出
力Ｑの反転出力はＰ型FET５２のゲートから
取り出される。かかる第５図の構成はリセツト機
能付フリツプ・フロツプの一実施例で第４図図示
のラツチ・フリツプ・フロツプ機能に加えて、リ
セツト端（RES）からリセツト信号“１”レベ
ルを供給することにより、出力端Ｑのレベルを強
制的にVDDレベル（“０”）に設定することができ
る。この様にリセツト機能を付加させてより汎用
性のあるフリツプ・フロツプを作成する場合で
も、使用FETの数はわずか10個で済み、チツプ
占有面積を大幅に縮少でき、歩留りの向上及びコ
ストの低減を計ることができる。更に、本実施例
の回路をバイポーラトランジスタで形成すること
もできる。又、本実施例は２電源方式で駆動する
ことも、単一電源方式で駆動することもできる。
たラツチフリツプ・フロツプ回路は、第２図のＰ
型FET構成回路に比較して消費電力は少なく、
又出力レベルの減衰もなく、かつ動作速度も速い
という利点がある反面、Ｃ−MOS回路のためＰ
型FETとＮ型FETが各々対をなすように構成さ
れねばならず構成素子数が非常に多くなるという
欠点がある。特に、第３図の回路では合計14個の
FETが必要で、回路自体が非常に大型化する。 本発明は上記実情に鑑みてなされたもので、そ
の目的とするところは、少ない構成素子数で、か
つ電源利用効率の高いデータ保持機能を有する回
路を提供することにある。 本発明のフリツプ・フロツプ回路はソース端に
第１の電圧が供給される第１のＮ型FETのドレ
インと同じくＮ型の第２のFETのソースとを直
列に接続し、又ソース端に第２の電圧が供給され
る第１のＰ型FETのドレインと同じくＰ型の第
２のFETのソースとを直列に接続し、前記第２
のＮ型FETとＰ型FETとの各ドレインを共通接
続し、この共通ドレイン端を次段のＣ−MOS回
路のゲートに接続し、このＣ−MOS回路のうち
Ｎ型FETのソースには前記第１の電圧が、又Ｐ
型FETのソースには前記第２の電圧が供給され、
このＣ−MOS回路の共通ドレイン接続端が出力
端となり、更にこの出力端はソースに前記第１の
電圧が供給される第３のＮ型FETのゲートと、
ソースに前記第２の電圧が供給される第３のＰ型
FETのゲートとに夫々接続され、これら第３の
Ｎ型及びＰ型FETの各ドレインは前記Ｃ−MOS
回路のゲートに接続され、前記第１のＮ型及びＰ
型FETのゲートには入力信号が供給され、前記
第２のＮ型及びＰ型FETのゲートには制御信号
が供給されるように構成される。 以下、本発明の一実施例を図面を参照して説明
する。 第４図は本実施例のラツチフリツプ・フロツプ
回路の構成図でＮ型FET２６とＰ型FET２９と
を直列接続してその接続点を出力端とする直列
回路を構成するとともに、その両端をそれぞれＮ
型FET２５およびＰ型FET３０を介して電源VDD
およびVSSに接続する。又上記FET２６，２９の
各ゲート電極はそれぞれラツチ制御信号入力端Ａ
およびＢとなり、FET２５およびFET３０の両
ゲート電極は共通接続しデータ信号入力端
DATAとしている。次にＮ型FET２８とＰ型
FET３１とを直列接続し、接続点を出力端Ｑと
するとともに、その両端をそれぞれバイアス電源
VDDおよびVSSに接続し、両FETのゲート電極と
も出力端に接続される。またＮ型FET２７と
Ｐ型FET３２とを直列接続し、接続点を出力端
Ｑに接続するとともに、その両端をそれぞれバイ
アス電源VDDおよびVSSに接続し、両FETのゲー
ト電極とも出力端Ｑに接続している。 かかる第４図においてＮ型FET２５とＰ型
FET３０とは夫々スイツチングトランジスタと
して動作し、Ｎ型FET２７とＰ型FET３２およ
びＮ型FET２８とＰ型FET３１は夫々インバー
タ回路として動作するものである。 なお、上記各FETの基板電極には、動作の安
定化を計るため所定のバイアス電圧を与えてい
る。すなわち、Ｎ型FET２５〜２８の各基板電
極は電源VDDに接続し、Ｐ型FET２９〜３２の各
基板電極は電源VSSに接続する。 上記の構成で、Ｎ型FET２５，２６にＨレベ
ル信号が入力されてこれらが導通し、かつその時
出力ＱがＬレベルでＰ型FET３２も導通状態の
時はＰ型FET３１が導通状態、Ｎ型FET２８が
非導通状態になり、一方Ｐ型FET２９，３０に
Ｌレベル信号が入力されてこれらが導通し、かつ
その時出力ＱがＨレベルでＮ型FET２７も導通
状態の時は、Ｎ型FET２８が導通状態、Ｐ型
FET３１が非導通状態になる。これによつて、
Ｎ型FET２５，２６及びＰ型FET３２が共に導
通状態の時FET２５，２６，３２を通して電源
間（VDD−VSS）に流れる貫通電流が防止される。
即ち、これらFET２５，２６，３２が導通の時、
Ｐ型FET３１を導通することによつて出力Ｑは
電源VSSレベルになり、この出力ＱがＰ型FET３
２のゲートに加えられてＰ型FET３２は遮断状
態になる。又、Ｐ型FET２９，３０及びＮ型
FET２７に関しても同様に、Ｎ型FET２８が導
通して、Ｎ型FET２８が遮断状態になる。 さらに詳細に説明すると出力Ｑが電源VDDレベ
ルの時にはＰ型FET３２は導通しており、この
状態で制御信号Ａとデータ信号DATAとによつ
てＮ型FET２５，２６が導通すると、電源VDDと
VSSとはＮ型FET２５，２６とＰ型FET３２とを
通して接続され貫通電流が生じる。この時Ｎ型
FET２５，２６の動作抵抗をＰ型FET３２の動
作抵抗より十分小さく設定することにより、
FET２８，３１のゲート電圧が十分小さくなり、
瞬間的にFET２８，３１の動作が反転して出力
Ｑが電源VSSレベルとなり、Ｐ型FET３２が遮断
状態となつて、前述の貫通電流は瞬時になくな
る。同様にＰ型FET２９，３０の動作抵抗をＮ
型FET２７の動作抵抗より十分小さくすると、
これらFET２７，２９，３０を通して流れる貫
通電流も瞬時にしてなくなる。このようにFET
２５，２６，２９，３０の動作抵抗を小さくする
と、これらFET２５，２６，２９，３０で構成
される回路の動作速度も速くなる。 通常、Ｎ型FETの閾値電圧は約1V、又Ｐ型
FETの閾値電圧は約−1V程度で、それらの動作
抵抗は約5kΩであるが本実施例ではＮ型FET２
５，２６の動作抵抗がＰ型FET３２の抵抗より
小さくなるように、Ｎ型FET２５，２６のゲー
ト幅がＰ型FET３２のゲート幅より長くなるよ
うに設計されている。又Ｐ型FET′２９，３０の
ゲート幅もＮ型FET２７に対しても長くなるよ
うにする。典型的には前段のFET２５，２６，
２９，３０の各ゲート幅を後段のFET２７，２
８，３１，３２の各ゲート幅の約２倍以上に設定
する。 尚、抵抗の比を変化させる手段としては、上記
のゲート幅の制御の他、FET２５，２６，２９，
３０のゲートにイオン注入等によりチヤンネルと
なる導電型の不純物を打ち込み、動作抵抗を低く
してもよいが、製造工程が複雑になるため、特に
LSI回路構成の場合には前者の方が好ましい。 このような構成において、電源VDDを−Ｅボル
ト、電源VSSを零ボルト（接地）とし、−Ｅボルト
を“０”レベル、零ボルトを“１”レベルとする
正論理を用いて本実施例のラツチ・フリツプ・フ
ロツプの動作を説明する。 (1) ラツチ制御信号入力端Ａが“１”レベルで、
Ｂが“０”レベルのとき。 Ｎ型FET２６およびＰ型FET２９は導通状
態となる。この状態で、 (1‐1) データ信号入力端DATAが“０”レベルの
とき。 Ｐ型FET３０が導通状態、FET２５が非
導通状態となる。このときＰ型FET３２が
導通状態、Ｎ型FET２７が非導通状態であ
れば、出力端Ｑおよび出力端はそれぞれ
“０”レベル、“１”レベルの電位を保持す
る。逆にＮ型FET２７が導通状態、Ｐ型
FET３２が非導通状態であつても、この時
はＮ型FET２８が導通状態、Ｐ型FET３１
が非導通状態となるように各FETの動作抵
抗比が設定してあるので、出力端Ｑは“０”
レベルになり、Ｐ型FET３２が導通状態、
Ｎ型FET２７が非導通状態になり、出力端
Ｑは“１”レベルに固定される。 (1‐2) データ信号入力端DATAが“１”レベルの
とき。 Ｎ型FET２５が導通状態、Ｐ型FET３０
が非導通状態となる。このときＮ型FET２
７が導通状態、Ｐ型FET３２が非導通状態
であれば、出力端Ｑおよよび出力端はそれ
ぞれ“１”レベル、“０”レベルのままであ
る。逆にＰ型FET３２が導通状態、Ｎ型
FET２７が非導通状態であつても、Ｐ型
FET３１が導通状態、Ｎ型FET２８が非導
通状態となるように設定してあるので、出力
端Ｑは“１”レベルになり、Ｎ型FET２７
が導通状態、Ｐ型FET３２が非導通状態に
なり、出力端は“０”レベルに固定され
る。 (2) ラツチ制御信号入力端Ａが“０”レベル、Ｂ
が“１”レベルのとき。 この時は、FET２６，２９が共に非導通状
態となり、データ信号が如何なるレベルであつ
ても、出力端Ｑ、出力端の状態は以前の電圧
レベルを保持する。 (3) ラツチ制御信号入力端ＡおよびＢがともに
“０”レベルのとき。 Ｐ型FET２９は導通状態、Ｎ型FET２６は
非導通状態となる。この状態で、 (3‐1) データ信号入力端DATAが“０”レベルの
とき。 上記（１−１）と同様の理由で、出力端
Ｑ、出力端はそれぞれ“０”レベル、“１”
レベルに固定される。 (3‐2) データ信号入力端DATAが“１”レベルの
とき。 Ｎ型FET２５は導通状態となつてもＮ型
FET２６が非導通状態、Ｐ型FET２９が導
通状態でもＰ型FET３０が非導通状態とな
るため、出力端Ｑ、出力端は以前の状態を
保持する。 (4) ラツチ制御信号入力端ＡおよびＢがともに
“１”レベルのとき。 Ｎ型FET２６は導通状態、Ｐ型FET２９は
非導通状態となる。この状態で、 (4‐1) データ信号入力端DATAが“０”レベルの
とき。 Ｎ型FET２６は導通状態でもＮ型FET２
５が非導通状態、Ｐ型FET３０は導通状態
となつてもＰ型FET２９が非導通状態とな
るため、出力端Ｑ、出力端の状態は保持さ
れる。 (4‐2) データ信号入力端DATAが“１”レベルの
とき。 上記（１−２）と同様の理由で、出力端
Ｑ、出力端はそれぞれ“１”レベ、“０”
レベルに固定される。 以上の動作から、明らかな様に、本実施例によ
ればわずか８個のFETで第３図の真理値表を満
足するラツチ・フリツプ・フロツプを得ることが
できる。又、その動作時の消費電力も極めて少な
いものである。また回路がＣ−MOS回路で構成
されているために出力Ｑは電源VDDとVSSの両レ
ベルをとることができ、電源電圧の利用効率が高
い。又FET２５，２６，２９，３０の動作抵抗
が低いので回路の動作速度が速い。 なお、前記実施例では、電源VDDを−Ｅボル
ト、電源VSSを零ボルトとし、−Ｅボルトを“０”
レベル、零ボルトを“１”レベルとした正論理で
説明したが、−Ｅボルトを“１”レベル、零ボル
トを“０”レベルとした負論理でもできることは
明らかであり、各FETの極性を逆にすればよい。 更に、このフリツプ・フロツプの制御信号とし
て印加されるラツチ制御信号Ａ，Ｂと、データ信
号DATAとを入れ替えて前段のFET２５，２６，
２９，３０に供給してもよい。即ちＮ型FET２
６とＰ型FET２９のゲートにデータ信号を供給
し、Ｎ型FET２５、Ｐ型FET３０の各ゲートに
ラツチ制御信号Ａ，Ｂを供給するようにしても本
発明の効果が十分得られることは明白である。 更に、第５図に示すように、Ｎ型FET４５，
４６及びＰ型FET５０，５１を夫々直列に接続
し、Ｎ型FET４５のソースを電源VDDに、又Ｐ型
FET５１のソースを電源VSSに接続する。一方、
Ｎ型FET４６とＰ型FET５０の共通ドレインを
直列接続されたＮ型及びＰ型FET４８，５２の
ゲートと、Ｎ型及びＰ型FET４７，５４のドレ
インに接続する。Ｎ型FET４７とＰ型FET４８
の各ソースは電源VDDに、又Ｐ型FET５４，５３
のソースは電源VSSに接続される。更にＰ型FET
５２と電源VSS間にはゲートがリセツト端
（RES）に接続されたＰ型FET５３が挿入され
る。更にこのリセツト端（RES）はＮ型及びＰ
型FET４８，５２の共通ドレイン接続点（出力
端Ｑ）と電源VDD間にソース、ドレインが接続さ
れたＮ型FET４９のゲートにも接続される。出
力Ｑの反転出力はＰ型FET５２のゲートから
取り出される。かかる第５図の構成はリセツト機
能付フリツプ・フロツプの一実施例で第４図図示
のラツチ・フリツプ・フロツプ機能に加えて、リ
セツト端（RES）からリセツト信号“１”レベ
ルを供給することにより、出力端Ｑのレベルを強
制的にVDDレベル（“０”）に設定することができ
る。この様にリセツト機能を付加させてより汎用
性のあるフリツプ・フロツプを作成する場合で
も、使用FETの数はわずか10個で済み、チツプ
占有面積を大幅に縮少でき、歩留りの向上及びコ
ストの低減を計ることができる。更に、本実施例
の回路をバイポーラトランジスタで形成すること
もできる。又、本実施例は２電源方式で駆動する
ことも、単一電源方式で駆動することもできる。
第１図は従来のラツチフリツプ・フロツプの論
理回路図で、第２図、第３図は夫々従来のラツ
チ・フリツプ・フロツプのトランジスタ回路図、
第４図は本発明の回路をラツチ・フリツプ・フロ
ツプに適用した一実施例を示すトランジスタ回路
図、第５図は他の実施例を示すトランジスタ回路
図である。 １〜１０，１８〜２４，２９〜３２，５０〜５
４……Ｐ型MOSFET、１１〜１７，２５〜２
８，４５〜４９……Ｎ型MOSFET、３３……
NANDゲート、３４……ORゲート、３５……フ
リツプ・フロツプ。
理回路図で、第２図、第３図は夫々従来のラツ
チ・フリツプ・フロツプのトランジスタ回路図、
第４図は本発明の回路をラツチ・フリツプ・フロ
ツプに適用した一実施例を示すトランジスタ回路
図、第５図は他の実施例を示すトランジスタ回路
図である。 １〜１０，１８〜２４，２９〜３２，５０〜５
４……Ｐ型MOSFET、１１〜１７，２５〜２
８，４５〜４９……Ｎ型MOSFET、３３……
NANDゲート、３４……ORゲート、３５……フ
リツプ・フロツプ。
Claims (1)
- １ 一端に第１の電圧が印加される一導電型の第
１のトランジスタの他端が同一導電型の第２のト
ランジスタの一端に接続され、該第２のトランジ
スタの他端が異なる導電型の第３のトランジスタ
の一端に接続され、該第３のトランジスタの他端
は一端に第２の電圧が印加される前記異なる導電
型の第４のトランジスタの他端に接続され、前記
第２及び第３のトランジスタの接続端はインバー
タ回路の入力端に接続され、前記第１および第４
のトランジスタの入力端には入力信号が共通に印
加され、前記第２および第３のトランジスタには
第１および第２の制御信号が夫々印加され、前記
インバータ回路から出力を取り出すことを特徴と
するフリツプ・フロツプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16055879A JPS5683124A (en) | 1979-12-11 | 1979-12-11 | Flip-flop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16055879A JPS5683124A (en) | 1979-12-11 | 1979-12-11 | Flip-flop circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5683124A JPS5683124A (en) | 1981-07-07 |
| JPS631777B2 true JPS631777B2 (ja) | 1988-01-14 |
Family
ID=15717579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16055879A Granted JPS5683124A (en) | 1979-12-11 | 1979-12-11 | Flip-flop circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5683124A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58186225A (ja) * | 1982-04-23 | 1983-10-31 | Toshiba Corp | ラツチ回路 |
| EP0361807A3 (en) * | 1988-09-30 | 1990-10-17 | Advanced Micro Devices, Inc. | Shift register bit apparatus |
-
1979
- 1979-12-11 JP JP16055879A patent/JPS5683124A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5683124A (en) | 1981-07-07 |
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