JP4121458B2 - データ保持装置およびデータ読み出し方法 - Google Patents
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Description
日本国特許出願2001年第353848号(2001年11月19日出願)の明細書、請求の範囲、図面および要約を含む全開示内容は、これら全開示内容を参照することによって本出願に合体される。
技術分野
この発明はデータ保持装置およびデータ読み出し方法に関する。
背景技術
ラッチ回路などの順序回路に用いられるデータ保持回路として、たとえば、2つのインバータを直列にループ状に接続した回路が知られている。しかし、このようなデータ保持回路は、通常、データを揮発的にしか保持できないため、電源が遮断されるとデータが失われてしまう。つまり、電源を再投入しても、電源遮断前のデータを復元することができない。
したがって、たとえば、このような順序回路を利用したシーケンス処理を何らかの理由により中断する場合、データを保持しておくためには電源をONにしたままにしなければならないので、その分、電力を消費する。また、停電事故等によりシーケンス処理が中断された場合、最初から処理をやり直さなければならず、時間的ロスが大きい。
このような問題を解決するために、強誘電体コンデンサを用いた図11に示すような回路901が提案されている。回路901においては、入力データDは、クロックパルスCKの立ち下がりでデータラッチ回路902にラッチされる。
ラッチ状態でプレートラインPLに書き込み用信号が与えられと、一対の強誘電体コンデンサ911,913は、それぞれ、ラッチされているデータに対応した分極状態となる。その後、電源が遮断されても、強誘電体コンデンサ911,913には前記データに対応した残留分極が保持される。
その後、電源を再投入する前に、まず、プレートラインPLに読み出し用信号を与えると、強誘電体コンデンサ911,913の一端911a、913aには、それぞれ、保持されていた残留分極に応じた電圧が生ずる。その後、電源を投入すると、この電圧に基づいて、データラッチ回路902に、元のデータが復元される。このようにして、電源遮断前のデータを復元することができる。
しかしながら、上述の回路901には、つぎのような問題がある。クロックパルスCKが“H”のとき、入力データDはデータラッチ回路902に入力されるが、強誘電体コンデンサ911の一端911aがインバータ回路907の入力ノード907aに接続されているため、入力データDが変化しても、インバータ回路907の入力ノード907aの電位はすぐには変化しない。
このため、クロックパルスCKの周波数が大きいと、入力データDを正確にラッチすることが困難となる。これでは、高速動作を必要とする装置に用いることは難しい。
また、上述の回路901には、つぎのような問題もある。データラッチ回路902に含まれるインバータ回路、たとえばインバータ回路909、を構成するpMOSFET(pチャネルMOSFET)915においては、図12Aおよび図12Bに示すように、そのウェル領域919は、ソース領域921と共に電源線VDDに接続されるようになっている。
つまり、電源再投入前には、ウェル領域919は、ソース領域921と同様に、高インピーダンス状態となっている。したがって、電源を再投入する前にプレートラインPLに読み出し用信号を与えることによって強誘電体コンデンサ911の一端911aから大量の電荷が放出されたとしても、その多くは、PN接合部920を介して、ドレイン領域923からウェル領域919へと移動してしまう。
このため、図13に示すように、プレートラインPLに読み出し用信号を与えることによって強誘電体コンデンサ911が分極反転を起こした場合(例えば、データ“H”に対応)に強誘電体コンデンサ911の一端911aに生ずる電圧V1と、分極反転を起こさない場合(例えば、データ“L”に対応)に強誘電体コンデンサ911の一端911aに生ずる電圧V2との差は、それほど大きくならない。
すなわち、電源を再投入してデータを復元する際の検出マージンが小さく、データ復元の信頼性が低い。
発明の開示
この発明は、このような従来のデータ保持回路の問題点を解消し、電源が遮断されてもデータを保持することができ、かつ、高速動作時におけるデータ保持の信頼性が高いデータ保持装置およびデータ読み出し方法を提供することを目的とする。この発明は、また、電源が遮断されてもデータを保持することができ、かつ、電源再投入時におけるデータ復元の信頼性が高いデータ保持装置およびデータ読み出し方法を提供することを目的とする。すなわち、この発明は、電源が遮断されてもデータを保持することができ、かつ、データ保持の信頼性が高いデータ保持装置およびデータ読み出し方法を提供することを目的とする。
この発明によるデータ保持装置は、主信号路に配置されたインバータ回路と帰還路に配置されたインバータ回路とを直列にループ状に接続することによってデータを保持可能としたデータ保持回路、を備えたデータ保持装置であって、帰還路に配置されたインバータ回路の出力ノードと主信号路に配置されたインバータ回路の入力ノードとの間に配置され、データ保持時には継状態となりデータ通過時には断状態となるよう継断制御される第1の継断用ゲートと、帰還路に配置されたインバータ回路の出力ノードにその一端が接続された第1の強誘電体コンデンサと、を備え、第1の強誘電体コンデンサの他端に書き込み用信号を付与することにより、データ保持回路に保持されているデータに対応した分極状態を第1の強誘電体コンデンサに記憶させ、当該他端に読み出し用信号を付与することにより、第1の強誘電体コンデンサに記憶させてあった分極状態に対応したデータをデータ保持回路に復元させるよう構成したこと、を特徴とする。
この発明によるデータ保持装置は、読み出し用信号が付与されると、記憶しているデータに対応した量の電荷を電荷放出ノードに放出するデータ記憶回路と、放出された電荷によって電荷放出ノードに生ずる電圧に基づいて、データ記憶回路に記憶されていたデータの内容を復元するデータ復元回路と、実質的に電荷放出ノードに接続されるドレイン領域、を有する電界効果トランジスタであって、ドレイン領域から基部半導体領域への接合方向が、放出された電荷にとって順方向となるような接合部を有する電界効果トランジスタと、を備えたデータ保持装置であって、データ記憶回路に対する読み出し用信号の付与を行うと同時にまたはその前に、電界効果トランジスタのソース領域に付与すべきソース電圧と実質的に同一の電圧の基部半導体領域への付与を開始し、データ記憶回路に対する読み出し用信号の付与を行った後、ソース領域にソース電圧を付与するよう構成したこと、を特徴とする。
この発明によるデータ保持装置は、主信号路に配置されたインバータ回路と帰還路に配置されたインバータ回路とを直列にループ状に接続することによってデータを保持可能としたデータ保持回路、を備えたデータ保持装置であって、帰還路に配置されたインバータ回路の出力ノードと主信号路に配置されたインバータ回路の入力ノードとの間に配置され、データ保持時には継状態となりデータ通過時には断状態となるよう継断制御される第1の継断用ゲートと、帰還路に配置されたインバータ回路の出力ノードにその一端が接続された第1の強誘電体コンデンサと、を備え、第1の強誘電体コンデンサの一端の電位に対する他端の電位に基づいて、データ保持回路に存するデータに対応した分極状態を第1の強誘電体コンデンサに記憶させ、当該他端に読み出し用信号を付与することにより、第1の強誘電体コンデンサに記憶させてあった分極状態に対応したデータをデータ保持回路に復元させるよう構成したこと、を特徴とする。
この発明によるデータ読み出し方法は、読み出し用信号が付与されると、記憶しているデータに対応した量の電荷を電荷放出ノードに放出するデータ記憶回路と、放出された電荷によって電荷放出ノードに生ずる電圧に基づいて、データ記憶回路に記憶されていたデータの内容を復元するデータ復元回路と、実質的に電荷放出ノードに接続されるドレイン領域、を有する電界効果トランジスタであって、ドレイン領域から基部半導体領域への接合方向が、前記放出された電荷にとって順方向となるような接合部を有する電界効果トランジスタと、を備えたデータ保持装置、を用いたデータ読み出し方法であって、データ記憶回路に対する読み出し用信号の付与を行うと同時にまたはその前に、電界効果トランジスタのソース領域に付与すべきソース電圧と実質的に同一の電圧の基部半導体領域への付与を開始し、データ記憶回路に対する読み出し用信号の付与を行った後、ソース領域にソース電圧を付与するよう構成したこと、を特徴とする。
本発明の特徴は、上記のように広く示すことができるが、その構成や内容は、目的および特徴とともに、図面を考慮に入れた上で、以下の開示によりさらに明らかになるであろう。
発明を実施するための最良の形態
図1は、この発明の一実施形態によるデータ保持装置1を示す回路図である。データ保持装置1は、データ保持回路であるデータラッチ回路3および強誘電体記憶部5を備えている。
データラッチ回路3は、直列にループ状に接続可能な一対のインバータ回路7,9を備えている。帰還路に配置されたインバータ回路9の出力ノード9bは、第1の継断用ゲートであるトランスファゲート11を介して、主信号路に配置されたインバータ回路7の入力ノード7aに接続されている。
トランスファゲート11は、クロック信号線CKに付与されるクロックパルスCKによって制御される。すなわち、トランスファゲート11は、データ保持時には継状態となりデータ通過時には断状態となるよう、クロックパルスCKによって継断制御される。インバータ回路7の出力ノード7bは、直接、インバータ回路9の入力ノード9aに接続されている。
なお、この実施形態では、トランスファゲートは、nMOSFET(nMOS型電界効果トランジスタ)とpMOSFET(pMOS型電界効果トランジスタ)とにより構成されており、クロックパルスCKは2つのトランジスタのいずれか一方のゲートに印加される。また、図示を省略するが、クロックパルスCKの反転パルスが、他方のトランジスタのゲートに印加される。以下、特に断らない限り、他のトランスファゲートも同様の構成とする。
データ入力線Dに与えられたデータ(入力データD)は、インバータ回路13およびトランスファゲート15を介して、インバータ回路7の入力ノード7aに与えられる。トランスファゲート15は、クロックパルスCKによって制御される。出力ノード7bには、出力データQを出力するデータ出力線Qが接続されている。
強誘電体記憶部5は、第1の強誘電体コンデンサである強誘電体コンデンサ17,および、第2の強誘電体コンデンサである強誘電体コンデンサ19により構成されている。強誘電体コンデンサ17,19の一端は、それぞれ、インバータ回路9の出力ノード9bおよび入力ノード9aに接続され、強誘電体コンデンサ17,19の他端は、ともに、読み書き用信号線であるプレートラインPLに接続されている。
プレートラインPLを介して、強誘電体コンデンサ17,19の他端に書き込み用信号を付与することにより、データラッチ回路3に保持されているデータに対応した分極状態を強誘電体コンデンサ17,19に記憶させる。また、データ保持装置1への電力供給再開時に、プレートラインPLを介して、当該他端に読み出し用信号を付与することにより、強誘電体コンデンサ17,19に記憶させてあった分極状態に対応したデータをデータラッチ回路3に復元させるよう構成している。
図2は、図1に示すデータ保持装置1の動作を説明するためのタイミングチャートである。図3Aは、データを強誘電体記憶部5に記憶させる場合の動作を説明するための図面であり、図3B〜図3Cは、強誘電体記憶部5からデータを復元する場合の動作を説明するための図面である。図1〜図2および図3A〜図3Cを参照しつつ、データ保持装置1の動作を説明する。
図1に示すように、データ入力線Dから入力された入力データDはインバータ回路13により反転されるとともに、インバータ回路7により再び反転され、クロック信号線CKが“H”の間、そのまま、出力データQとなる。クロックパルスCKが“H”の間、トランスファゲート11は断状態となるため、主信号路への強誘電体コンデンサ17の影響を排除することができる。
したがって、入力データDが変化すると、主信号路に配置されたインバータ回路7の入力ノード7aの電位は、強誘電体コンデンサ17の容量の影響を受けることなく、速やかに変化する。つまり、動作速度の低下を抑えることができる。
また、トランスファゲート11は、インバータ回路7の入力ノード7aにおける、入力データDとインバータ回路9からの帰還信号との競合を防止する機能もあるから、少ない素子数で機能の高いデータ保持装置1を得ることができる。
さらに、トランスファゲート11を継断制御するための信号として、データ保持状態とデータ通過状態とを切り替えるためのクロックパルスCKを用いることができるから、専用の信号を生成する必要がなく、データ保持装置1全体の回路構成を単純化することができる。
また、データ通過時に入力データDが変化しても強誘電体コンデンサ17の分極状態は変化しないから、分極状態の変動による強誘電体コンデンサ17の劣化を抑えることができる。
図2に戻って、データ入力線Dから入力された入力データDは、クロック信号線CKに付与されたクロックパルスCKの立ち下がりでラッチされ、このクロックパルスCKが“L”レベルの間、データラッチ回路3に保持される。図2に示すように、通常動作においては、プレートラインPLは、接地電位GNDに保たれている。
なお、入力データDおよび出力データQは、ともに、“H”レベルデータが電源電圧VDDに等しく、“L”レベルデータが接地電位GNDに等しい。
電源線VDDに付与されている電源電圧VDDを遮断する前に、クロックパルスCKを“L”に固定し、その後、プレートラインPLに書き込み用信号81を付与する。書き込み用信号81は、下端電位が接地電位GNDで、上端電位が電源電圧VDDであるようなパルス信号である。
データラッチ回路3に保持されているデータ(出力データQに等しい)が、たとえば“H”であるとすると、プレートラインPLに書き込み用信号81を付与することにより、図3Aに示すように、強誘電体コンデンサ17には、図中、上向きの分極状態が生じ、強誘電体コンデンサ19には、図中、下向きの分極状態が生ずるものとする。
プレートラインPLに書き込み用信号81を付与したあと、図2に示すように、電源電圧VDDを遮断する。電源電圧VDDが遮断されても、強誘電体コンデンサ17,19は、それぞれの分極方向に応じた残留分極を保持している。
電源電圧VDDを再投入する前に、クロックパルスCKを“L”に固定しておき、その後、プレートラインPLに読み出し用信号83を付与する。読み出し用信号83は、下端電位が接地電位GNDで、上端電位が電源電圧VDDであるようなパルス信号である。このパルス信号は、書き込み用信号81よりかなり長い。
プレートラインPLに読み出し用信号83を付与することにより、図3Bに示すように、強誘電体コンデンサ17においては、分極反転は生じないが、強誘電体コンデンサ19においては、分極反転が生ずる。このため、データラッチ回路3のインバータ回路9の入力ノード9aに放出される電荷量は、出力ノード9bに放出される電荷量に比し、多い。
つぎに、プレートラインPLの書き込み用信号83を保持させたまま、電源電圧VDDを再投入する(図2の85参照)。電源電圧VDDを再投入することにより、入力ノード9aおよび出力ノード9bに放出されていた電荷量に応じて、データラッチ回路3の論理値が決定される。
すなわち、図3Cに示すように、データラッチ回路3のインバータ回路9の入力ノード9a側が“H”、出力ノード9b側が“L”になるよう、データラッチ回路3の論理値が決定される。このようにして、データを復元することができる。
このように、プレートラインPLに書き込み用信号83を付与した後、電源電圧VDDを再投入することで、強誘電体コンデンサ17から放出された電荷とインバータ回路9の出力とが競合することを防止することができる。また、強誘電体コンデンサ19から放出された電荷とインバータ回路7の出力とが競合することを防止することができる。このため、データ復元の信頼性を高めることができる。
なお、この実施形態においては、強誘電体記憶部5として一対の強誘電体コンデンサ17、19を用いるようにしたが、この発明はこれに限定されるものではない。たとえば、強誘電体記憶部5として1つの強誘電体コンデンサ17のみを用いるようにしてもよい。
つぎに、図4は、この発明の他の実施形態によるデータ保持装置21を示す回路図である。データ保持装置21は、強誘電体コンデンサ19の一端とインバータ回路9の入力ノード9aとの間に第2の継断用ゲートであるトランスファゲート23が接続されている点以外は、図1に示すデータ保持装置1と同じ構成である。
このトランスファゲート23は、トランスファゲート11と同様、データ保持時には継状態となりデータ通過時には断状態となるよう、クロックパルスCKにより継断制御される。
トランスファゲート23を設けることにより、データ通過時に、帰還路に配置されたインバータ回路9の入力ノード9aと強誘電体コンデンサ19とが切り離された状態となる。このため、主信号路に配置されたインバータ回路7の出力が、速やかに、帰還路に配置されたインバータ回路9の入力ノード9aに到達する。このため、データ通過状態からデータ保持状態に移行する際のデータの確定を速やかに行うことが可能となる。
なお、上述の各実施形態においては、第1および第2の継断用ゲートとしてトランスファゲートを例に説明したが、第1および第2の継断用ゲートはこれに限定されるものではない。第1または第2の継断用ゲートとして、たとえば、FET等のトランジスタを単独で用いることもできる。
また、上述の各実施形態においては、データ保持回路として、順序回路の一種であるデータラッチ回路を例に説明したが、この発明はこれに限定されるものではない。他の順序回路、たとえば、フリップフロップ回路等にも、この発明を適用することができる。
つぎに、図5は、この発明のさらに他の実施形態によるデータ保持装置31を示す回路図である。データ保持装置31は、図1に示すデータ保持装置1と類似しているが、データラッチ回路33に含まれる一対のインバータ回路37,43,およびトランスファゲート49の各構成が、図1に示すデータ保持装置1のそれと異なる。
すなわち、データ保持装置1においては、インバータ回路7,9、トランスファゲート11をそれぞれ構成するpMOSFET(pチャネルMOSFET)のウェル領域(基部半導体領域)は、電源線VDDに接続されているが、データ保持装置31においては、インバータ回路37,43、トランスファゲート49をそれぞれ構成するpMOSFET(pチャネルMOSFET)39,45、51のウェル領域(基部半導体領域)は、ウェル電圧制御線Vsに接続されている。
なお、データ保持装置31のインバータ回路37,43、トランスファゲート49をそれぞれ構成するnMOSFET(nチャネルMOSFET)41,47、53の基板領域(基部半導体領域)は、図1に示すデータ保持装置1の場合と同様に、接地線GNDに接続されている。データ保持装置31の他の構成は、データ保持装置1と同様である。
なお、データ保持装置31において、強誘電体コンデンサ17,19は、それぞれ、データ記憶回路に対応する。強誘電体コンデンサ17がデータ記憶回路に対応すると考えると、インバータ回路37が第1のインバータ回路(データ復元回路)に対応し、インバータ回路43が第2のインバータ回路に対応し、インバータ回路43のpMOSFET45が電界効果トランジスタに対応する。図6は、インバータ回路43の実体的な構成を示す模式図である。
一方、強誘電体コンデンサ19がデータ記憶回路に対応すると考えると、インバータ回路43が第1のインバータ回路(データ復元回路)に対応し、インバータ回路37が第2のインバータ回路に対応し、インバータ回路37のpMOSFET39が電界効果トランジスタに対応する。
図7は、図5に示すデータ保持装置31の動作を説明するためのタイミングチャートである。データ保持装置31の動作は、図2のタイミングチャートで表されるデータ保持装置1の動作と類似しているが、次の点が、データ保持装置1と異なる。
すなわち、データ保持装置31においては、電源線VDDの制御とは別に、ウェル電圧制御線Vsの制御を行っている。ウェル電圧制御線Vsには、“H”レベル電圧として電源電圧VDD、“L”レベル電圧として接地電位GNDが付与可能となっている。
通常動作時においては、ウェル電圧制御線Vsに電源電圧VDDが付与されている。また、電源線VDDへの電力の供給が遮断されると、ウェル電圧制御線Vsへの電力の供給も遮断されるよう構成されている。
データ保持装置31においては、遮断された電力が再び供給される際、強誘電体コンデンサ17,19に対する読み出し用信号の付与(図7の83参照)を行う前に、pMOSFET39,45、51のウェル領域(図6の63参照)への電源電圧VDDの付与(図7の87参照)を開始している。
そして、強誘電体コンデンサ17,19に対する読み出し用信号の付与(図7の83参照)を行った後、pMOSFET39,45のソース領域(図6の65参照)に電源電圧VDD(ソース電圧)を付与するようにしている。その他の動作は、データ保持装置1の場合と同様である。
このように、データ保持装置31においては、強誘電体コンデンサ17,19に対する読み出し用信号の付与を行う前に、pMOSFET39,45、51のウェル領域への電源電圧VDDの付与を開始しているから、強誘電体コンデンサ17,19に対する読み出し用信号の付与に伴って電荷が放出されたときには、pMOSFET39,45、51のウェル領域に電源電圧VDDが付与されている。
したがって、図6に示すように、たとえばpMOSFET45のウェル領域63には電源電圧VDDが付与されているから、強誘電体コンデンサ17の一端17aに放出された電荷は、pMOSFET45のドレイン領域67を介してウェル領域63に流出することはない。このため、強誘電体コンデンサ17の一端17aには、放出された電荷がそのまま蓄積され、この蓄積された電荷に対応する電圧が生ずる。
図8は、データ保持装置31のプレートラインPLに読み出し用信号83を与えることによって強誘電体コンデンサ17が分極反転を起こした場合(例えば、データ“H”に対応)に強誘電体コンデンサ17の一端17aに生ずる電圧V1、および、分極反転を起こさない場合(例えば、データ“L”に対応)に強誘電体コンデンサ17の一端17aに生ずる電圧V2をそれぞれ縦軸に、経過時間を横軸にとって、表したグラフである。
図8から、電圧V1と電圧V2との差は、従来技術におけるそれ(図13参照)と比べ、格段に大きいことがわかる。また、電圧V1と電圧V2との差は、プレートラインPLの電圧が電源電圧VDD(この例では3ボルト)に到達する以前に、既に、かなり大きい値になっていることも分かる。
したがって、データ復元の際の信号検出マージンが極めて大きく、動作の安定性が極めて高い。また、データ復元の際の信号検出マージンが大きいので、小容量の強誘電体コンデンサを用いることができる。このため、データラッチ回路33の動作速度の低下を抑えることができる。さらに、データ復元の際の信号検出マージンが大きいので、図7に示す読み出し用信号83の立ち上がりが完了する前に、電源線VDDに電源電圧VDDを付与する(図7の85よりも早いタイミング)ことも可能となる。このため、データ復元のための時間を短縮することができる。
なお、図5に示す実施形態においては、ウェル電圧制御線Vsを立ち上げた後、プレートラインPLを立ち上げるようにしたが、これらを同時に立ち上げるようにしてもよい。要は、電荷放出ノードに電荷が放出された時点でウェル領域に電源電圧VDDが印加されていればよい。
また、図5に示す実施形態においては、電荷放出ノードに接続される全てのpMOSFET39,45、51のウェル領域をウェル電圧制御線Vsに接続するよう構成したが、この発明はこれに限定されるものではない。ただし、電荷放出ノードに接続される全てのpMOSFETのウェル領域をウェル電圧制御線Vsに接続することで、電荷放出ノードに放出された電荷の流出をほぼ完全に防止できるので、データ検出のマージンが極めて大きくなる。
また、図5に示す実施形態においては、強誘電体コンデンサ17の一端17aを、インバータ回路43とトランスファゲート49との間に接続するよう構成したが、この発明はこれに限定されるものではない。
たとえば、強誘電体コンデンサ17の一端17aを、トランスファゲート49の出力ノードとインバータ回路37の入力ノードとの間に接続するよう構成することもできる。さらに、トランスファゲート49を設けないよう構成することもできる。すなわち、インバータ回路43の出力ノードとインバータ回路37の入力ノードとを、トランスファゲート49を介して接続するのではなく、直接的に接続するようにしてもよい。このような場合、トランスファゲート15を構成するpMOSFETのウェル領域をウェル電圧制御線Vsに接続するのが好ましい。
また、図示しないが、データ出力線Qにインバータ回路の出力ノードやトランスファゲートが接続される場合には、それらを構成するpMOSFETのウェル領域をウェル電圧制御線Vsに接続するのが好ましい。
また、図5に示す実施形態においては、強誘電体記憶部5として一対の強誘電体コンデンサを用いた場合を例に説明したが、この発明はこれに限定されるものではない。たとえば、強誘電体記憶部として1つの強誘電体コンデンサを用いる場合にもこの発明を適用することができる。
また、図5に示す実施形態においては、データ保持回路として、順序回路の一種であるデータラッチ回路を例に説明したが、この発明はこれに限定されるものではない。他の順序回路、たとえば、フリップフロップ回路等にも、この発明を適用することができる。さらに、この発明を適用できるデータ保持回路としては、順序回路の他に、たとえば、メモリ回路等を挙げることができる。
また、データ保持回路として、直列にループ状に接続可能な一対のインバータ回路を含む場合を例に説明したが、データ保持回路はこれに限定されるものではない。データを揮発的に保持することができる回路全てに、この発明を適用することができる。
また、図5に示す実施形態においては、データ記憶回路として強誘電体コンデンサを備えた回路を例に説明したが、データ記憶回路はこれに限定されるものでない。この発明におけるデータ記憶回路としては、要は、何らかの読み出し用信号が付与されると、記憶しているデータに対応した量の電荷を電荷放出ノードに放出する回路であればよい。
さらに、図5に示す実施形態においては、電界効果トランジスタとして、pMOSFETを例に説明したが、この発明はこれに限定されるものではない。たとえば、電荷放出ノードに放出される電荷が負電荷である場合には、nMOSFETが、この発明における電界効果トランジスタに該当する。
なお、上述の各実施形態においては、電源を遮断する直前のデータに対応した分極状態を強誘電体記憶部に記憶させるよう構成したが、任意の時点のデータに対応した分極状態を強誘電体記憶部に記憶させるよう構成することもできる。
図9は、任意の時点におけるデータ保持回路のデータに対応した分極状態を強誘電体記憶部に記憶させる場合のタイミングチャートの一例である。図9に基づいて、データ記憶時(データ書き込み時)におけるデータ保持装置の動作を説明する。
前述のように、図2および図7の例では、通常動作において、プレートラインPLを接地電位GNDに保っておき、電源を遮断する直前に、書き込み用信号81(下端電位が接地電位GNDで、上端電位が電源電圧VDDであるようなパルス信号)をプレートラインPLに与えるようにしている。
しかし、図9の例では、通常動作において、プレートラインPLを、接地電位GNDと電源電圧VDDとの間の所定の電圧(非書き込み時プレート電圧Vplnw)に保っておき、任意の時点で、書き込み用信号91をプレートラインPLに与えるようにしている。
書き込み用信号91は、少なくとも一対の書き込み用プレート低電圧Vplwlと書き込み用プレート高電圧Vplwhとにより構成されている。書き込み用プレート低電圧Vplwlは非書き込み時プレート電圧Vplnwより低く、書き込み用プレート高電圧Vplwhは非書き込み時プレート電圧Vplnwより高い。
図9の例において、強誘電体コンデンサ17および19が通常動作時に分極反転を起こさないためには、非書き込み時プレート電圧Vplnwと電位強誘電体コンデンサ17および19の抗電圧Vcとの関係を、次のように設定すればよい。
電源電圧VDD−Vplnw<Vc、かつ、Vplnw−接地電位GND<Vc
たとえば、Vplnw=(VDD−GND)/2<Vcとなるよう、非書き込み時プレート電圧Vplnwと、電位強誘電体コンデンサ17および19の抗電圧Vcとを定めれば、上記関係を満足することができる。
一方、図9の例において、データ書き込み時に強誘電体コンデンサ17および19が分極反転を起こすためには、書き込み用プレート低電圧Vplwlと強誘電体コンデンサ17および19の抗電圧Vcとの関係、および、書き込み用プレート高電圧Vplwhと上記抗電圧Vcとの関係を、それぞれ次のように設定すればよい。
電源電圧VDD−Vplwl>Vc、かつ、Vplwh−接地電位GND>Vc
たとえば、Vplwl=GND、Vplwh=VDD、VDD>Vcとなるよう、書き込み用プレート低電圧Vplwl、書き込み用プレート高電圧Vplwh、電位強誘電体コンデンサ17および19の抗電圧Vcを定めれば、上記関係を満足することができる。
図9の場合、たとえば、エラーが発生した瞬間(またはその直前)におけるデータ保持回路のデータを、強誘電体部5に記憶するよう構成することができる。このように構成すれば、エラー発生後の信頼性の低いデータではなく、エラーが発生した瞬間(またはその直前)の信頼性の高いデータを選択的に記憶しておくことができる。このため、電源を投入した場合、信頼性の高い箇所から処理を再スタートすることができる。
なお、図9の場合におけるデータ復元動作は、図2または図7の例と同様である。また、図9の例に用いられるデータ保持装置として、強誘電体コンデンサ17、19の抗電圧VcとプレートラインPLに印加される各電圧値との関係、並びに、上述のデータ記憶時の動作を除き、図2および図7の例に用いられるデータ保持装置と同じ構成のものを使用することができる。
また、上述の各実施形態においては、データ保持回路に保持されているデータを、強誘電体記憶部に記憶するよう構成したが、データ保持回路を通過中のデータを強誘電体記憶部に記憶するよう構成することもできる。要はデータ保持回路に存するデータを強誘電体回路に記憶すればよい。
また、上述の各実施形態においては、データ保持回路に存するデータに対応した分極状態を強誘電体部に記憶させるために、第1の強誘電体コンデンサ、または、第1および第2の強誘電体コンデンサの他端に書き込み用信号を付与するよう構成したが、この発明はこれに限定されるものではない。
要は、第1の強誘電体コンデンサ、または、第1および第2の強誘電体コンデンサの一端の電位に対する他端の電位に基づいて、データ保持回路に存するデータに対応した分極状態を、第1の強誘電体コンデンサ、または、第1および第2の強誘電体コンデンサに記憶させるよう構成すればよい。
図10は、第1の強誘電体コンデンサ、または、第1および第2の強誘電体コンデンサの一端に一定のプレートライン電圧Vplを与えるだけで、常にデータ保持回路に存するデータに対応した分極状態を強誘電体記憶部に記憶させる場合のタイミングチャートの一例である。図10に基づいて、データ記憶動作(データ書き込み時の動作)におけるデータ保持装置の動作を説明する。
前述のように、図2、図7および図9の例では、データ保持回路のデータを強誘電体記憶部に書き込む際に、通常動作時における信号とは異なる書き込み用信号81または91を、プレートラインPLに与えるようにしている。
しかし、図10の例では、データ保持回路のデータを強誘電体記憶部に書き込む際にも、通常動作時と同じ一定の電圧すなわちプレートライン電圧Vpl、をプレートラインPLに与え続けているだけである。
図10の例において、データ保持回路のデータすなわち出力データQが変化するごとに強誘電体コンデンサ17および19が分極反転を起こすためには、プレート電圧Vplと強誘電体コンデンサ17および19の抗電圧Vcとの関係を次のように設定すればよい。
電源電圧VDD−Vpl>Vc、かつ、Vpl−接地電位GND>Vc
たとえば、Vc<Vpl=(電源電圧VDD−接地電位GND)/2となるよう、プレート電圧Vpl、強誘電体コンデンサ17および19の抗電圧Vcを定めれば、上記関係を満足することができる。
このように構成すれば、図10に示すように、データ保持回路の出力データQが接地電位GNDから電源電圧VDDに変化すると(図10の93参照)自動的に強誘電体コンデンサ17および19の分極方向がそれぞれ反転し、データ保持回路の出力データQが電源電位VDDから接地電位GNDに変化すると(図10の95参照)自動的に強誘電体コンデンサ17および19の分極方向がそれぞれ再反転する。
すなわち、プレートラインPLに一定のプレートライン電圧Vplを与えておくだけで、常にデータ保持回路に存するデータに対応した分極状態を強誘電体記憶部に記憶させることができる。したがって、電源遮断前に特に書き込み用信号を与えなくても、電源遮断直前のデータ保持回路に存するデータに対応した分極状態を、強誘電体記憶部に記憶させることができる。
なお、図10の場合におけるデータ復元動作は、図2または図7の例と同様である。また、図10の例に用いられるデータ保持装置として、強誘電体コンデンサ17、19の抗電圧VcとプレートラインPLに印加される電圧値との関係、並びに、上述のデータ記憶時の動作を除き、図2および図7の例に用いられるデータ保持装置と同じ構成のものを使用することができる。
この発明によるデータ保持装置は、主信号路に配置されたインバータ回路と帰還路に配置されたインバータ回路とを直列にループ状に接続することによってデータを保持可能としたデータ保持回路、を備えたデータ保持装置であって、帰還路に配置されたインバータ回路の出力ノードと主信号路に配置されたインバータ回路の入力ノードとの間に配置され、データ保持時には継状態となりデータ通過時には断状態となるよう継断制御される第1の継断用ゲートと、帰還路に配置されたインバータ回路の出力ノードにその一端が接続された第1の強誘電体コンデンサと、を備え、第1の強誘電体コンデンサの他端に書き込み用信号を付与することにより、データ保持回路に保持されているデータに対応した分極状態を第1の強誘電体コンデンサに記憶させ、当該他端に読み出し用信号を付与することにより、第1の強誘電体コンデンサに記憶させてあった分極状態に対応したデータをデータ保持回路に復元させるよう構成したこと、を特徴とする。
したがって、データ通過時に、第1の継断用ゲートは断状態となるから、主信号路に配置されたインバータ回路の入力ノードと第1の強誘電体コンデンサとが切り離された状態となる。このため、入力データが変化すると、主信号路に配置されたインバータ回路の入力ノードの電位は、第1の強誘電体コンデンサの容量の影響を受けることなく、速やかに変化する。
すなわち、電源が遮断されてもデータを保持することができ、かつ、高速動作時におけるデータ保持の信頼性が高いデータ保持装置を実現することができる。
また、第1の継断用ゲートは、主信号路に配置されたインバータ回路の入力ノードにおける、入力データと帰還信号との競合を防止する機能もあるから、少ない素子数で機能の高いデータ保持装置を得ることができる。
さらに、第1の継断用ゲートを継断制御するための信号として、データ保持状態とデータ通過状態とを切り替えるためのクロックパルスを用いることができるから、専用の信号を生成する必要がなく、装置全体の回路構成を単純化することができる。
また、データ通過時に入力データが変化しても第1の強誘電体コンデンサの分極状態は変化しないから、分極状態の変動による第1の強誘電体コンデンサの劣化を抑えることができる。
この発明によるデータ保持装置においては、帰還路に配置されたインバータ回路の入力ノードにその一端が接続された第2の強誘電体コンデンサを備え、第1および第2の強誘電体コンデンサの他端に書き込み用信号を付与することにより、データ保持回路に保持されているデータに対応した分極状態を第1および第2の強誘電体コンデンサに記憶させ、当該他端に読み出し用信号を付与することにより、第1および第2の強誘電体コンデンサに記憶させてあった分極状態に対応したデータをデータ保持回路に復元させるよう構成したこと、を特徴とする。
したがって、データ保持回路に保持されているデータに対応した分極状態を2つの強誘電体コンデンサに、それぞれ記憶させておき、これらの分極状態に基づいてデータ復元させるから、データ復元の信頼性が高い。
この発明によるデータ保持装置においては、第2の継断用ゲートであって、データ保持時には継状態となりデータ通過時には断状態となるよう継断制御される第2の継断用ゲートと、第2の継断用ゲートを介して、帰還路に配置されたインバータ回路の入力ノードに、その一端が接続された第2の強誘電体コンデンサとを備え、第1および第2の強誘電体コンデンサの他端に書き込み用信号を付与することにより、データ保持回路に保持されているデータに対応した分極状態を第1および第2の強誘電体コンデンサに記憶させ、当該他端に読み出し用信号を付与することにより、第1および第2の強誘電体コンデンサに記憶させてあった分極状態に対応したデータをデータ保持回路に復元させるよう構成したこと、を特徴とする。
したがって、データ保持回路に保持されているデータに対応した分極状態を2つの強誘電体コンデンサに、それぞれ記憶させておき、これらの分極状態に基づいてデータ復元させるから、データ復元の信頼性が高い。
また、データ通過時に、第2の継断用ゲートは断状態となるから、帰還路に配置されたインバータ回路の入力ノードと第2の強誘電体コンデンサとが切り離された状態となる。このため、主信号路に配置されたインバータ回路の出力が、速やかに、帰還路に配置されたインバータ回路の入力ノードに到達する。
このため、データ通過状態からデータ保持状態に移行する際のデータの確定を速やかに行うことが可能となる。
また、第2の継断用ゲートを継断制御するための信号は、第1の継断用ゲートを継断制御するための信号と同じく、データ保持状態とデータ通過状態とを切り替えるためのクロックパルスを用いることができるから、専用の信号を生成する必要がなく、装置全体の回路構成を単純化することができる。
さらに、データ通過時に入力データが変化しても第2の強誘電体コンデンサの分極状態は変化しないから、分極状態の変動による第2の強誘電体コンデンサの劣化を抑えることができる。
この発明によるデータ保持装置は、読み出し用信号が付与されると、記憶しているデータに対応した量の電荷を電荷放出ノードに放出するデータ記憶回路と、放出された電荷によって電荷放出ノードに生ずる電圧に基づいて、データ記憶回路に記憶されていたデータの内容を復元するデータ復元回路と、実質的に電荷放出ノードに接続されるドレイン領域、を有する電界効果トランジスタであって、ドレイン領域から基部半導体領域への接合方向が、放出された電荷にとって順方向となるような接合部を有する電界効果トランジスタと、を備えたデータ保持装置であって、データ記憶回路に対する読み出し用信号の付与を行うと同時にまたはその前に、電界効果トランジスタのソース領域に付与すべきソース電圧と実質的に同一の電圧の基部半導体領域への付与を開始し、データ記憶回路に対する読み出し用信号の付与を行った後、ソース領域にソース電圧を付与するよう構成したこと、を特徴とする。
したがって、データ記憶回路への読み出し用信号の付与に伴って電荷が放出されたときには電界効果トランジスタの基部半導体領域にソース電圧と実質的に同一の電圧が付与されているから、放出された電荷が基部半導体領域に流出することはない。このため、データ記憶回路の電荷放出ノードには、放出された電荷に対応する電圧が生ずる。
すなわち、データ記憶回路に対する読み出し用信号の付与を行った後に電界効果トランジスタの電源をONにしなければならないような場合であっても、電荷が電荷放出ノードに留まるから、データ復元回路を用いて、データ記憶回路に記憶されていたデータの内容を確実に復元することができる。
この発明によるデータ保持装置においては、データ記憶回路は、強誘電体コンデンサを備えており、電荷放出ノードは強誘電体コンデンサの一端であり、読み出し用信号は強誘電体コンデンサの他端に付与され、データ復元回路は、電荷放出ノードに接続される入力ノード、を有する第1のインバータ回路であり、電界効果トランジスタを有する第2のインバータ回路であって、その入力ノードは第1のインバータ回路の出力ノードに接続され、その出力ノードは電荷放出ノードに接続される、第2のインバータ回路を備えたこと、を特徴とする。
第1および第2のインバータ回路を直列にループ状に接続したデータ保持回路に、強誘電体コンデンサに記憶していたデータを復元する場合、第2のインバータ回路の電源を遮断した状態で読み出し用信号の付与を行うことで、強誘電体コンデンサから電荷放出ノードに放出された電荷と第2のインバータ回路の出力とが競合することを防止することができるが、このような場合においても、電荷放出ノードに放出された電荷が第2のインバータ回路を構成する電界効果トランジスタの基部半導体領域に流出することを防止することができる。したがって、データ復元の際の信号検出マージンが大きく、動作の安定性が極めて高い。
また、データ復元の際の信号検出マージンが大きいので、小容量の強誘電体コンデンサを用いることができる。このため、データ保持回路の動作速度の低下を抑えることができる。
また、データ復元の際の信号検出マージンが大きいので、読み出し用信号の付与時間を短縮したり、第2のインバータ回路の電源投入タイミングを前倒しすることが可能となる。このため、データ復元のための時間を短縮することができる。
なお、請求項および明細書において「基部半導体領域」とは、ソース領域およびドレイン領域の導電型と異なる導電型の半導体領域であって、ソース領域およびドレイン領域が直接その中に形成されている半導体領域を言う。実施形態においては、pMOSFETのウェル領域が、これに該当する。
上記においては、本発明を好ましい実施形態として説明したが、各用語は、限定のために用いたのではなく、説明のために用いたものであって、本発明の範囲および精神を逸脱することなく、添付のクレームの範囲において、変更することができるものである。
【図面の簡単な説明】
図1は、この発明の一実施形態によるデータ保持装置1を示す回路図である。
図2は、図1に示すデータ保持装置1の動作を説明するためのタイミングチャートである。
図3Aは、データを強誘電体記憶部5に記憶させる場合の動作を説明するための図面である。図3B〜図3Cは、強誘電体記憶部5からデータを復元する場合の動作を説明するための図面である。
図4は、この発明の他の実施形態によるデータ保持装置21を示す回路図である。
図5は、この発明のさらに他の実施形態によるデータ保持装置31を示す回路図である。
図6は、インバータ回路43の実体的な構成を示す模式図である。
図7は、図5に示すデータ保持装置31の動作を説明するためのタイミングチャートである。
図8は、データ保持装置31におけるデータ読み出しの際、強誘電体コンデンサ17の一端17aに生ずる電圧V1、電圧V2を表した図面である。
図9は、この発明のさらに他の実施形態によるデータ保持装置のデータ記憶時における動作を説明するためのタイミングチャートである。
図10は、この発明のさらに他の実施形態によるデータ保持装置のデータ記憶時における動作を説明するためのタイミングチャートである。
図11は、強誘電体コンデンサを用いた従来の回路901を示す図面である。
図12Aは、従来の回路901を構成するインバータ回路909を示す回路図である。図12Bは、インバータ回路909を構成するpMOSFET915の実体的構成を示す模式図である。
図13は、従来の回路909におけるデータ読み出しの際、強誘電体コンデンサ911の一端911aに生ずる電圧V1、電圧V2を表した図面である。
Claims (20)
- 主信号路に配置されたインバータ回路と帰還路に配置されたインバータ回路とを直列にループ状に接続することによってデータを保持可能としたデータ保持回路、を備えたデータ保持装置であって、
帰還路に配置されたインバータ回路の出力ノードと主信号路に配置されたインバータ回路の入力ノードとの間に配置され、データ保持時には継状態となりデータ通過時には断状態となるよう継断制御される第1の継断用ゲートと、
帰還路に配置されたインバータ回路の出力ノードと第1の継断用ゲートとの間にその一端が接続された第1の強誘電体コンデンサと、を備え、
第1の強誘電体コンデンサの他端に書き込み用信号を付与することにより、データ保持回路に保持されているデータに対応した分極状態を第1の強誘電体コンデンサに記憶させ、当該他端に読み出し用信号を付与することにより、第1の強誘電体コンデンサに記憶させてあった分極状態に対応したデータをデータ保持回路に復元させるよう構成したこと、
を特徴とするデータ保持装置。 - 請求項1のデータ保持装置において、
帰還路に配置されたインバータ回路の入力ノードにその一端が接続された第2の強誘電体コンデンサを備え、
第1および第2の強誘電体コンデンサの他端に書き込み用信号を付与することにより、データ保持回路に保持されているデータに対応した分極状態を第1および第2の強誘電体コンデンサに記憶させ、当該他端に読み出し用信号を付与することにより、第1および第2の強誘電体コンデンサに記憶させてあった分極状態に対応したデータをデータ保持回路に復元させるよう構成したこと、
を特徴とするもの。 - 主信号路に配置されたインバータ回路と帰還路に配置されたインバータ回路とを直列にループ状に接続することによってデータを保持可能としたデータ保持回路、を備えたデータ保持装置であって、
帰還路に配置されたインバータ回路の出力ノードと主信号路に配置されたインバータ回路の入力ノードとの間に配置され、データ保持時には継状態となりデータ通過時には断状態となるよう継断制御される第1の継断用ゲートと、
帰還路に配置されたインバータ回路の出力ノードにその一端が接続された第1の強誘電体コンデンサと、を備え、
第1の強誘電体コンデンサの他端に書き込み用信号を付与することにより、データ保持回路に保持されているデータに対応した分極状態を第1の強誘電体コンデンサに記憶させ、当該他端に読み出し用信号を付与することにより、第1の強誘電体コンデンサに記憶させてあった分極状態に対応したデータをデータ保持回路に復元させるよう構成した、
データ保持装置において、
第2の継断用ゲートであって、データ保持時には継状態となりデータ通過時には断状態となるよう継断制御される第2の継断用ゲートと、
第2の継断用ゲートを介して、帰還路に配置されたインバータ回路の入力ノードに、その一端が接続された第2の強誘電体コンデンサとを備え、
第1および第2の強誘電体コンデンサの他端に書き込み用信号を付与することにより、データ保持回路に保持されているデータに対応した分極状態を第1および第2の強誘電体コンデンサに記憶させ、当該他端に読み出し用信号を付与することにより、第1および第2の強誘電体コンデンサに記憶させてあった分極状態に対応したデータをデータ保持回路に復元させるよう構成したこと、
を特徴とするもの。 - 請求項1のデータ保持装置において、
前記帰還路に配置されたインバータ回路は、前記第1の強誘電体コンデンサの一端に接続されるドレイン領域、を有する電界効果トランジスタであって、ドレイン領域から基部半導体領域への接合方向が、前記読み出し用信号の付与によって前記第1の強誘電体コンデンサの一端に放出された電荷にとって順方向となるような接合部を有する電界効果トランジスタ、を備え、
前記読み出し用信号の付与を行うと同時にまたはその前に、前記電界効果トランジスタのソース領域に付与すべきソース電圧と実質的に同一の電圧の前記基部半導体領域への付与を開始し、前記読み出し用信号の付与を行った後、前記ソース領域にソース電圧を付与するよう構成したこと、
を特徴とするもの。 - 請求項1のデータ保持装置において、
前記第1の継断用ゲートは、前記第1の強誘電体コンデンサの一端に接続されるドレイン領域、を有する電界効果トランジスタであって、ドレイン領域から基部半導体領域への接合方向が、前記読み出し用信号の付与によって前記第1の強誘電体コンデンサの一端に放出された電荷にとって順方向となるような接合部を有する電界効果トランジスタ、を備え、
前記読み出し用信号の付与を行うと同時にまたはその前に、前記電界効果トランジスタのソース領域に付与すべきソース電圧と実質的に同一の電圧の前記基部半導体領域への付与を開始し、前記読み出し用信号の付与を行った後、前記ソース領域にソース電圧を付与するよう構成したこと、
を特徴とするもの。 - 請求項1のデータ保持装置において、
前記帰還路に配置されたインバータ回路および前記第1の継断用ゲートは、前記第1の強誘電体コンデンサの一端に接続されるドレイン領域、を有する電界効果トランジスタであって、ドレイン領域から基部半導体領域への接合方向が、前記読み出し用信号の付与によって前記第1の強誘電体コンデンサの一端に放出された電荷にとって順方向となるような接合部を有する電界効果トランジスタ、をそれぞれ備え、
前記読み出し用信号の付与を行うと同時にまたはその前に、前記電界効果トランジスタのソース領域に付与すべきソース電圧と実質的に同一の電圧の前記基部半導体領域への付与を開始し、前記読み出し用信号の付与を行った後、前記ソース領域にソース電圧を付与するよう構成したこと、
を特徴とするもの。 - 請求項6のデータ保持装置において、
前記電界効果トランジスタは、pMOS型電界効果トランジスタであること、
を特徴とするもの。 - 請求項2のデータ保持装置において、
前記帰還路に配置されたインバータ回路は、前記第1の強誘電体コンデンサの一端に接続されるドレイン領域、を有する電界効果トランジスタであって、ドレイン領域から基部半導体領域への接合方向が、前記読み出し用信号の付与によって前記第1の強誘電体コンデンサの一端に放出された電荷にとって順方向となるような接合部を有する電界効果トランジスタ、を備え、
前記読み出し用信号の付与を行うと同時にまたはその前に、前記電界効果トランジスタのソース領域に付与すべきソース電圧と実質的に同一の電圧の前記基部半導体領域への付与を開始し、前記読み出し用信号の付与を行った後、前記ソース領域にソース電圧を付与するよう構成したこと、
を特徴とするもの。 - 請求項2のデータ保持装置において、
前記第1の継断用ゲートは、前記第1の強誘電体コンデンサの一端に接続されるドレイン領域、を有する電界効果トランジスタであって、ドレイン領域から基部半導体領域への接合方向が、前記読み出し用信号の付与によって前記第1の強誘電体コンデンサの一端に放出された電荷にとって順方向となるような接合部を有する電界効果トランジスタ、を備え、
前記読み出し用信号の付与を行うと同時にまたはその前に、前記電界効果トランジスタのソース領域に付与すべきソース電圧と実質的に同一の電圧の前記基部半導体領域への付与を開始し、前記読み出し用信号の付与を行った後、前記ソース領域にソース電圧を付与するよう構成したこと、
を特徴とするもの。 - 請求項2のデータ保持装置において、
前記帰還路に配置されたインバータ回路および前記第1の継断用ゲートは、前記第1の強誘電体コンデンサの一端に接続されるドレイン領域、を有する電界効果トランジスタであって、ドレイン領域から基部半導体領域への接合方向が、前記読み出し用信号の付与によって前記第1の強誘電体コンデンサの一端に放出された電荷にとって順方向となるような接合部を有する電界効果トランジスタ、をそれぞれ備え、
前記読み出し用信号の付与を行うと同時にまたはその前に、前記電界効果トランジスタのソース領域に付与すべきソース電圧と実質的に同一の電圧の前記基部半導体領域への付与を開始し、前記読み出し用信号の付与を行った後、前記ソース領域にソース電圧を付与するよう構成したこと、
を特徴とするもの。 - 請求項2のデータ保持装置において、
前記主信号路に配置されたインバータ回路は、前記第2の強誘電体コンデンサの一端に接続されるドレイン領域、を有する電界効果トランジスタであって、ドレイン領域から基部半導体領域への接合方向が、前記読み出し用信号の付与によって前記第2の強誘電体コンデンサの一端に放出された電荷にとって順方向となるような接合部を有する電界効果トランジスタ、を備え、
前記読み出し用信号の付与を行うと同時にまたはその前に、前記電界効果トランジスタのソース領域に付与すべきソース電圧と実質的に同一の電圧の前記基部半導体領域への付与を開始し、前記読み出し用信号の付与を行った後、前記ソース領域にソース電圧を付与するよう構成したこと、
を特徴とするもの。 - 請求項2のデータ保持装置において、
前記帰還路に配置されたインバータ回路および前記第1の継断用ゲートは、前記第1の強誘電体コンデンサの一端に接続されるドレイン領域、を有する電界効果トランジスタであって、ドレイン領域から基部半導体領域への接合方向が、前記読み出し用信号の付与によって前記第1の強誘電体コンデンサの一端に放出された電荷にとって順方向となるような接合部を有する電界効果トランジスタ、をそれぞれ備え、
前記主信号路に配置されたインバータ回路は、前記第2の強誘電体コンデンサの一端に接続されるドレイン領域、を有する電界効果トランジスタであって、ドレイン領域から基部半導体領域への接合方向が、前記読み出し用信号の付与によって前記第2の強誘電体コンデンサの一端に放出された電荷にとって順方向となるような接合部を有する電界効果トランジスタ、を備え、
前記読み出し用信号の付与を行うと同時にまたはその前に、前記電界効果トランジスタのソース領域に付与すべきソース電圧と実質的に同一の電圧の前記基部半導体領域への付与を開始し、前記読み出し用信号の付与を行った後、前記ソース領域にソース電圧を付与するよう構成したこと、
を特徴とするもの。 - 請求項12のデータ保持装置において、
前記電界効果トランジスタは、pMOS型電界効果トランジスタであること、
を特徴とするもの。 - 読み出し用信号が付与されると、記憶しているデータに対応した量の電荷を電荷放出ノードに放出するデータ記憶回路と、
前記放出された電荷によって電荷放出ノードに生ずる電圧に基づいて、データ記憶回路に記憶されていたデータの内容を復元するデータ復元回路と、
実質的に電荷放出ノードに接続されるドレイン領域、を有する電界効果トランジスタであって、ドレイン領域から基部半導体領域への接合方向が、前記放出された電荷にとって順方向となるような接合部を有する電界効果トランジスタと、
を備えたデータ保持装置であって、
データ記憶回路に対する読み出し用信号の付与を行うと同時にまたはその前に、前記電界効果トランジスタのソース領域に付与すべきソース電圧と実質的に同一の電圧の前記基部半導体領域への付与を開始し、データ記憶回路に対する読み出し用信号の付与を行った後、前記ソース領域にソース電圧を付与するよう構成したこと、
を特徴とするデータ保持装置。 - 請求項14のデータ保持装置において、
前記データ記憶回路は、強誘電体コンデンサを備えており、
前記電荷放出ノードは強誘電体コンデンサの一端であり、
前記読み出し用信号は強誘電体コンデンサの他端に付与され、
前記データ復元回路は、前記電荷放出ノードに接続される入力ノード、を有する第1のインバータ回路であり、
前記電界効果トランジスタを有する第2のインバータ回路であって、その入力ノードは第1のインバータ回路の出力ノードに接続され、その出力ノードは前記電荷放出ノードに接続される、第2のインバータ回路を備えたこと、
を特徴とするもの。 - 請求項15のデータ保持装置において、
前記電界効果トランジスタは、pMOS型電界効果トランジスタであること、
を特徴とするもの。 - 主信号路に配置されたインバータ回路と帰還路に配置されたインバータ回路とを直列にループ状に接続することによってデータを保持可能としたデータ保持回路、を備えたデータ保持装置であって、
帰還路に配置されたインバータ回路の出力ノードと主信号路に配置されたインバータ回路の入力ノードとの間に配置され、データ保持時には継状態となりデータ通過時には断状態となるよう継断制御される第1の継断用ゲートと、
帰還路に配置されたインバータ回路の出力ノードと第1の継断用ゲートとの間にその一端が接続された第1の強誘電体コンデンサと、を備え、
第1の強誘電体コンデンサの一端の電位に対する他端の電位に基づいて、データ保持回路に存するデータに対応した分極状態を第1の強誘電体コンデンサに記憶させ、当該他端に読み出し用信号を付与することにより、第1の強誘電体コンデンサに記憶させてあった分極状態に対応したデータをデータ保持回路に復元させるよう構成したこと、
を特徴とするデータ保持装置。 - 読み出し用信号が付与されると、記憶しているデータに対応した量の電荷を電荷放出ノードに放出するデータ記憶回路と、
前記放出された電荷によって電荷放出ノードに生ずる電圧に基づいて、データ記憶回路に記憶されていたデータの内容を復元するデータ復元回路と、
実質的に電荷放出ノードに接続されるドレイン領域、を有する電界効果トランジスタであって、ドレイン領域から基部半導体領域への接合方向が、前記放出された電荷にとって順方向となるような接合部を有する電界効果トランジスタと、
を備えたデータ保持装置、を用いたデータ読み出し方法であって、
データ記憶回路に対する読み出し用信号の付与を行うと同時にまたはその前に、前記電界効果トランジスタのソース領域に付与すべきソース電圧と実質的に同一の電圧の前記基部半導体領域への付与を開始し、データ記憶回路に対する読み出し用信号の付与を行った後、前記ソース領域にソース電圧を付与するよう構成したこと、
を特徴とするデータ読み出し方法。 - 請求項18のデータ読み出し方法において、
前記データ記憶回路は、強誘電体コンデンサを備えており、
前記電荷放出ノードは強誘電体コンデンサの一端であり、
前記読み出し用信号は強誘電体コンデンサの他端に付与され、
前記データ復元回路は、前記電荷放出ノードに接続される入力ノード、を有する第1のインバータ回路であり、
前記データ保持装置は、前記電界効果トランジスタを有する第2のインバータ回路であって、その入力ノードは第1のインバータ回路の出力ノードに接続され、その出力ノードは前記電荷放出ノードに接続される、第2のインバータ回路を備えたこと、
を特徴とするもの。 - 請求項19のデータ読み出し方法において、
前記電界効果トランジスタは、pMOS型電界効果トランジスタであること、
を特徴とするもの。
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