JP2004071145A - 同期型半導体メモリ装置の入力バッファー - Google Patents
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Abstract
【課題】 セルフリフレッシュモードで入力バッファーに流れる電流を減少させることのできる同期型半導体メモリ装置の入力バッファーを提供すること。
【解決手段】 差動増幅器型入力バッファーと低電流型入力バッファーを具備して、ノーマルモードでは、前記差動増幅器型入力バッファーを動作させ、セルフリフレッシュモードでは、前記低電流型入力バッファーを動作させることによって、セルフリフレッシュモードで入力バッファーに流れる電流を減少させることができる同期型半導体メモリ装置の入力バッファー。前記同期型半導体メモリ装置の入力バッファーによれば、セルフリフレッシュモードで入力バッファーに流れる電流が非常に小さいので同期型半導体メモリ装置の電力消費を減らすことができる。
【選択図】 図1
【解決手段】 差動増幅器型入力バッファーと低電流型入力バッファーを具備して、ノーマルモードでは、前記差動増幅器型入力バッファーを動作させ、セルフリフレッシュモードでは、前記低電流型入力バッファーを動作させることによって、セルフリフレッシュモードで入力バッファーに流れる電流を減少させることができる同期型半導体メモリ装置の入力バッファー。前記同期型半導体メモリ装置の入力バッファーによれば、セルフリフレッシュモードで入力バッファーに流れる電流が非常に小さいので同期型半導体メモリ装置の電力消費を減らすことができる。
【選択図】 図1
Description
本発明は、同期型半導体メモリ装置の入力バッファー(INPUT BUFFER OF A SYNCHRONOUS SEMICONDUCTOR MEMORY DEVICE)に関するもので、特にセルフリフレッシュモード(self refresh mode)で入力バッファーに流れる電流を減少させる半導体メモリ装置の入力バッファーに関するものである。
同期型半導体メモリ装置、特にDDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory)で、使用している入力バッファーは差動増幅器型(differential amplifier type)入力バッファーであり、オン状態(on state)で、この差動増幅器型入力バッファーに流れる電流は、200μA以上になる。セルフリフレッシュモードでDDR SDRAMに流れる全体の電流は約2μA程度なので、セルフリフレッシュモードでは入力バッファーに流れる電流が全体の電流の相当な部分を占める。
従来の同期型半導体メモリ装置は、セルフリフレッシュモードでもノーマルモード(normal mode)と同一な差動増幅器型入力バッファーを使用するために、電力消費が激しかった。
本発明の目的は、セルフリフレッシュモードで入力バッファーに流れる電流を減少させることのできる同期型半導体メモリ装置の入力バッファーを提供することである。
本発明の一つの実施形態による同期型半導体メモリ装置の入力バッファーは、差動増幅器型入力バッファーと低電流型入力バッファーとを具備する。ノーマルモードでは、前記差動増幅器型入力バッファーが動作し、セルフリフレッシュモードでは、前記低電流型入力バッファーが動作する。
本発明の他の実施形態による同期型半導体メモリ装置の入力バッファーは、外部クロックイネーブル信号とセルフリフレッシュ制御信号を受信し、受信された前記外部クロックイネーブル信号と第1基準電圧との差を増幅する第1入力バッファー、前記セルフリフレッシュ制御信号を受信し、遅延されたセルフリフレッシュ制御信号を発生させる遅延回路、前記外部クロックイネーブル信号と前記遅延されたセルフリフレッシュ制御信号を受信し、受信された前記外部クロックイネーブル信号と第2基準電圧との差を増幅する第2入力バッファー、及び前記第1入力バッファーの出力信号と前記第2入力バッファーの出力信号を受信して論理和演算を実行して内部クロックイネーブル信号を発生させるOR回路を具備する。ノーマルモードでは、前記第1入力バッファーを動作させ、セルフリフレッシュモードでは、前記第2入力バッファーを動作させることによって、セルフリフレッシュモードで入力バッファーに流れる電流を減少させることができることを特徴とする。
望ましくは、前記第1入力バッファーは差動増幅器型入力バッファーであり、前記第2入力バッファーは低電流型入力バッファーである場合もある。
望ましくは、前記第2入力バッファーはバゼース型(Bazes type)入力である場合もある。
前記第1入力バッファーは前記外部クロックイネーブル信号と前記第1基準電圧を受信し、この二つの信号の差を増幅し、その出力信号を発生させる第1差動増幅器、前記セルフリフレッシュ制御信号を受信し、反転させる第1インバータ、前記第1インバータの出力信号受信するゲート端子と前記第1差動増幅器に連結されたドレーン端子と接地電圧が入力されるソース端子を持つ第1NMOSトランジスター、及び前記第1インバータの出力信号を受信するゲート端子と電源電圧が入力されるソース端子と前記第1差動増幅器の出力端子に連結されたドレーン端子を持つ第1PMOSトランジスターを具備する。
前記第2入力バッファーは前記外部クロックイネーブル信号と前記第2基準電圧を受信し、この二つの信号の差を増幅し、その出力信号を発生させる第1差動増幅器、前記遅延されたセルフリフレッシュ制御信号を受信し、反転させる第1インバータ、前記第1インバータの出力信号を受信するゲート端子と前記第1差動増幅器に連結されたドレーン端子と電源電圧が入力されるソース端子を持つ第1PMOSトランジスター、前記第1インバータの出力信号を受信するゲート端子と接地電圧が入力されるソース端子と前記第1差動増幅器の出力端子に連結されたドレーン端子を持つ第1NMOSトランジスターを具備する。
前記第1差動増幅器は、前記第1PMOSトランジスターのドレーン端子に連結されたソース端子と第1ノードに連結されたゲート端子を持つ第2PMOSトランジスター、前記第2PMOSトランジスターのドレーン端子に連結されたソース端子と前記外部クロックイネーブル信号が入力されるゲート端子と前記第1ノードに連結されたドレーン端子を持つ第3PMOSトランジスター、前記第2PMOSトランジスターのドレーン端子に連結されたソース端子と前記第2基準電圧が入力されるゲート端子を持つ第4PMOSトランジスター、前記第1ノードに連結されたドレーン端子と前記外部クロックイネーブル信号が入力されるゲート端子を持つ第2NMOSトランジスター、前記第4PMOSトランジスターのドレーン端子に連結されたドレーン端子と前記第2基準電圧が入力されるゲート端子を持つ第3NMOSトランジスター、及び前記第2NMOSトランジスターと前記第3NMOSトランジスターのソース端子に共通で連結されたドレーン端子と前記第1ノードに連結されたゲート端子と接地電圧が入力されるソース端子を持つ第4NMOSトランジスターを具備する.そして、前記第3PMOSトランジスターのドレーン端子から前記第1増幅器の出力信号が出力される。
本発明による同期型半導体メモリ装置の入力バッファーによれば、セルフリフレッシュモードで入力バッファーに流れる電流が非常に小さいため、同期型半導体メモリ装置の電力消費を減らすことができる。
以下、添付した図面を参照して、本発明の好適な実施の形態による同期型半導体メモリ装置の入力バッファーについて説明する。
図1は、差動増幅器型入力バッファーとバゼース型(Bazes type)入力バッファーを持つ本発明の好適な実施の形態による入力バッファー示した図面である。図1を参照すると、外部クロックイネーブル信号(CKE)、基準電圧(VREF1)、及びセルフリフレッシュ制御信号(PSELF)を受信して増幅し、その出力信号(DBOUT)を発生させる差動増幅器型入力バッファー(10)、セルフリフレッシュ制御信号(PSELF)を受信して遅延されたセルフリフレッシュ制御信号(PSELFD)を発生させる遅延回路(30)、及び外部クロックイネーブル信号(CKE)、基準電圧(VREF2)、遅延されたセルフリフレッシュ制御信号(PSELFD)を受信して増幅し、その出力信号(BBOUT)を発生させるバゼース型入力バッファー(20)、及び差動増幅器型入力バッファー(10)の出力信号(DBOUT)とバゼース型入力バッファー(20)の出力信号(BBOUT)を受信し、論理和演算を実行し、内部クロックイネーブル信号(PCKE)を発生させるOR回路(40)を具備する。
図2は、図1の差動増幅器型入力バッファー(10)の一実施形態を示す図面である。図2を参照すると、外部クロックイネーブル信号(CKE)と基準電圧(VREF1)を受信して二つの信号の差を増幅し、その出力信号(DBOUT)を発生させる差動増幅器(12)、セルフリフレッシュ制御信号(PSELF)を受信し、反転させるインバータ(INV1)、インバータ(INV1)の出力信号(IPSELF)を受信するゲート端子と差動増幅器(12)に連結されたドレーン端子と接地電圧(VSS)が入力されるソース端子を持つNMOSトランジスター(MN1)、インバータ(INV1)の出力信号(IPSELF)を受信するゲート端子と電源電圧(VDD)が入力されたソース端子と差動増幅器(12)の出力ノードに連結されたドレーン端子を持つPMOSトランジスター(MP1)を具備する。
図3は、図1の差動増幅器型入力バッファー(10)の他の実施形態を示した図面である。図3を参照すると、外部クロックイネーブル信号(CKE)と基準電圧(VREF1)を受信して二つの信号の差を増幅し、その出力信号(DBOUT)を発生させる差動増幅器(13)、セルフリフレッシュ制御信号(PSELF)を受信するゲート端子と差動増幅器(13)に連結されたドレーン端子と電源電圧(VDD)が入力されるソース端子を持つPMOSトランジスター(MP2)、セルフリフレッシュ制御信号(PSELF)を受信するゲート端子と接地電圧(VSS)が入力されたソース端子と差動増幅器(13)の出力ノード(NDO)に連結されたドレーン端子を持つNMOSトランジスター(MN2)を具備する。
図4は、図1の差動増幅器型入力バッファー(10)の更に他の実施形態を示した図面であり、図2の差動増幅器型入力バッファーを構成する差動増幅器(12)が二重に存在する構造をしている。図4の差動増幅器型入力バッファーは外部クロックイネーブル信号(CKE)と基準電圧(VREF1)を受信して二つの信号の差を増幅し,出力ノード(NDO)にその出力信号(DBOUT)を発生させる差動増幅器(14)、セルフリフレッシュ制御信号(PSELF)を受信し、反転させるインバータ(INV4)、インバータ(INV4)の出力信号(IPSELF)を受信するゲート端子と差動増幅器(14)に連結されたドレーン端子と接地電圧(VSS)が入力されるソース端子を持つNMOSトランジスター(MN3)、外部クロックイネーブル信号(CKE)と基準電圧(VREF1)を受信して二つの信号の差を増幅し、出力ノード(NDO)にその出力信号(DBOUT)を発生させる差動増幅器(15)、インバータ(INV4)の出力信号(IPSELF)を受信するゲート端子と差動増幅器(15)に連結されたドレーン端子と接地電圧(VSS)が入力されるソース端子を持つNMOSトランジスター(MN4)、インバータ(INV4)の出力信号(IPSELF)を受信するゲート端子と電源電圧(VDD)が入力されたソース端子と差動増幅器(15)の出力ノード(NDO)に連結されたドレーン端子を持つPMOSトランジスター(MP3)を具備する。
図5は、図1のバゼース型入力バッファー(20)を示した図面である。図5を参照すると、外部クロックイネーブル信号(CKE)と基準電圧(VREF2)を受信して二つの信号の差を増幅し、出力ノード(NB0)にその出力信号(BAOUT)を発生させる差動増幅器(24)、遅延されたセルフリフレッシュ制御信号(PSELFD)を受信し、反転させるインバータ(INV6)、インバータ(INV6)の出力信号(IPSELFD)を受信するゲート端子と差動増幅器(24)に連結されたドレーン端子と電源電圧(VDD)が入力されるソース端子を持つPMOSトランジスター(MP4)、インバータ(INV6)の出力信号(IPSELFD)が入力されるゲート端子と差動増幅器(24)の出力ノード(NB0)に連結されたドレーン端子と接地電圧(VSS)が入力されるソース端子を持つNMOSトランジスター(MN5)、及びインバータ(INV6)の出力信号(IPSELFD)と差動増幅器(24)の出力信号(BAOUT)を受信し、論理積演算を実行して出力信号(BBOUT)を発生させるAND回路(25)を具備する。差動増幅器(24)とPMOSトランジスター(MP4)は、バゼース型入力バッファーの増幅部(22)を構成する。
図6は、図1に図示されている本発明の好適な実施の形態による入力バッファーが動作を説明するための各信号の波形を示すタイミング図である。
以下、図1、図2、図3、図4、図5及び図6を参照して本発明の好適な実施の形態による入力バッファーの動作について説明をする。
差動増幅器型入力バッファー(10)に使用される差動増幅器は、通常の差動増幅器であり、バゼース型入力バッファー(20)に使用される差動増幅器は、低電流差動増幅器である。ノーマルモードでは、セルフリフレッシュ制御信号(PSELF)と遅延されたセルフリフレッシュ制御信号(PSELFD)は共に“ロー”である。この時、図2のNMOSトランジスター(MN1)がオンになるので,差動増幅器型入力バッファー(10)の差動増幅器(12)はオンとなり、図5のPMOSトランジスター(MP4)がオフになるので、バゼース型入力バッファー(20)の差動増幅器(24)はオフされる。外部クロックイネーブル信号(CKE)が“ロー”になると差動増幅器(12)の出力ノード(NDO)が“ロー”となり、差動増幅器型入力バッファー(10)の出力信号(DBOUT)は“ロー”になる。その結果、内部クロックイネーブル信号(PCKE)は“ロー”になって半導体メモリ装置は、セルフリフレッシュモードに入る。以後、セルフリフレッシュ制御信号(PSELF)が“ハイ”になり、差動増幅器型入力バッファー(10)の差動増幅器(12)はオフとなる。所定時間遅延した後、遅延されたセルフリフレッシュ制御信号(PSELFD)が“ハイ”になると、図5に図示されたバゼース型入力バッファー(20)の差動増幅器(24)はオンとなる。セルフリフレッシュ制御信号(PSELF)が“ハイ”であり、遅延されたセルフリフレッシュ制御信号(PSELFD)が“ロー”のとき、二つの増幅器(12,24)は“オフ”されているが、差動増幅器型入力バッファー(10)の出力信号(DBOUT)とバゼース型入力バッファー(20)の差動増幅器(24)の出力信号(BAOUT)は、それぞれ二つの増幅器(12,24)の初期値である“ロー”であるため、内部クロックイネーブル信号(PCKE)は“ロー”を維持する。外部クロックイネーブル信号(CKE)が“ハイ”になると、バゼース型入力バッファー(20)の差動増幅器(24)の出力信号(BAOUT)と内部クロックイネーブル信号(PCKE)が“ハイ”となって半導体メモリ装置のセルフリフレッシュモードを抜け出すようになる。また、外部クロックイネーブル信号(CKE)が“ハイ”になると、セルフリフレッシュ制御信号(PSELF)は“ロー”となって差動増幅器入力バッファー(10)の差動増幅器(12)をオン状態になるように制御する。所定の時間遅延後、遅延されたセルフリフレッシュ制御信号(PSELFD)が“ロー”になると、バゼース型入力バッファー(20)の差動増幅器(24)をオフさせる。
図3に図示されている差動増幅器型入力バッファーは、差動増幅器(13)がPMOSトランジスター(MP2)によってオンになり、差動増幅器(13)の出力ノード(NDO)がNMOSトランジスター(MN2)によってリセットされることを除けば、図2に図示されている差動増幅器型入力バッファーの動作と同様であるため、説明を省略する。
図4に図示されている差動増幅器型入力バッファーは、増幅部(16,18)が二重で存在することを除けば、図2に図示されている差動増幅器型入力バッファーの動作と同様であるため、説明を省略する。
図7は、図4の差動増幅器型入力バッファーで第1増幅部(16)の構造を詳しく示した図面である。図7を参照すると、電源電圧(VDD)が入力されるソース端子を持つゲート端子とドレーン端子が連結されているPMOSトランジスター(MP5)、電源電圧(VDD)が入力されるソース端子とPMOSトランジスター(MP5)のゲート端子に連結されたゲート端子を持つPMOSトランジスター(MP6)、PMOSトランジスター(MP5)のドレーン端子に連結されたドレーン端子と外部クロックイネーブル信号(CKE)が入力されるゲート端子を持つNMOSトランジスター(MN6)、PMOSトランジスター(MP6)のドレーン端子に連結されたドレーン端子と第1基準電圧(VREF1)が入力されるゲート端子を持つNMOSトランジスター(MN7)、及びNMOSトランジスター(MN6)とNMOSトランジスター(MN7)のソース端子に共通で連結されたドレーン端子と反転されたセルフリフレッシュ制御信号(IPSELF)が入力されるゲート端子と接地電圧(VSS)に連結されたソース端子を持つNMOSトランジスター(MN8)を具備し、PMOSトランジスター(MP6)のドレーン端子に第1増幅部(16)の出力信号(DAOUT)が出力される。
図8は、図4の差動増幅器型入力バッファーで第2増幅部の構造を詳しく示した図面である。図8を参照すると、電源電圧(VDD)が入力されるソース端子と外部クロックイネーブル信号(CKE)が入力されるゲート端子を持つPMOSトランジスター(MP7)、電源電圧(VDD)が入力されるソース端子と第1基準電圧(VREF1)が入力されるゲート端子を持つPMOSトランジスター(MP8)、PMOSトランジスター(MP7)のドレーン端子に連結されたドレーン端子を持ち、ドレーン端子とゲート端子が連結された
NMOSトランジスター(MN9),PMOSトランジスター(MP7)のドレーン端子に連結されたドレーン端子とNMOSトランジスター(MN9)のゲート端子に連結されたゲート端子を持つNMOSトランジスター(MN10),及びNMOSトランジスター(MN9)とMNOSトランジスター(MN10)のソース端子に共通で連結されたドレーン端子と反転されたセルフリフレッシュ制御信号(IPSELF)が入力されるゲート端子と接地電圧(VSS)に連結されたソース端子を持つNMOSトランジスター(MN11)を具備し、PMOSトランジスター(MP8)のドレーン端子に第2増幅部(18)の出力信号(DAOUT)が出力される。
NMOSトランジスター(MN9),PMOSトランジスター(MP7)のドレーン端子に連結されたドレーン端子とNMOSトランジスター(MN9)のゲート端子に連結されたゲート端子を持つNMOSトランジスター(MN10),及びNMOSトランジスター(MN9)とMNOSトランジスター(MN10)のソース端子に共通で連結されたドレーン端子と反転されたセルフリフレッシュ制御信号(IPSELF)が入力されるゲート端子と接地電圧(VSS)に連結されたソース端子を持つNMOSトランジスター(MN11)を具備し、PMOSトランジスター(MP8)のドレーン端子に第2増幅部(18)の出力信号(DAOUT)が出力される。
図7、及び図8に図示されている第1、及び第2増幅部は、外部クロックイネーブル信号(CKE)が第1基準電圧(VREF1)より大きいと出力信号(DBOUT)は“ハイ”になり、外部クロックイネーブル信号(CKE)が第1基準電圧(VREF1)より小さいと“ロー”になる。反転されたセルフリフレッシュ制御信号(IPSELF)が“ハイ”であれば、NMOSトランジスター(MN8、MN11)がオンになって、第1、及び第2増幅部はオンになり、反転されたセルフリフレッシュ制御信号(IPSELF)が“ロー”であればNMOSトランジスター(MN8,MN11)がオフになって第1、及び第2増幅部はオフされる。
図9は、図5のバゼース型入力バッファーの増幅部(22)を詳しく示した図面である。図9を参照すると、電源電圧(VDD)が入力されるドレーン端子と反転され、遅延されたセルフリフレッシュ制御信号(IPSELFD)が入力されるゲート端子を持つPMOSトランジスター(MP9),PMOSトランジスター(MP9)のドレーン端子に連結されたソース端子とノード(NNB)に連結されたゲート端子を持つPMOSトランジスター(MP10)、PMOSトランジスター(MP10)のドレーン端子に連結されたソース端子と外部クロックイネーブル信号(CKE)が入力されるゲート端子とノード(NNB)に連結されたドレーン端子を持つPMOSトランジスター(MP11)、PMOSトランジスター(MP10)のドレーン端子に連結されたソース端子と第2基準電圧(VREF2)が入力されるゲート端子を持つPMOSトランジスター(MP12)、ノード(NNB)に連結されたドレーン端子と外部クロックイネーブル信号(CKE)が入力されるゲート端子を持つNMOSトランジスター(MN12)、PMOSトランジスター(MP12)のドレーン端子に連結されたドレーン端子と第2基準電圧(VREF2)が入力されるゲート端子を持つNMOSトランジスター(MN13)、及びNMOSトランジスター(MN12)とNMOSトランジスター(MN13)のソース端子に共通で連結されたドレーン端子とノード(NNB)に連結されたゲート端子と接地電圧(VSS)が入力されるソース端子を持つNMOSトランジスター(MN14)を具備する。PMOSトランジスター(MP12)のドレーン端子に増幅器(24)の出力信号(BAOUT)が出力される。
図9に図示されているバゼース型入力バッファーの増幅部(22)は、外部クロックイネーブル信号(CKE)が第2基準電圧(VREF2)より大きいと出力信号(BAOUT)は“ハイ”になり、外部クロックイネーブル信号(CKE)が第2基準電圧(VREF2)より小さいと“ロー”になる。図9に図示されているバゼース型入力バッファーの増幅部(22)は、オン状態で流れる電流が非常に小さいために本発明の好適な実施の形態では、セルフリフレッシュモードでバゼース型入力バッファーの増幅部(22)を使用することによって電力消費を減らすことができる。
図10Aは、従来の入力バッファーに流れる電流に対するシミュレーションの結果を示す波形であり、図10Bは、本発明の好適な実施の形態による入力バッファーに流れる電流に対するシミュレーションの結果を示す波形である。従来では、セルフリフレッシュモードでもノーマルモードで使用する差動増幅器型入力バッファーを使用しているためにセルフリフレッシュモードでもノーマルモードでと同一な電流(本シミュレーションでは、220μA)が入力バッファーに流れるが、本発明の好適な実施の形態による入力バッファーの場合、ノーマルモードでは差動増幅器型入力バッファーを使用し、セルフリフレッシュモードではバゼース型入力バッファーを使用するためにセルフリフレッシュモードで流れる電流(本シミュレーションでは、30μA)は、ノーマルモードで流れる電流(本シミュレーションでは、220μA)よりさらに減少した。
前記では、本発明の望ましい実施形態を参照して説明したが、当業者であれば、特許請求の範囲に記載された本発明の思想及び領域から逸脱しない範囲内で本発明を多様に修正及び変更させることができることを理解できよう。
10:差動増幅器型入力バッファー
20:バゼース型入力バッファー
30:遅延回路
20:バゼース型入力バッファー
30:遅延回路
Claims (8)
- 同期型半導体メモリ装置であって、
差動増幅器型入力バッファーと、
低電流型入力バッファーと、
を備え、ノーマルモードでは前記差動増幅器型入力バッファーを動作させ、セルフリフレッシュモードでは前記低電流型入力バッファーを動作させることによって、セルフリフレッシュモードで入力バッファーに流れる電流を減少させることを特徴とする同期型半導体メモリ装置の入力バッファー。 - 外部クロックイネーブル信号とセルフリフレッシュ制御信号とを受信し、受信された前記外部クロックイネーブル信号と第1基準電圧との差を増幅する第1入力バッファーと、
前記セルフリフレッシュ制御信号を受信し、遅延されたセルフリフレッシュ制御信号を発生させる遅延回路と、
前記外部クロックイネーブル信号と遅延されたセルフリフレッシュ制御信号とを受信し、受信された外部クロックイネーブル信号と第2基準電圧との差を増幅する第2入力バッファーと、
前記第1入力バッファーの出力信号と前記第2入力バッファーの出力信号とを受信して論理和演算を実行して内部クロックイネーブル信号を発生させるOR回路と、
を備え、ノーマルモードでは前記第1入力バッファーを動作させ、セルフリフレッシュモードでは前記第2入力バッファーを動作させることによって、セルフリフレッシュモードで入力バッファーに流れる電流を減少させることを特徴とする同期型半導体メモリ装置の入力バッファー。 - 前記第1入力バッファーは、
差動増幅器型入力バッファーであり、前記入力バッファーは低電流型入力バッファーであることを特徴とする請求項2に記載の同期型半導体メモリ装置の入力バッファー。 - 前記第2入力バッファーは、
バゼース型入力バッファーであることを特徴とする請求項2に記載の同期型半導体メモリ装置の入力バッファー。 - 前記第1入力バッファーは、
前記外部クロックイネーブル信号と前記第1基準電圧を受信し、この二つの信号の差を増幅し、その出力信号を発生させる第1差動増幅器と、
前記セルフリフレッシュ制御信号を受信し、反転させる第1インバータと、
前記第1インバータの出力信号を受信するゲート端子と前記第1差動増幅器に連結されたドレーン端子と接地電圧が入力されるソース端子とを持つ第1NMOSトランジスターと、
前記第1インバータの出力信号を受信するゲート端子と電源電圧が入力されるソース端子と前記第1差動増幅器の出力端子に連結されたドレーン端子とを持つ第1PMOSトランジスターと、
備えることを特徴とする請求項2に記載の同期型半導体メモリ装置の入力バッファー。 - 前記第1入力バッファーは、
前記外部クロックイネーブル信号と前記第1基準電圧とを受信し、この二つの信号の差を増幅し、その出力信号を発生させる第1差動増幅器と、
前記外部クロックイネーブル信号を受信するゲート端子と前記第1差動増幅器に連結されたドレーン端子と電源電圧が入力されるソース端子とを持つ第1PMOSトランジスターと、
前記外部クロックイネーブル信号を受信するゲート端子と接地電圧が入力されるソース端子と前記第1差動増幅器の出力端子に連結されたドレーン端子とを持つ第1NMOSトランジスターと、
備えることを特徴とする請求項2に記載の同期型半導体メモリ装置の入力バッファー。 - 前記第2入力バッファーは、
前記外部クロックイネーブル信号と前記第2基準電圧とを受信し、この二つの信号の差を増幅し、その出力信号を発生させる第1差動増幅器と、
前記遅延されたセルフリフレッシュ制御信号を受信し、反転させる第1インバータと、
前記第1インバータの出力信号を受信するゲート端子と前記第1差動増幅器に連結されたドレーン端子と電源電圧が入力されるソース端子とを持つ第1PMOSトランジスターと、
前記第1インバータの出力信号を受信するゲート端子と接地電圧が入力されるソース端子と前記第1差動増幅器の出力端子に連結されたドレーン端子とを持つ第1NMOSトランジスターと、
備えることを特徴とする請求項2に記載の同期型半導体メモリ装置の入力バッファー。 - 前記第1差動増幅器は、
前記第1PMOSトランジスターのドレーン端子に連結されたソース端子と第1ノードに連結されたゲート端子とを持つ第2PMOSトランジスターと、
前記第2PMOSトランジスターのドレーン端子に連結されたソース端子と前記外部クロックイネーブル信号が入力されるゲート端子と前記第1ノードに連結されたドレーン端子とを持つ第3PMOSトランジスターと、
前記第2PMOSトランジスターのドレーン端子に連結されたソース端子と前記第2基準電圧が入力されるゲート端子とを持つ第4PMOSトランジスターと、
前記第1ノードに連結されたドレーン端子と前記外部クロックイネーブル信号が入力されるゲート端子とを持つ第2NMOSトランジスターと、
前記第4PMOSトランジスターのドレーン端子に連結されたドレーン端子と前記第2基準電圧が入力されるゲート端子とを持つ第3NMOSトランジスターと、
前記第2NMOSトランジスターと前記第3NMOSトランジスターのソース端子に共通で連結されたドレーン端子と前記第1ノードに連結されたゲート端子と接地電圧が入力されるソース端子とを持つ第4NMOSトランジスターと、
を備え、前記第3PMOSトランジスターのドレーン端子で前記第1増幅器の出力信号が出力されることを特徴とする請求項7に記載の同期型半導体メモリ装置の入力バッファー。
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